JPH0974433A - データ形式変換回路、ｏａｍ故障管理セル抽出回路及びフレーム長異常検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 データ形式変換回路、ＯＡＭ故障管理セル抽
出回路及びフレーム長異常検出回路に関し、改良された
回路を提供する。 【解決手段】 データ形式変換回路は、ｍ₂ ビット
（ｂ）の１個の第一のフリップ・フロップ（ＦＦ）群
と、ｒｂの第二のＦＦ群とｒ個のセレクタ（Ｓ）より成
るＳ群の「０」端子を縦続接続した（ｑ−１）個の縦続
接続体と、ｒｂのｑ個のイネーブル付の第三のＦＦ群を
備え、（ｑ−１）個の縦続接続体を更に縦続に接続し、
ｍ₂ 本の入力線を第一のＦＦ群に接続し、第一のＦＦ群
の出力はｒｂ毎にｐに分け、出力の１番目のｒｂは１番
目の縦続接続体の第二のＦＦ群のデータ端子に接続し、
該出力の２番目のｒｂは１番目の縦続接続体のＳ群の
「１」端子に接続し、出力のｐ番目のｒｂは（ｐ−１）
番目の縦続接続体のＳ群の「１」端子に接続し、ｊ番目
の縦続接続体の第二のＦＦ群の出力を分岐して〔ｊ＋
（ｐ−１）〕番目の縦続接続体のＳ群の「１」端子に接
続し、ｋ番目の第三のＦＦ群のデータ端子には（ｋ−
１）番目の縦続接続体の出力を分岐して接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ形式変換回
路、ＯＡＭ（ＯＡＭは、Operation, Administration an
d Maintainance又はOpration and Maintainance の略
で、非同期転送モードのネットワークの品質監視、料金
管理、保守などを意味する。）故障管理セル抽出回路及
びフレーム長異常検出回路に係り、特に、回路規模を縮
減できるデータ形式変換回路、ＯＡＭ故障管理セル抽出
回路及びフレーム長の短縮、伸長を確実に検出できるフ
レーム長異常検出回路に関する。

【０００２】最近、多くの情報メディアを多重して処理
するのに適した非同期転送モード（ＡＴＭ）を適用した
伝送装置や交換装置が実用化されている。これらＡＴＭ
装置では、情報は決められた長さのセルに載せられて伝
送や交換のための処理が行なわれるが、セルの故障を監
視する機能も重要な機能の一つである。このセルの故障
を監視する装置では、伝送路からデータを取り込む時及
び伝送路にデータを送り出す時にデータの形式を変換し
ており、又ＯＡＭ故障管理セルを抽出したり、フレーム
長の異常を検出する機能などを備えている。これらの機
能を実現する回路には、規模の縮減、正確な動作が要求
されている。

【０００３】

【従来の技術】最初に説明するのは、少ビット並列信号
から多ビット並列信号に変換するデータ形式変換回路で
ある。

【０００４】図１９は、従来のデータ形式変換回路の一
例で、１６ビット並列又は８ビット並列の入力データを
４８ビット並列の出力データに形式を変換する回路であ
る。図１９において、２ａと２ｂはそれぞれ２個の４ビ
ットフリップ・フロップより成るフリップ・フロップ
群、３ａと３ｂはそれぞれ２個のイネーブル付４ビット
フリップ・フロップより成るフリップ・フロップ群、２
３ａは１６個のセレクタより成るセレクタ群、２４ａ乃
至２４ｆはそれぞれ４個の４ビットフリップ・フロップ
より成るフリップ・フロップ群である。

【０００５】図１９の構成において、１６ビット並列信
号を４８ビット並列信号に変換する場合にはセレクタ群
２３ａの「０」端子を図示していない選択信号によって
指定する。そうすると、最初に入力される１６ビット並
列の信号はフリップ・フロップ群２４ａに並列に書き込
まれる。二番目に入力される１６ビット並列の信号がフ
リップ・フロップ２４ａに書き込まれる時には、最初に
書き込まれた信号はフリップ・フロップ群２４ｂに転送
される。三番目に入力される１６ビット並列の信号がフ
リップ・フロップ群２４ａに書き込まれる時には二番目
に入力された１６ビット並列信号はフリップ・フロップ
群２４ｂに転送され、最初に入力された１６ビット並列
信号はフリップ・フロップ群２４ｃに転送される。この
タイミングでフリップ・フロップ群２４ｄ、２４ｅ、２
４ｆにイネーブル信号を送ってフリップ・フロップ群２
４ａ、２４ｂ、２４ｃに書き込まれた１６ビット並列信
号を並列に転送する。こうして１６ビットと４８ビット
の変換が行なわれる。

【０００６】又、図１９の構成において、８ビット並列
信号を４８ビット並列信号に変換する場合にはセレクタ
群２３ａの「１」端子を図示していない選択信号によっ
て指定する。そうすると、最初に入力される８ビット並
列信号が２個の４ビットフリップ・フロップより成るフ
リップ・フロップ群２ａに書き込まれる。次に入力され
る８ビット並列信号がフリップ・フロップ群２ａに書き
込まれる時には最初に入力された８ビット並列信号はフ
リップ・フロップ群２ｂに転送される。このタイミング
でフリップ・フロップ群３ａ、３ｂにイネーブル信号を
送って、フリップ・フロップ群２ａ、２ｂに書き込まれ
た合計１６ビットの並列信号をフリップ・フロップ群３
ａ、３ｂに転送する。このようにして８ビット並列信号
が１６ビット並列信号に変換され、セレクタ群２３ａを
経由してフリップ・フロップ群２４ａに書き込まれる。
後は、引続きフリップ・フロップ群２ａ、２ｂ、３ａ、
３ｂが８ビット並列信号を１６ビット並列信号に変換
し、それがフリップ・フロップ群２４ａに書き込まれ、
それ以前にフリップ・フロップ群２４ａに書き込まれて
いた１６ビット並列信号は順次フリップ・フロップ群２
４ｂ、２４ｃに転送され、フリップ・フロップ群２４
ａ、２４ｂ、２４ｃに書き込まれた１６ビット並列信号
がフリップ・フロップ群２５ａ、２５ｂ、２５ｃに転送
されて４８ビット並列信号に変換される。

【０００７】二番目に、４８ビット並列信号から１６ビ
ット並列信号又は８ビット並列信号に変換する場合は、
それぞれの変換回路を個別に構成し、変換されたデータ
を変換モードに対応する選択信号によってセレクタで選
択して出力していた。

【０００８】三番目に、ＡＴＭネットワークに故障が発
生した場合、故障状態や故障箇所を知るためにＯＡＭ故
障管理セルを抽出、格納する。従来のＯＡＭ故障管理セ
ルの格納方法はセルのデータが全て揃ってから格納を開
始するために１セル分のバッファメモリを必要とする。

【０００９】四番目に、フレーム長の異常監視は、フレ
ームパルスが到着すると新しいフレームパルスと見なし
て監視を再開し、以上が発生した時点からアラームを出
し、再度正常な間隔のフレームパルスが入力さるとアラ
ームが解除される方法及びフレームの有効範囲を示すイ
ネーブルパルスを出力する方法があった。

【００１０】

【発明が解決しようとする課題】最初の少ビット並列信
号から多ビット並列信号に変換するデータ形式変換回路
においては、上記説明で明らかなように、フリップ・フ
ロップ群２ａ、２ｂ、３ａ、３ｂは８ビット並列信号か
ら４８ビット並列信号に変換する場合にのみ使用され、
且つ、１６ビット並列信号を転送するためのラッチタイ
ミングパルス１と４８ビット並列信号を転送するための
ラッチタイミングパルス２の２通りのパルスを準備する
必要がある。従って、図１９の構成は回路規模が大きく
ならざるを得ず、消費電力もそれに伴って大きくなる。

【００１１】二番目の多ビット並列信号から少ビット並
列信号への変換回路においても、回路規模が大きくな
り、消費電力もそれに伴って大きくなるという問題があ
る。三番目のＯＡＭ故障管理セルの抽出回路において
も、上記の通り、回路規模が大きいという問題がある。

【００１２】四番目のフレーム長異常検出回路において
は、全てのフレームパルスをフレーム処理単位の先頭と
見なすのではなく、或るフレームパルスから所定の長さ
を処理上の１フレームと見なす回路を構成するに当たっ
ては従来の方法は適用できない。

【００１３】本発明は、かかる多くの問題に鑑み、デー
タ形式変換回路、ＯＡＭ故障管理セル抽出回路及びフレ
ーム長異常検出回路について、特に、回路規模を縮減で
きるデータ形式変換回路、ＯＡＭ故障管理セル抽出回路
及びフレーム長の短縮、伸長を確実に検出できるフレー
ム長異常検出回路を提供することを目的とする。

【００１４】

【課題を解決するための手段】図１は、データ形式変換
回路の実施の形態で、８ビット並列信号又は１６ビット
並列信号を４８ビット並列信号に変換する回路である。

【００１５】図１において、１ａは４個の４ビットフリ
ップ・フロップより成るフリップ・フロップ群、２ａ乃
至２ｅは２個の４ビットフリップ・フロップより成るフ
リップ・フロップ群、３ａ乃至３ｆは２個のイネーブル
付フリップ・フロップより成るフリップ・フロップ群、
４ａ乃至４ｅは８個のセレクタから成るセレクタ群であ
る。

【００１６】図１の構成において、８ビット並列信号を
４８ビット並列信号に変換する場合には、入力ラインは
１５ビット目から０ビット目までの１６ビット並列の形
態になっているが、８ビット並列信号の場合には７ビッ
ト目から０ビット目までの８ビットの入力ラインにデー
タが載っている。そしてこの場合、図示していない選択
信号によって全てのセレクタ群において「０」端子を指
定するので、８ビット並列信号がフリップ・フロップ群
１ａ及び２ａ乃至２ｅを転送され、同時にフリップ・フ
ロップ群３ａ乃至３ｆに書き込まれる。従って、最初に
入力された８ビット並列信号がフリップ・フロップ群２
ｅから出力されるタイミングは、二番目に入力された８
ビット並列信号がフリップ・フロップ群２ｄから出力さ
れるタイミング、・・・、五番目に入力された８ビット
並列信号がフリップ・フロップ群２ａから出力されるタ
イミング、六番目に入力された８ビット並列信号がフリ
ップ・フロップ群１ａから出力されるタイミングは同じ
である。このタイミングにおいてフリップ・フロップ群
３ａ乃至３ｆにラッチタンミングパルスを供給すれば、
フリップ・フロップ群１ａ及びフリップ・フロップ群２
ａ乃至２ｅに書き込まれているデータがフリップ・フロ
ップ群３ａ乃至３ｆに転送される。こうして８ビット並
列信号が４８ビット並列信号に変換される。

【００１７】図１の構成において、１６ビット並列信号
を４８ビット並列信号に変換する場合には、図示してい
ないモード選択信号によって全てのセレクタの「１」端
子を指定するので、１５：８の８ビットはフリップ・フ
ロップ群１ａ、セレクタ群４ａ、フリップ・フロップ群
２ｂ、セレクタ群４ｃ、フリップ・フロップ群２ｄ、セ
レクタ群４ｅを経由して遅延してゆき、７：０の８ビッ
トはフリップ・フロップ群１ａ、フリップ・フロップ群
２ａ、セレクタ群４ｂ、フリップ・フロップ群２ｃ、セ
レクタ群４ｄを経由して遅延してゆく。この結果、最初
に入力された１６ビット並列信号の１５：８がフリップ
・フロップ群３ｆの入力に到達する時には同時に最初に
入力された１６ビット信号の７：０がフリップ・フロッ
プ群３ｅの入力に到達する。しかも、二番目に入力され
た１６ビット並列信号の１５：８がフリップ・フロップ
群３ｄの入力に到達するタイミング、二番目に入力され
た１６ビット信号の７：０がフリップ・フロップ群３ｃ
の入力に到達するタイミング、三番目に入力された１６
ビット信号の１５：８がフリップ・フロップ群３ｂの入
力に到達するタイミング、三番目に入力された１６ビッ
ト信号の７：０がフリップ・フロップ群３ａの入力に到
達するタイミングも全て同じである。従って、このタイ
ミングにラッチタイミングパルスをフリップ・フロップ
群３ａ乃至３ｆに供給すれば、同相に揃った３相の１６
ビット並列信号（６相の８ビット並列信号）が４８ビッ
ト並列信号に変換される。

【００１８】図１９の構成では４ビットフリップ・フロ
ップが８個、イネーブル付４ビットフリップ・フロップ
が２４個必要であるのに対して、図１の構成では４ビッ
トフリップ・フロップが１４個、イネーブル付４ビット
フリップ・フロップが１２個でよく、セレクタ群の回路
規模は殆ど変わらないので、図１の構成の回路規模は大
幅に縮減される。しかも、図１の構成ではラッチタイミ
ングパルスは１種類でよく、この面でも回路構成の簡略
化、縮減が実現される。

【００１９】図７は、データ形式変換回路の第三の実施
の形態（その１）で、４８ビット並列信号を８ビットま
たは１６ビット並列信号に変換する回路である。図７に
おいて、５ａと５ｂはそれぞれ２４個のセレクタより成
るセレクタ群、６ａと６ｂはそれぞれ８個の３ビットシ
フトレジスタより成るシフトレジスタ群、７ａは８個の
一方が反転入力端子である論理積回路より成る論理積回
路群、８ａは８個の論理積回路より成る論理積回路群で
ある。

【００２０】図７の構成において、４８ビット並列信号
から８ビット並列信号に変換する場合には、モード選択
信号によって全てのセレクタの「０」端子を指定する。
そうすると、４８ビット並列信号のうち上位２４ビット
である４７ビット目から２４ビット目はセレクタ群５ｂ
を経由してシフトレジスタ群６ｂに２４ビット並列に書
き込まれ、４８ビット並列信号のうち会２４ビットであ
る２３ビット目から０ビット目はセレクタ群５ａを経由
してシフトレジスタ群６ａに２４ビット並列に書き込ま
れ、双方のシフトレジスタ群の直列出力端子ＳＤＯから
８ビット並列に読み出される。この時、モード選択信号
が“０”であるので、論理積回路群７ａは開放されてシ
フトレジスタ群６ａの直列出力端子ＳＤＯからの出力信
号を通過させるのに対して、論理積回路群８ａは閉じら
れてシフトレジスタ群６ａの直列出力端子ＳＤＯからの
出力の通過を阻止する。従って、出力ラインにおいて１
５ビット目から８ビット目の８ビットは常に“０”に固
定され、７ビット目から０ビット目の８ビットからデー
タが出力される。出力されるデータは、シフトレジスタ
群６ｂの直列出力端子からの８ビット並列信号が先に出
力され、次いで、論理積回路群７ａを通過したシフトレ
ジスタ群６ａの直列出力端子からの８ビット並列信号が
順次出力される。シフトレジスタ群６ｂには４８ビット
のうち高次の２４ビットが入力され、シフトレジスタ群
６ａには４８ビットのうち低次の２４ビットが入力さ
れ、しかも、双方のシフトレジスタ群には入力並列信号
の高次のビットから順に高次の入力端子に入力されてい
るので、出力端子からは入力の４８ビット並列信号の高
次の８ビットから順に出力される。

【００２１】又、４８ビット並列信号から１６ビット並
列信号に変換する場合には、モード選択信号によって全
てのセレクタの「１」端子を指定する。そうすると、双
方のセレクタ群の「１」端子に入力されている４８ビッ
ト並列信号のうち２４ビットが高次の８ビットから順に
シフトレジスタ群の高次の入力端子に入力され、それら
がシフトレジスタ群６ａと６ｂの直列出力端子から順次
出力される。今、シフトレジスタ群６ａには４７ビット
目から４０ビット目、３１ビット目から２４ビット目、
１５ビット目から８ビット目が、シフトレジスタ群６ｂ
には３９ビット目から３２ビット目、２３ビットめから
１６ビット目、７ビット目から０ビット目が入力され
る。この時、モード選択信号が“１”であるので、論理
性回路群７ａが閉じられ、論理積回路群８ａが開放され
る。従って、出力ラインには４７ビットめから４０ビッ
ト目と３９ビット目から３２ビット目が同時に出力さ
れ、以下、３１ビット目から２４ビット目と２３ビット
目から１６ビット目が同時に、１５ビット目から８ビッ
ト目と７ビット目から０ビット目が同時に出力される。
即ち、４８ビット並列信号が１６ビット並列信号に変換
されて出力される。

【００２２】従来の４８ビット並列信号から８ビット並
列または１６ビット並列信号に変換する回路は、ほぼ図
３の構成の２倍の規模になるので、図３の構成は回路規
模の縮減を実現できるものである。

【００２３】図１２は、ＯＡＭ故障管理セル抽出回路の
実施の形態である。図１２において、１１ａと１１ｂは
イネーブル付フリップ・フロップ、１２ａと１２ｂはフ
リップ・フロップ、２９ａと２９ｂは論理積回路、１３
ａは反転出力の論理和回路、１４ａは論理和回路、１５
ａはＪＫフリップ・フロップ、１６ａはセレクタ、１７
ａと１７ｂは反転出力の排他的論理和回路、１８ａはセ
レクタ、１９ａ乃至１９ｃはレジスタである。

【００２４】図１２の構成の概略の動作を説明すると、
ＪＫフリップ・フロップのＪ端子にパルスが入力される
と３個のレジスタは全てイネーブルになってその時入力
されるデータを格納してゆく。この動作は、全ての到着
セルを上書きするものである。一方、ＪＫフリップ・フ
ロップのＫ端子にパルスが入力されると、３個のレジス
タはイネーブルではなくなり、上書きが禁止される。従
って、最後に取り込まれたセルが抽出対処のセルとして
保存され、次にＪＫフリップ・フロップのＪ端子にパル
スが到着しない限りレジスタの内容は書き替えられな
い。又、レジスタがデータを上書き中か、保存中かの判
断は、ＪＫフリップ・フロップのＱ出力であるイネーブ
ル信号の反転信号によって行なわれる。

【００２５】図１３は、フレーム長異常検出回路の原理
である。図１３において、８ａと８ｂは論理積回路、１
１ａと１１ｂはイネーブル付フリップ・フロップ、１２
ａはフリップ・フロップ、２０ａはカウンタ、２１ａは
デコーダ、２２ａは排他的論理和回路である。

【００２６】図１３の構成の概略の動作を説明すると、
カウンタは正規のフレーム長に対応する周期でカウント
を行なっている。そこへ正規の周期でフレームパルスが
到着すれば、フレームパルスとキャリーの論理積がとれ
てカウンタに初期値がロードされると共にカウントイネ
ーブルになる。従って、カウンタは一定の周期でカウン
トを継続するので、一定値０をデコードしてフレームパ
ルスを出力する。

【００２７】次に、正規のフレームパルスの位相より早
くフレームパルスが到着した場合には論理積回路８ａに
おいて一致がとれないのでカウンタにロードがかから
ず、カウンタはそのままカウントを継続し、カウンタが
キャリーを出力する位相でフレームパルスが到着すれば
フレームパルスを出力する。

【００２８】一方、正規のフレームパルスの位相より遅
れてフレームパルスが到着する場合には、カウンタが正
規のカウントをした時には論理積回路８ａで一致がとれ
ず初期値にロードされないためにカウンタはキャリーを
出したままでカウントを停止している。そこへフレーム
パルスが到着すれば、論理積回路８ａで一致がとれてカ
ウンタはロードされて再びカウントを開始し、０をデコ
ードしてフレームパルスを出力する。

【００２９】従って、全てのフレームパルスをフレーム
の先頭と見なすのではなく、或るフレームパルスから所
定の長さを処理上の１フレームと見なす構成を実現する
ことができる。

【００３０】そして、フレームパルス入力とキャリーが
一致しなかった時にフレーム長アラームを出力する。

【００３１】

【発明の実施の形態】図２は、図１の構成のタイムチャ
ート（その１）で、図１の構成において８ビット並列信
号を４８ビット並列信号に変換する際のものである。既
に図１の構成の動作は課題を解決するための手段の欄に
おいて説明したが、更にその動作を明瞭にするために再
度説明するものである。

【００３２】図２に示される１ａ出力において７：０は
７ビット目から０ビット目までの８ビットの信号である
ことを意味し、（ ）の外の添字は便宜的に付けた８ビ
ット並列信号を識別するための番号である。今は５番目
の８ビット並列信号から０番目の８ビット並列信号まで
の６群の８ビット並列信号に着目している。この８ビッ
ト並列信号が入力ラインの７番目から０番目までの８ラ
インから入力される。

【００３３】８ビット並列信号を４８ビット並列信号に
変換する場合は、図示していないモード選択信号によっ
て全てのセレクタの「０」端子を指定する。従って、入
力信号はフリップ・フロップ群１ａを経由した後、フリ
ップ・フロップ群２ａ乃至２ｅで順次遅延してゆく。そ
して、入力信号の（７：０）₅ がフリップ・フロップ群
３ｆの入力に到達する時には、入力信号の（７：０）₄
がフリップ・フロップ群３ｅの入力に到達し、同様にし
て、入力信号の（７：０）₁ がフリップ・フロップ群３
ｂの入力に到達し、入力信号の（７：０）₀ がフリップ
・フロップ群３ａの入力に到達して、（７：０）₅ から
（７：０）₀ が同一位相で並ぶ。これをラッチタイミン
グパルスによってフリップ・フロップ群３ａ乃至３ｆに
書き込むので、出力ラインには６群の８ビット並列信号
が出力される。即ち、８ビット並列信号が４８ビット並
列信号に変換される。

【００３４】図３は、図１の構成のタイムチャート（そ
の２）で、１６ビット並列信号を４８ビット並列信号に
変換する際のタイムチャートである。入力信号は１６ビ
ット並列であるが、１５：８と７：０の８ビットずつに
分けて表現している。（ ）の外の添字は１６ビット並
列信号を識別するための番号である。

【００３５】１６ビット並列信号の場合には図示してい
ないモード選択信号によって全てのセレクタの「１」端
子を指定する。従って、入力信号はフリップ・フロップ
群１ａを経由した後は、上位８ビットである１５：８は
セレクタ群４ａ、フリップ・フロップ群２ｂ、セレクタ
群４ｃ、フリップ・フロップ群２ｄ、セレクタ群４ｅを
通って遅延してゆく。一方、下位８ビットである７：０
はフリップ・フロップ群２ａ、セレクタ群４ｂ、フリッ
プ・フロップ群２ｃ、セレクタ群４ｄを通って遅延して
ゆく。そして、入力信号の（１５：８）₂ がフリップ・
フロップ群３ｆの入力に到達する時には、入力信号の
（７：０）₂ がフリップ・フロップ群３ｅの入力に到達
し、同様に、入力信号の（１５：８）₀ がフリップ・フ
ロップ群３ｂの入力に、入力信号の（７：０）₀ がフリ
ップ・フロップ群３ａの入力に到達して、入力信号の
（１５：８）₂ と（７：０）₂ 乃至（１５：８）₀ と
（７：０）₀ が₁₆ビット単位に全て同一位相で並ぶ。こ
れをラッチタイミングパルスによってフリップ・フロッ
プ群３ａ乃至３ｆに書き込むので、出力ラインには３群
の１６ビット信号（６群の８ビット並列信号）が出力さ
れる。即ち、１６ビット並列信号が４８ビット並列信号
に変換される。 図４は、データ形式変換回路
の実施の形態（その２）で、２４ビット並列信号又は８
ビット並列信号を４８ビット並列信号に変換する回路で
ある。

【００３６】図４において、２６ａは６個の４ビットフ
リップ・フロップより成るフリップ・フロップ群、２ａ
乃至２ｅは２個の４ビットフリップ・フロップより成る
フリップ・フロップ群、３ａ乃至３ｆは２個のイネーブ
ル付フリップ・フロップより成るフリップ・フロップ
群、４ａ乃至４ｅは８個のセレクタから成るセレクタ群
である。

【００３７】図４の構成において、入力ラインは２３ビ
ット目から０ビット目までの２４ビット並列の形態にな
っているが、８ビット並列信号の場合は７ビット目から
０ビット目までの８ビットの入力ラインにデータが載っ
ている。そして、この場合、図示していないモード選択
信号によって全てのセレクタにおいて「０」端子を指定
するので、８ビット並列信号はフリップ・フロップ群２
６ａ、及び２ａ乃至２ｅを転送され、同時にフリップ・
フロップ群３ａ乃至３ｆに供給される。従って、最初に
入力された８ビット並列信号がフリップ・フロップ群２
ｅから出力されるタイミングは、二番目に入力された８
ビット並列信号がフリップ・フロップ群２ｄから出力さ
れるタイミング、・・・、五番目に入力された８ビット
並列信号がフリップ・フロップ群２ａから出力されるタ
イミング、六番目に入力された８ビット並列信号がフリ
ップ・フロップ群２６ａから出力されるタイミングは全
て同じである。このタイミングにおいてフリップ・フロ
ップ群３ａ乃至３ｆにラッチタイミングパルスを供給す
れば、同相に揃った６相の８ビット並列信号が全てフリ
ップ・フロップ群３ａ乃至３ｆに書き込まれる。こうし
て８ビット並列信号が４８ビット並列信号に変換され
る。

【００３８】図４の構成において、２４ビット並列信号
を４８ビット並列信号に変換する場合には、図示してい
ないモード選択信号によって全てのセレクタの「１」端
子を指定するので、２３：１６の８ビットはフリップ・
フロップ群２６ａ、セレクタ群４ｂ、フリップ・フロッ
プ群２ｃ、セレクタ群４ｅを経由して遅延してゆき、１
５：８の８ビットはフリップ・フロップ群２６ａ、セレ
クタ群４ａ、フリップ・フロップ群２ｂ、セレクタ群４
ｄを経由して遅延してゆき、７：０の８ビットはフリッ
プ・フロップ群２６ａ、セレクタ群４ｃを経由して遅延
してゆく。この結果、最初に入力された２４ビット並列
信号の２３：１６がフリップ・フロップ群３ｆの入力に
到達する時には同時に最初に入力された２４ビット信号
の１５：８がフリップ・フロップ群３ｅの入力に、最初
に入力された２４ビット信号の７：０がフリップ・フロ
ップ群３ｄの入力に到達する。しかも、次に入力された
２４ビット並列信号の２３：１６がフリップ・フロップ
群３ｃの入力に到達するタイミング、次に入力された２
４ビット信号の１５：８がフリップ・フロップ群３ｂの
入力に到達するタイミング、次に入力された２４ビット
信号の７：０がフリップ・フロップ群３ｄの入力に到達
するタイミングも全て同じである。従って、このタイミ
ングにラッチタイミングパルスをフリップ・フロップ群
３ａ乃至３ｆに供給すれば、同相に揃った２相の２４ビ
ット並列信号（６相の８ビット並列信号）が４８ビット
並列信号に変換される。尚、ここではタイムチャートの
図示は省略する。

【００３９】ここで、１６ビット並列信号又は８ビット
並列信号を４８ビット並列信号に変換する図１の構成
と、２４ビット並列信号又は８ビット並列信号を４８ビ
ット並列信号に変換する図４の構成から、一般にｍ
₁ （ｍ₁ は正の整数）ビット並列信号またはｍ₂ 〔ｍ₂
ば正の整数で、ｍ₂ ／ｍ₁ ＝ｐ（ｐは正の整数）なる関
係があるものとする。〕ビット並列信号からｎ〔ｎはｍ
₁ とｍ₂ の倍数で、ｎ／ｍ₁＝ｑ（ｑは正の整数）なる
関係があり、ｍ₁ とｍ₂ ｎの最大公約数をｒ（ｒは正の
整数）とする。〕ビット並列信号に変換する構成につい
て考察する。

【００４０】第一のフリップ・フロップ群１ａは並列数
の大きい信号に対応しているのでｍ ₂ ビット並列（回路
網理論にいう並列とは、全ての回路の対応する端子を接
続する形態をいうが、ここでいう並列とは、同じ回路が
横並びに複数存在する形態をいう。以下、全て同じ意味
である。）のフリップ・フロップ群である。又、フリッ
プ・フロップ群１ａの出力端子で入力信号は図１におい
ても図４においても８ビット並列信号に分岐されるが、
この８は２４、１６、８の最大公約数であるので、第
二、第三のフリップ・フロップ群はｒビット並列のフリ
ップ・フロップ群である。同様に、セレクタ群もセレク
タをｒ個並列にしたものである（そして、ｒはｍ₁ に等
しい。）。出力はｎビットをｍ₁ ビット単位のデータを
並列にするので、第三のフリップ・フロップ群はｎ／ｍ
₁ ＝ｑ個必要である。このｑ個のフリップ・フロップ群
には第二のフリップ・フロップ群の入力と出力を供給す
ることになるので、第二のフリップ・フロップ群は（ｑ
−１）個になる。そして、（ｑ−１）個の第二のフリッ
プ・フロップ群の入力と出力をセレクタで選択できるよ
うにセレクタ群も（ｑ−１）個になる。従って、第二の
フリップ・フロップ群とセレクタ群の縦続接続体は（ｑ
−１）個になる。

【００４１】第一のフリップ・フロップ群の出力で、１
６ビット又は８ビットの場合には信号を２に分け、２４
ビット又は８ビットの場合には３に分ける。即ち、ｍ₂
／ｍ ₁ ＝ｐに分ける。

【００４２】１６ビット又は８ビットの場合、下位８ビ
ットを１番目の縦続接続体の第二のフリップ・フロップ
群に供給し、上位８ビットを１番目の縦続接続体のセレ
クタ群の「１」端子に供給し、以下は或る縦続接続体の
第二のフリップ・フロップ群の出力を次の縦続接続体の
セレクタ群の「１」端子に供給するようになっている。
一方、２４ビット又は８ビットの場合には、下位８ビッ
トを１番目の縦続接続体の第二のフリップ・フロップ群
の入力端子に供給し、中位８ビットを１番目の縦続接続
体のセレクタ群の「１」端子に供給し、上位８ビットを
２番目の縦続接続体のセレクタ群の「１」端子に供給
し、以下は或る縦続接続体の第二のフリップ・フロップ
群の出力を１つあけた縦続接続体のセレクタ群の「１」
端子に供給している。これを１から（ｑ−２）までの整
数ｊを導入して一般的に表現すると、ｊ番目の縦続接続
体の第二のフリップ・フロップ群の出力を〔ｊ＋（ｑ−
２）〕番目の縦続接続体のセレクタ群の「１」端子に供
給するということになる。

【００４３】そして、全ての第三のフリップ・フロップ
群のイネーブル端子にはラッチタイミングパルスを供給
し、全ての第三のフリップ・フロップ群の出力を並列に
して、ｎビットの出力ラインとするのである。

【００４４】又、図示はしないが、２４ビット並列信号
又は１６ビット並列信号又は８ビット並列信号を４８ビ
ット並列信号に変換する回路も図１及び図４の構成を参
考にすれば容易に導くことができる。

【００４５】図５は、データ形式変換回路の第二の実施
の形態（その１）で、１６ビット又は８ビット並列信号
を４８ビット並列信号に変換する回路である。図５にお
いて、２ａ乃至２ｆは２個のフリップ・フロップより成
るフリップ・フロップ群、３ａ乃至３ｆは２個のイネー
ブル付フリップ・フロップより成るフリップ・フロップ
群、４ａ乃至４ｅは８個のセレクタより成るセレクタ群
である。

【００４６】図５の構成において、８ビット並列信号を
４８ビット並列信号に変換する場合には図示していない
モード選択信号によって全てのセレクタの端子「０」を
指定し、１６ビット並列信号から４８ビット並列信号に
変換する場合には図示していないモード選択信号によっ
て全てのセレクタの「１」端子を指定する。

【００４７】８ビット並列信号は、入力ラインの下位８
ビットである７：０ラインから入力される。全てのセレ
クタで「０」端子が指定されているので、入力された８
ビット並列信号はフリップ・フロップ群２ｄ、２ｅ、２
ｆ、セレクタ群４ａ、フリップ・フロップ群２ａ、２
ｂ、２ｃを経由して遅延してゆく。そして、シリアルに
入力された６群の８ビット並列信号がフリップ・フロッ
プ群３ａ乃至３ｆの入力端子において同相で並ぶ。これ
をラッチタイミングパルスによってフリップ・フロップ
群３ａ乃至３ｆに書き込めば、６相の８ビット並列信号
が４８ビット並列信号に変換される。

【００４８】又１６ビット並列信号は入力ラインの全て
のラインから入力される。全てのセレクタで「１」端子
が指定されているので、上位８ビットである１５：８は
セレクタ群４ａ、フリップ・フロップ群２ａ乃至２ｃを
経由して遅延してゆき、下位８ビットである７：０はフ
リップ・フロップ群２ｄ乃至２ｆを経由して遅延してゆ
く。そして、フリップ・フロップ群３ａ乃至３ｆの入力
において、最初に入力された１６ビット並列信号の１
５：８がフリップ・フロップ群３ａの入力に到達する時
には同時に最初に入力された１６ビット信号の７：０が
フリップ・フロップ群３ｂの入力に到達する。しかも、
二番目に入力された１６ビット並列信号の１５：８がフ
リップ・フロップ群３ｃの入力に到達するタイミング、
二番目に入力された１６ビット信号の７：０がフリップ
・フロップ群３ｄの入力に到達するタイミング、三番目
に入力された１６ビット信号の１５：８がフリップ・フ
ロップ群３ｅの入力に到達するタイミング、三番目に入
力された１６ビット信号の７：０がフリップ・フロップ
群３ｆの入力に到達するタイミングも全て同じである。
従って、このタイミングにラッチタイミングパルスをフ
リップ・フロップ群３ａ乃至３ｆに供給すれば、同相に
揃った３相の１６ビット並列信号（６相の８ビット並列
信号）が４８ビット並列信号に変換される。

【００４９】尚、回路形は若干異なるものの、原理は図
１の構成と全く同じであるので、タイムチャートの図示
は省略する。図６はデータ形式変換回路の第二の実施の
形態（その２）で、８ビット並列信号又は２４ビット並
列信号を４８ビット並列信号に変換する回路である。

【００５０】図６において、２ａ乃至２ｆは２個のフリ
ップ・フロップより成るフリップ・フロップ群、３ａ乃
至３ｆは２個のイネーブル付フリップ・フロップより成
るフリップ・フロップ群、４ａ乃至４ｅは８個のセレク
タより成るセレクタ群である。

【００５１】図６の構成において、８ビット並列信号を
４８ビット並列信号に変換する場合には図示していない
モード選択信号によって全てのセレクタの「０」端子を
指定し、２４ビット並列信号を４８ビット並列信号に変
換する場合には全てのセレクタの「１」端子を指定す
る。従って、８ビット並列信号は、途中セレクタ群を含
みながら、フリップ・フロップ群６段を通って遅延して
ゆき、６群の８ビット並列信号がフリップ・フロップ群
３ａ乃至３ｆの入力において同相で並ぶ。これをラッチ
タイミングパルスによってフリップ・フロップ群３ａ乃
至３ｆに書き込めば、６相の８ビット並列信号が４８ビ
ット並列信号に変換される。

【００５２】又、２４ビット並列信号の場合には、全て
のセレクタの「１」端子が指定されているので、上位８
ビットである２３：１６がセレクタ群４ａ、フリップ・
フロップ群２ａ及び２ｂを経由して遅延してゆき、中位
８ビットである１５：８がセレクタ群４ｂ、フリップ・
フロップ群２ｃ及び２ｄを経由して遅延してゆき、下位
８ビットである７：０がフリップ・フロップ群２ｃ及び
２ｄを経由して遅延してゆく。そして、最初に入力され
た２４ビット並列信号の２３：１６、１５：８、７：０
がそれぞれフリップ・フロップ群３ａ乃至３ｃに同時に
到達し、しかも、次に入力された２４ビット並列信号の
２３：１６、１５：８、７：０もそれぞれフリップ・フ
ロップ群３ｄ乃至３ｆに同時に到達する。従って、ラッ
チタイミングパルスによってこれらをフリップ・フロッ
プ群３ａ乃至３ｆに書き込めば、２４ビット並列信号を
４８ビット並列信号に変換できる。

【００５３】尚、図６の構成についても、原理は既に説
明した構成と全く同じであるので、タイムチャートの図
示は省略する。図５と図６の構成について、図１と図４
の構成について行なったのと同じように一般化をすると
次のようになる。即ち、ｍ₁ （ｍ₁ は正の整数）ビット
並列信号又はｍ₂ 〔ｍ₂ は正の整数で、ｍ₂ ／ｍ₁ ＝ｐ
（ｐは正の整数）なる関係があるものとする。〕ビット
並列信号をｎ〔ｎはｍ₁ とｍ₂ の倍数で、ｎ／ｍ₁ ＝ｑ
（ｑは正の整数）なる関係があり、ｍ₁ とｍ₂ とｎの最
大公約数をｒ（ｒは正の整数）とし、更にｑ／ｐ＝ｓと
する。〕ビット並列信号に変換するデータ形式変換回路
は、（ｐ−１）個の、ｒ個のセレクタから成るセレクタ
群とｓ個のｒビット並列の第二のフリップ・フロップ群
とを縦続に接続した第二の縦続接続体と、１個の、ｓ個
のｒビット並列の第二のフリップ・フロップ群を縦続に
接続した第三の縦続接続体と、（ｑ−２）個の、ｒ個の
セレクタ群を並列にしたセレクタ群と、ｑ個のｒビット
並列のイネーブル付フリップ・フロップ群とを備えてお
り、それらの関係は、ｍ₂ 本の入力ラインをｒビット毎
にｐに分け、ｐ番目のｒビットは（ｐ−１）番目の該第
二の縦続接続体のセレクタ群の「１」端子に接続し、
（ｐ−１）番目のｒビットは（ｐ−２）番目の該第二の
縦続接続体のセレクタ群の「１」端子に接続し、１番目
のｒビットは該第三の縦続接続体の１番目の第二のフリ
ップ・フロップ群のデータ端子に接続し、該第三の縦続
接続体の最後の第二のフリップ・フロップ群の出力端子
を１番目の該第二の縦続接続体のセレクタ群の「０」端
子に接続し、（ｐ−２）番目の該第二の縦続接続体の最
後の第二のフリップ・フロップ群の出力端子を（ｐ−
１）番目の該第二の縦続接続体のセレクタ群の「０」端
子に接続し、（ｐ−１）番目の該第二の縦続接続体の最
後の該第二のフリップ・フロップ群の出力をｑ番目の該
第三のフリップ・フロップ群のデータ端子に接続し、該
第三の縦続接続体の最後の該第二のフリップ・フロップ
群の出力端子を１番目の該第三のフリップ・フロップ群
のデータ端子に接続し、（ｑ−２）個のセレクタ群によ
って、モード選択信号によってセレクタ群の「０」端子
が指定される時には、（ｐ−１）個のセレクタ群を介し
て全て縦続に接続される該第二のフリップ・フロップ群
の出力が順序よくｑ個の該第三のフリップ・フロップ群
のデータ端子に接続されるように、モード選択信号によ
ってセレクタ群の「１」端子が指定される時には、並列
となる（ｐ−１）の該第二の縦続接続体と該第三の縦続
接続体における同じ順番の該第二のフリップ・フロップ
群の出力端子が順番に該第三のフリップ・フロップ群の
データ端子に接続され、且つ、（ｐ−１）の該第二の縦
続接続体と該第三の縦続接続体における全ての該第二の
フリップ・フロップ群の出力端子がｑ個の該第三のフリ
ップ・フロップ群のデータ端子に接続されるようにｑ個
の該第二のフリップ・フロップ群とｑ個の該第三のフリ
ップ・フロップ群を接続するように構成される。そし
て、全ての第三のフリップ・フロップ群のイネーブル端
子にはラッチタイミングパルスを供給し、全ての第三の
フリップ・フロップ群の出力を並列にして、ｎビットの
出力ラインとするのである。

【００５４】又、図６の構成に図５の構成を融合すれ
ば、２４ビット並列又は１６ビット並列又は８ビット並
列信号を４８ビット並列信号に変換する回路も容易に導
くことができる。

【００５５】図８は、図７の構成のタイムチャート（そ
の１）で、４８ビット並列信号を８ビット並列信号に変
換する場合を示している。既に図７の構成の動作は課題
を解決するための手段の欄において説明済みであるが、
より一層動作を明瞭にするために再度説明するものであ
る。

【００５６】入力の４８ビット並列信号は６群の８ビッ
ト並列信号で表現している。８ビット並列信号に変換す
る場合にはモード選択信号によって全てのセレクタの
「０」端子を指定するので、４８ビット並列信号は下位
の２４ビットと上位の２４ビットとに分けられ、下位の
２４ビットはセレクタ群５ａを経由してシフトレジスタ
群６ａに並列に書き込まれる。同時に上位の２４ビット
もセレクタ群５ｂを経由してシフトレジスタ群６ｂに書
き込まれる。これを図８の「６ａ書込みデータ」、「６
ｂ書込みデータ」に示す。書き込まれたデータはクロッ
クによってシフトされ、双方のシフトレジスタ群の直列
出力端子から読み出される。今、モード選択信号が
“０”であるので、論理積回路群７ａは開放され、論理
積回路群８ａは閉じられているので、シフトレジスタ群
６ａの直列出力端子から読み出されるデータはシフトレ
ジスタ群６ｂの直列入力端子に書き込まれて、一群６ｂ
に書き込まれていた上位２４ビットに続いてシフトレジ
スタ群６ｂから読み出される。従って図８の「出力」に
示すように、最上位の８ビットを先頭に順番に６群の８
ビット並列信号が出力される。尚、図８においては、
「入力」と「６ａ書込みデータ」及び「６ｂ書込みデー
タ」の時間軸は１／６に短縮して描いている。

【００５７】図９は、図７の構成のタイムチャート（そ
の２）で、４８ビット並列信号を１６ビット並列信号に
変換する場合を示している。１６ビット並列信号に変換
する場合にはモード選択信号によって全てのセレクタの
「１」端子を指定するので、シフトレジスタ群６ａには
５番目、３番目、１番目の８ビットが書き込まれ（「６
ａ書込みデータ」）、シフトレジスタ群６ｂには４番
目、２番目、０番目の８ビットが書き込まれる（「６ｂ
書込みデータ」）。書き込まれたデータは双方のシフト
レジスタ群の直列出力端子から順次読み出される。今、
モード選択信号が“１”であるので、論理積回路群７ａ
は閉じられ、論理積回路群８ａが開放されるので、双方
のシフトレジスタ群の出力が並列に出力ラインに導かれ
る。これが図９の「出力」で、図に示す通り、５番目の
８ビットと４番目の８ビット、３番目の８ビットと２番
目の８ビット、１番目の８ビットと０番目の８ビットが
並列に出力されるので、４８ビット並列信号の上位から
１６ビットずつが並列に出力される。

【００５８】図１０は、データ形式変換回路の第三の実
施の形態（その２）で、４８ビット並列信号を８ビット
並列信号又は２４ビット並列信号に変換する回路であ
る。図１０において、２７ａ乃至２７ｃは１６個のセレ
クタによって成るセレクタ群、２８ａ乃至２８ｃは８個
の２ビットシフトレジスタによって成るシフトレジスタ
群、７ａ及び７ｂは８個の論理積回路より成る論理積回
路群、８ａ及び８ｂは８個の論理積回路より成る論理積
回路群である。

【００５９】４８ビット並列信号から８ビット並列信号
に変換する場合にはモード選択信号によって全てのセレ
クタの「０」端子を指定し、２４ビット並列信号に変換
する場合には全てのセレクタの「１」端子を指定する。

【００６０】従って、８ビット並列信号に変換する場合
には４８ビット並列信号の上位から１６ビットずつが順
にシフトレジスタ群２８ｃ、２８ｂ、２８ａに８ビット
ずつ並列に書き込まれる。書き込まれたデータはシフト
レジスタ群の直列出力端子から順次出力されるが、今は
モード選択信号が“０”であるので論理正規回路群７ａ
と７ｂが開放され、論理積回路群８ａと８ｂが閉じられ
ているから、シフトレジスタ群２８ｃ、２８ｂ、２８ａ
に書き込まれたデータはこの順にシリアルに出力され
て、８ビット並列信号に変換される。

【００６１】一方、２４ビット並列信号に変換する場合
には、セレクタの「１」端子が指定されているので、５
番目の８ビットと２番目の８ビットがシフトレジスタ群
２８ａに、４番目の８ビットと１番目の８ビットがシフ
トレジスタ群２８ｂに、３番目の８ビットと０番目の８
ビットがシフトレジスタ群２８ｃに書き込まれ、直列出
力端子から順次読み出される。今はモード選択信号が
「１」であるので論理積回路群７ａと７ｂは閉じられ、
論理積回路群８ａと８ｂが開放されるので、各々のシフ
トレジスタ群に書き込まれたデータが並列に出力され
る。この場合、まず５番目の８ビットと４番目の８ビッ
トと３番目の８ビットが並列に、次いで２番目の８ビッ
トと１番目の８ビットと０番目の８ビットが並列に出力
されるので、４８ビット並列信号の上位２４ビット、下
位２４ビットに分けて２４ビット並列信号に変換され
る。尚、図７の構成についてタイムチャートを示して詳
細に説明しており、図１０の構成についても殆ど同様な
動作であるためタイムチャートの図示は省略する。

【００６２】図７の構成と図１０の構成についても一般
化を試みた結果を以下に示す。ｎ（ｎは正の整数）ビッ
ト並列信号をｍ₁ 〔ｍ₁ は正の整数で、ｎ／ｍ₁ ＝ｑ
（ｑは正の整数）とする。〕ビット並列信号又はｍ
₂ 〔ｍ₂ は正の整数でｍ₂ ／ｍ₁ ＝ｐ（ｐは正の整数）
とし、ｍ₁ 、ｍ₂ 、ｎの最大公約数をｒとする。〕ビッ
ト並列信号に変換するデータ形式変換回路は、ｐ個の、
ｎ／ｐ個のセレクタを並列にしたセレクタ群と、ｐ個
の、ｒ個のｓ〔ｓ＝（ｎ／ｐ）／ｍ₁ である。〕ビット
シフトレジスタを並列にしたシフトレジスタ群と、（ｐ
−１）個の、ｒ個の一方の入力端子が反転入力端子であ
る論理積回路より成る第一の論理積回路群と、（ｐ−
１）個の、ｒ個の論理積回路より成る第二の論理積回路
群とから構成される。

【００６３】それらの接続関係は、ｐ個のセレクタ群の
一方の端子にはｎ／ｐビット毎に上位から下位へと順に
供給し、ｐ個のセレクタ群のもう一方の端子には上位か
らｒビット毎に順に合計ｎ／ｐビット供給し、各々のセ
レクタ群の出力をｒビット毎にシフトレジスタ群の各並
列入力端子に供給し、１番目のシフトレジスタ群の直列
入力端子はアースし、シフトレジスタ群の直列出力端子
を第一の論理積回路群の反転ではない入力端子に接続
し、該第一の論理積回路群の出力端子を次のシフトレジ
スタ群の直列入力端子に接続するようにしてｐ個のシフ
トレジスタ群を縦続に接続し、各々のシフトレジスタ群
の出力端子を分割して該第二の論理積回路群の一方の入
力端子に接続するというものである。

【００６４】そして、全てのセレクタ群の選択信号端子
と、該第一の論理積回路群の反転入力端子と該第二の論
理積回路群のもう一方の入力端子にはモード選択信号を
供給し、各々の該第二の論理積回路の出力を並列に取り
出してｎビット並列信号からｍ₁ ビット並列信号又はｍ
₂ ビット並列信号に変換するのである。

【００６５】図１１は、データ形式変換回路の第三の実
施の形態にパリティビット付加回路を備えた回路を示
す。図１１において、５ａと５ｂはそれぞれ２４個のセ
レクタより成るセレクタ群、６ａと６ｂはそれぞれ８個
の３ビットシフトレジスタより成るシフトレジスタ群、
７ａは８個の一方が反転入力端子である論理積回路より
成る論理積回路群、８ａは８個の論理積回路より成る論
理積回路群で、以上の構成は図７の構成と全く同じであ
る。又、９ａは６個のセレクタより成るセレクタ群、１
０ａは６ビットのシフトレジスタである。

【００６６】並列パリティ信号は８ビットの信号を単位
に１ビット付加されるので、６ビット並列に入力されて
シフトレジスタ群１０ａに書き込まれる。書き込まれた
並列パリティ信号はシフトレジスタ群１０ａの直列出力
端子から順次読み出されるので、データが出力されるの
と同時に出力されてゆく。

【００６７】今、フレーム長異常が発生して所定の時間
経過してもラッチタイミングパルスが到達しない場合、
データ側はシフトレジスタ群６ａの直列出力端子がアー
スされているために“０”が連続して出力される。この
ような状態にあってもデータとパリティ信号とは矛盾し
てはならない。そこで、図１１の構成においてはシフト
レジスタ群１０ａの直列入力端子に偶数／奇数パリティ
選択信号を供給している。これによって、フレーム長異
常が発生して所定の時間経過してもラッチタイミングパ
ルスが到達しない場合、パリティ側の出力には偶数／奇
数パリティ選択信号が出力される。今、偶数パリティを
選択する時に偶数／奇数パリティ選択信号は“０”と
し、奇数パリティを選択する時に偶数／奇数パリティ選
択信号は“１”とすれば、データ側で“０”が連続して
出力されている間、偶数パリティが選択されている時は
パリティ側も“０”が連続して出力され、奇数パリティ
が選択されている時にはパリティ側には“１”が連続し
て出力される。従って、フレーム長が発生してデータ側
に“０”が連続的に出力される時にもデータとパリティ
の矛盾は起こらない。

【００６８】図１１においては、図７の構成にパリティ
ビットを付加する構成を備えた場合を例に説明したが、
図１０の構成についても同様な構成を付加することが可
能であることはいうまでもない。

【００６９】これまでは、データ形式変換回路について
の説明を詳細に行なってきたが、次にＯＡＭ故障管理セ
ル抽出回路について、課題を解決する手段の欄の説明を
補足する。

【００７０】格納開始・終了信号はこの回路の外部から
与えられる。この格納開始・終了信号の立ち上がりをフ
リップ・フロップ１２ａと論理積回路２９ａによって微
分してパルスを生成し、このパルスをＪＫフリップ・フ
ロップのＪ端子に供給する。これによってレジスタ１９
ａ乃至１９ｃがイネーブルになり、入力されるデータが
レジスタに書き込まれる。レジスタがイネーブルである
間はデータを上書きしてゆく。

【００７１】フリップ・フロップ１２ｂと論理和回路１
３ａは格納開始・終了信号の立ち下がりを微分してパル
スを生成する。セレクタ１６ａにはＶＰ（Virtual Pat
h）のＡＩＳ（Alarm Indication Signal ）信号及びＲ
ＤＩ（Remote Defact Indication）信号とＶＣ（Viirtu
al Container）のＡＩＳ（Alarm Indication Signal ）
信号及びＲＤＩ〔ＲＤＩは何の略ですか？〕信号とが与
えられており、抽出対象選択信号で選択する。又、排他
的論理和回路１７ａと１７ｂでは到着したセルのＶＰＩ
（Virtual Path Identifier ）及びＶＣＩ（Virtual Co
ntainer Identifier）に関するヘッダの内容であるＴＶ
Ｐ及びＴＶＣと抽出対象のヘッダの固定パターンを比較
して、一致がとれた時に出力する。セレクタ１８ａでは
抽出対象選択信号のうち１ビットを使っていずれかを選
択する。

【００７２】このようになされた抽出対象の判定結果と
ＣＲＣ（Cyclic Redundancy Code）判定の結果の論理積
がとれた時又は格納開始・終了信号が立ち下がった時に
パルスがＪＫフリップ・フロップのＫ端子に供給され
る。これによってレジスタはイネーブルではなくなり、
上書きが停止されて最後に書き込まれたデータが保存さ
れる。この後引き続いてデータが到着しても新たに格納
開始信号が入力されない限りレジスタのに格納された内
容は書き替えられない。

【００７３】そして、レジスタがデータを保存中である
ことはＪＫフリップ・フロップの反転出力を監視すれば
判るので、これをレジスタの状態を示すフラグとして出
力する。

【００７４】図１４は、フレーム長異常検出回路の実施
の形態である。図１４において、２９ａと２９ｂは論理
積回路、３１ａは一方の入力が反転されている論理積回
路、１１ａと１１ｂはイネーブル付フリップ・フロッ
プ、１２ａはフリップ・フロップ、２０ａはカウンタ、
２１ａはデコーダ、３０ａは排他的論理和回路、２２ａ
は立ち上がり検出回路である。

【００７５】フレーム長異常検出回路の概略は課題を解
決するための手段の欄で記述したが、ここではタイムチ
ャートも含めてその動作を詳述する。先ず、立ち上がり
検出回路にてフレームパルス入力の立ち上がりを検出し
てその出力とカウンタ２０ａのキャリー出力との論理積
によってカウンタをロードする。そのカウント値の
“０”をデコードしてフレームパルスとするが、カウン
タのリセット直後でフレームパルスがまだ入力されてい
ない間はフレームパルスを出力しないので、フレームパ
ルスが入力されて初めて“１”になるフリップ・フロッ
プ１１ｂの出力によってデコーダの出力をマスクしてお
く。

【００７６】イネーブル入力はカウンタへのロードパル
スでリタイミングされて出力される。又、フレームパル
スの立ち上がり検出をしたパルスとカウンタのキャリー
出力の排他的論理和をフレーム長アラームとするが、特
定の場合、フレーム長アラームをマスクする必要がある
ので、論理積回路３１ａでフレーム長アラームの出力を
出すか否かを制御する。この場合、フレーム長アラーム
マスク信号が“１”の時にマスクする。更に、排他的論
理和回路におけるハザードを除去するためにフリップ・
フロップ１２ａでリタイミングしてフレーム長アラーム
として出力する。

【００７７】図１５は、図１４の構成のタイムチャート
（その１）で、通常の動作時の様子を示す。１セルは５
４バイトで構成されるので、５４クロック毎にフレーム
パルスが入力され、フレームパルスとカウンタのキャリ
ーとの論理積でカウンタをロードする。カウンタは０か
ら５３の間をカウントし、カウント値“０”をデコード
してフレームパルスを出力するので、カウンタはクロッ
クを５４分周してフレームパルスを出力し続ける。

【００７８】図１６は、図１４の構成のタイムチャート
（その２）で、リセット解除直後の動作を示す。リセッ
ト解除後カウンタはカウントを開始するが、フレームパ
ルスが入力されていない間はデコーダ２１ａの出力をフ
レーム出力として出力してはならない。この間はフリッ
プ・フロップ１１ｂの出力（ｃ）が“０”に固定され、
フレームパルスの入力を以て“１”に上がる。従って、
フレームパルスが入力されない間はデコーダが“０”を
デコードしてもフレームパルス出力にはパルスが現れな
い。

【００７９】図１７は、図１４の構成のタイムチャート
（その３）で、所定間隔より短い間隔でフレームパルス
が入力された場合の動作を示す。この場合、フレームパ
ルスが早く入力されて立ち上がり検出回路は検出パルス
を出力するが、カウンタのキャリー出力と位相がずれて
いるので、カウンタにロードがかからない。従ってカウ
ンタはカウント値“５３”までカウントを続け、キャリ
ーを出す。そこでフレームパルスが入力される場合を図
１７は示しているが、フレームパルスとキャリー出力と
の論理積がとれて、カウンタにロードがかかる。つま
り、所定より短い間隔で入力されたフレームパルス（図
１７ののパルス）は無視されて、のパルスの位相で
はフレームパルスは出力されない。又、イネーブル入力
もリタイミングされないので、イネーブル出力は前の状
態を保持したままとなる。更に、立ち上がり検出回路の
出力とカウンタのキャリー出力が一致しないので、排他
的論理和回路３０ａが立ち上がり検出回路の出力（ａ）
ののパルスの位相で“１”になってフレーム長アラー
ムを出す。

【００８０】図１８は、図１４の構成のタイムチャート
（その４）で、フレームパルスが所定間隔より長い間入
力されない場合の動作を示す。この場合にはカウンタが
１周のカウントを終了してキャリーを出力してもフレー
ムパルスが入力されないので、カウンタにはロードがか
からない。従って、カウンタはカウント値“５３”のま
ま停止する。その後フレームパルスが入力されると（図
１８ののパルス）、キャリー出力との論理積がとれて
カウンタにロードがかかり、カウンタは再びカウントを
開始し、デコーダ２１ａはフレームパルスを出力する。
又、イネーブル入力をリタイミングしてイネーブル出力
が出力される。更に、カウンタのキャリーと立ち上がり
検出回路の出力（ａ）ののパルスとが一致しない間フ
レーム長アラームが出力され、カウンタのキャリーと立
ち上がり検出回路の出力（ａ）ののパルスとが一致す
るとフレーム長アラームは解除される。

【００８１】

【発明の効果】以上詳述した如く、本発明により、デー
タ形式変換回路、ＯＡＭ故障管理セル検出回路の回路規
模を縮減することができ、又、フレーム長異常検出回路
においては或るフレームパルスから所定の長さを処理上
の１フレームと見なす回路を構成することができる。

【００８２】本発明の技術はＡＴＭ通信システムの一部
に適用される技術であり、今後主流となるＡＴＭ通信シ
ステムの発展に寄与することができる。

【図面の簡単な説明】

【図１】 データ形式変換回路の実施の形態（その
１）。

【図２】 図１の構成のタイムチャート（その１）。

【図３】 図１の構成のタイムチャート（その２）。

【図４】 データ形式変換回路の実施の形態（その
２）。

【図５】 データ形式変換回路の第二の実施の形態（そ
の１）。

【図６】 データ形式変換回路の第二の実施の形態（そ
の２）。

【図７】 データ形式変換回路の第三の実施の形態（そ
の１）。

【図８】 図７の構成のタイムチャート（その１）。

【図９】 図７の構成のタイムチャート（その２）。

【図１０】 データ形式変換回路の第三の実施の形態
（その２）。

【図１１】 データ形式変換回路の第三の実施の形態に
パリティビット付加回路を備えた構成。

【図１２】 ＯＡＭ故障管理セル抽出回路の実施の形
態。

【図１３】 フレーム長異常検出回路の原理。

【図１４】 フレーム長異常検出回路の実施の形態。

【図１５】 図１４の構成のタイムチャート（その
１）。

【図１６】 図１４の構成のタイムチャート（その
２）。

【図１７】 図１４の構成のタイムチャート（その
３）。

【図１８】 図１４の構成のタイムチャート（その
４）。

【図１９】 従来のデータ形式変換回路。

【符号の説明】

１ａ ４個の４ビットフリップ・フロップより成るフリ
ップ・フロップ群 ２ａ、２ｂ、２ｃ、２ｄ、２ｅ ２個のフリップ・フロ
ップより成るフリップ・フロップ群 ３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ ２個のイネーブ
ル付フリップ・フロップより成るフリップ・フロップ群 ４ａ、４ｂ、４ｃ、４ｄ、４ｅ ８個のセレクタより成
るセレクタ群

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 3/00 9466−5Ｋ Ｈ０４Ｌ 11/20 Ｄ (72)発明者 豊田 好美 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 今西 健 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ｍ₁ （ｍ₁ は正の整数）ビット並列信号
   又はｍ₂ 〔ｍ₂ は正の整数で、ｍ₂ ／ｍ₁ ＝ｐ（ｐは正
   の整数）なる関係があるものとする。〕ビット並列信号
   をｎ〔ｎはｍ₁ とｍ₂ の倍数で、ｎ／ｍ₁ ＝ｑ（ｑは正
   の整数）なる関係があり、ｍ₁ とｍ₂ とｎの最大公約数
   をｒ（ｒは正の整数）とする。〕ビット並列信号に変換
   するデータ形式変換回路であって、 ｍ₂ ビット並列の１個の第一のフリップ・フロップ群
   と、 ｒビット並列の第二のフリップ・フロップ群とｒ個のセ
   レクタを並列にしたセレクタ群の「０」端子とを縦続に
   接続した（ｑ−１）個の縦続接続体と、 ｒビット並列のｑ個のイネーブル付の第三のフリップ・
   フロップ群とを備え、 （ｑ−１）個の縦続接続体を更に縦続に接続し、 ｍ₂ 本の入力ラインを第一のフリップ・フロップ群に接
   続し、 該第一のフリップ・フロップ群の出力はｒビット毎にｐ
   に分け、 該出力の１番目のｒビットは１番目の該縦続接続体の第
   二のフリップ・フロップ群のデータ端子に接続し、該出
   力の２番目のｒビットは１番目の該縦続接続体のセレク
   タ群の「１」端子に接続し、該出力のｐ番目のｒビット
   は（ｐ−１）番目の該縦続接続体のセレクタ群の「１」
   端子に接続し、 ｊ〔ｊは１から（ｑ−１）までの整数〕番目の該縦続接
   続体の第二のフリップ・フロップ群の出力を分岐して
   〔ｊ＋（ｐ−１）〕番目の該縦続接続体のセレクタ群の
   「１」端子に接続し、 全てのセレクタ群には共通のモード選択信号を供給し、 １番目の第三のフリップ・フロップ群のデータ端子には
   １番目の該縦続接続体の第二のフリップ・フロップ群へ
   の入力を分岐して接続し、ｋ〔ｋは２からｑの整数〕番
   目の第三のフリップ・フロップ群のデータ端子には（ｋ
   −１）番目の該縦続接続体の出力を分岐して接続し、 全ての第三のフリップ・フロップ群のイネーブル端子に
   はラッチタイミングパルスを供給し、 全ての第三のフリップ・フロップ群の出力を並列にし
   て、ｎビットの出力ラインとする構成を備えることを特
   徴とするｍ₁ ビット並列信号又はｍ₂ ビット並列信号を
   ｎビット並列信号に変換するデータ形式変換回路。
2. 【請求項２】 ｍ₁ （ｍ₁ は正の整数）ビット並列信号
   又はｍ₂ 〔ｍ₂ は正の整数で、ｍ₂ ／ｍ₁ ＝ｐ（ｐは正
   の整数）なる関係があるものとする。〕ビット並列信号
   をｎ〔ｎはｍ₁ とｍ₂ の倍数で、ｎ／ｍ₁ ＝ｑ（ｑは正
   の整数）なる関係があり、ｍ₁ とｍ₂ とｎの最大公約数
   をｒ（ｒは正の整数）とし、更にｑ／ｐ＝ｓとする。〕
   ビット並列信号に変換するデータ形式変換回路であっ
   て、 （ｐ−１）個の、ｒ個のセレクタから成るセレクタ群と
   ｓ個のｒビット並列の第二のフリップ・フロップ群とを
   縦続に接続した第二の縦続接続体と、 １個の、ｓ個のｒビット並列の第二のフリップ・フロッ
   プ群を縦続に接続した第三の縦続接続体と、 （ｑ−２）個の、ｒ個のセレクタ群を並列にしたセレク
   タ群と、 ｑ個のｒビット並列のイネーブル付フリップ・フロップ
   群とを備え、 ｍ₂ 本の入力ラインをｒビット毎にｐに分け、ｐ番目の
   ｒビットは（ｐ−１）番目の該第二の縦続接続体のセレ
   クタ群の「１」端子に接続し、（ｐ−１）番目のｒビッ
   トは（Ｐ−２）番目の該第二の縦続接続体のセレクタ群
   の「１」端子に接続し、１番目のｒビットは該第三の縦
   続接続体の１番目の第二のフリップ・フロップ群のデー
   タ端子に接続し、 該第三の縦続接続体の最後の第二のフリップ・フロップ
   群の出力端子を１番目の該第二の縦続接続体のセレクタ
   群の「０」端子に接続し、（ｐ−２）番目の該第二の縦
   続接続体の最後の第二のフリップ・フロップ群の出力端
   子を（ｐ−１）番目の該第二の縦続接続体のセレクタ群
   の「０」端子に接続し、 （ｐ−１）番目の該第二の縦続接続体の最後の該第二の
   フリップ・フロップ群の出力をｑ番目の該第三のフリッ
   プ・フロップ群のデータ端子に接続し、該第三の縦続接
   続体の最後の該第二のフリップ・フロップ群の出力端子
   を１番目の該第三のフリップ・フロップ群のデータ端子
   に接続し、 （ｑ−２）個のセレクタ群によって、 モード選択信号によってセレクタ群の「０」端子が指定
   される時には、（ｐ−１）個のセレクタ群を介して全て
   縦続に接続される該第二のフリップ・フロップ群の出力
   が順序よくｑ個の該第三のフリップ・フロップ群のデー
   タ端子に接続されるように、 モード選択信号によってセレクタ群の「１」端子が指定
   される時には、並列となる（ｐ−１）の該第二の縦続接
   続体と該第三の縦続接続体における同じ順番の該第二の
   フリップ・フロップ群の出力端子が順番に該第三のフリ
   ップ・フロップ群のデータ端子に接続され、且つ、（ｐ
   −１）の該第二の縦続接続体と該第三の縦続接続体にお
   ける全ての該第二のフリップ・フロップ群の出力端子が
   ｑ個の該第三のフリップ・フロップ群のデータ端子に接
   続されるようにｑ個の該第二のフリップ・フロップ群と
   ｑ個の該第三のフリップ・フロップ群を接続し、 全ての第三のフリップ・フロップ群のイネーブル端子に
   はラッチタイミングパルスを供給し、 全ての第三のフリップ・フロップ群の出力を並列にし
   て、ｎビットの出力ラインとする構成を備えることを特
   徴とするｍ₁ ビット並列信号又はｍ₂ ビット並列信号を
   ｎビット並列信号に変換するデータ形式変換回路。
3. 【請求項３】 ｎビット並列信号をｍ₁ ビット並列信号
   又はｍ₂ ビット並列信号に変換するデータ形式変換回路
   であって、 ｐ個の、ｎ／ｐ個のセレクタを並列にしたセレクタ群
   と、 ｐ個の、ｒ個のｓビットシフトレジスタを並列にしたシ
   フトレジスタ群と、 （ｐ−１）個の、ｒ個の一方の入力端子が反転入力端子
   である論理積回路より成る第一の論理積回路群と、 （ｐ−１）個、ｒ個の論理積回路より成る第二の論理積
   回路群とを備え、 ｐ個のセレクタ群の一方の端子にはｎ／ｐビット毎に上
   位から下位へと順に供給し、ｐ個のセレクタ群のもう一
   方の端子には上位からｒビット毎に順に合計ｎ／ｐビッ
   ト供給し、各々のセレクタ群の出力をｒビット毎にシフ
   トレジスタ群の各並列入力端子に供給し、 １番目のシフトレジスタ群の直列入力端子はアースし、 シフトレジスタ群の直列出力端子を第一の論理積回路群
   の反転ではない入力端子に接続し、該第一の論理積回路
   群の出力端子を次のシフトレジスタ群の直列入力端子に
   接続するようにしてｐ個のシフトレジスタ群を縦続に接
   続し、各々のシフトレジスタ群の出力端子を分割して該
   第二の論理積回路群の一方の入力端子に接続し、 全てのセレクタ群の選択信号端子と、該第一の論理積回
   路群の反転入力端子と該第二の論理積回路群のもう一方
   の入力端子にはモード選択信号を供給し、 各々の該第二の論理積回路の出力を並列に取り出してｎ
   ビット並列信号からｍ₁ ビット並列信号又はｍ₂ ビット
   並列信号に変換することを特徴とするデータ形式変換回
   路。
4. 【請求項４】 請求項３記載のデータ形式変換回路であ
   って、 ｑビットの並列パリティビットを入力するｑビットシフ
   トレジスタを備え、該シフトレジスタの直列入力端子に
   は偶数／奇数パリティ選択信号を供給し、該シフトレジ
   スタの直列出力端子から書き込んだ内容を出力するパリ
   ティビット付加回路を設けることを特徴とするデータ形
   式変換回路。
5. 【請求項５】 格納開始・終了信号の立ち上がりを検出
   したパルスによってレジスタをデータ格納イネーブルに
   し、 該格納開始・終了信号の立ち下がりを検出したパルス、
   又は、抽出対象セルの判定結果とＣＲＣ検定の判定結果
   の論理積信号によって該レジスタをデータ格納イネーブ
   ルではなくして格納したデータを保存し、 該レジスタがデータ格納イネーブルである間該レジスタ
   のイネーブル端子に供給されている信号を使用して該レ
   ジスタがデータを保存中であることを示すフラグを出力
   する構成を備えることを特徴とするＯＡＭ故障管理セル
   検出回路。
6. 【請求項６】 入力されるフレームのパルスと、自分が
   カウントして出力するキャリーの論理積によってロード
   されるカウンタと、 該フレームのパルスとカウンタのキャリーの論理積をと
   る論理積回路と、 該カウンタの所定のカウント値をデコードするデコーダ
   と、 該フレームのパルスと該キャリーの不一致を検出する排
   他的論理和回路と、 データ端子を“１”に固定され、フレームをイネーブル
   端子に受けるフリップ・フロップと、 該フリップ・フロップの出力を一方の入力端子に受け、
   該デコーダの出力をもう一方の入力端子に受ける第二の
   論理積回路とを備えることを特徴とするフレーム長異常
   検出回路。