JPH0974364A

JPH0974364A - Ｆｍ多重受信装置

Info

Publication number: JPH0974364A
Application number: JP7229469A
Authority: JP
Inventors: Shinji Hattori; 真司服部
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-09-06
Filing date: 1995-09-06
Publication date: 1997-03-18
Anticipated expiration: 2015-09-06
Also published as: US5825756A; JP3132802B2

Abstract

(57)【要約】【課題】多重信号波および放送波が混在したＦＭ復調
波から多重信号波を高精度かつ低雑音で分離するＦＭ多
重放送の受信装置を提供する。【解決手段】ＦＭ復調波をアナログからディジタルに
変換するアナログ／ディジタル変換回路と、ディジタル
ＦＭ復調波をディジタル信号処理しディジタル多重信号
波を分離出力するディジタルフィルタ回路と、ディジタ
ル多重信号波から信号復調をおこなう復調回路と、を備
えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＦＭ多重受信装置
に関する。さらに詳細には、ディジタルフィルタを備え
た、多重化されて送信されたＦＭ波を受信する装置に関
する。

【０００２】

【従来の技術】「ＦＭ多重受信装置」とは、通常のＦＭ
放送波と併せて送信された多重信号波を受信する装置を
いう。ＦＭ放送波の周波数スペクトルと、多重信号波の
周波数スペクトルとは、周波数軸上で重ならないように
多重化され、送信される。このようなＦＭ多重受信装置
の応用例としては、ＦＭ文字放送受信機、ＦＭページ
ャ、交通情報システムなどが挙げられる。

【０００３】図１６および図１７を参照しながら従来の
多重受信装置を説明する。従来のＦＭ多重受信装置は、
多重信号波１５１と放送波１５０とが混在したＦＭ復調
波から多重信号波１５１を分離するために、スイッチト
キャパシタフィルタ等のアナログフィルタを使用してい
た。この技術を使用した製品には、例えば、三洋電機株
式会社製のＬＶ３４００Ｍがある。

【０００４】従来の技術を使用したＦＭ多重受信装置
は、ＦＭ復調波１４０から高域の雑音成分を取り除いた
信号１４２を出力するアンチエイリアシングフィルタ回
路１４１と、信号１４２から多重信号波１４４を分離出
力するスイッチトキャパシタフィルタ回路１４３と、多
重信号波１４４からビットデータ１４６を復調しビット
クロック１４７を生成する復調回路１４５から構成され
る。

【０００５】アンチエイリアシングフィルタ回路１４１
は、スイッチトキャパシタフィルタ回路１４３のクロッ
ク周波数の１／２以上の信号成分を除去するために、ス
イッチトキャパシタフィルタ回路１４３の前段に置かれ
る。これは、スイッチトキャパシタフィルタ回路１４３
が、そのクロック周波数の１／２までの周波数成分しか
処理できないからである。

【０００６】スイッチトキャパシタフィルタ回路１４３
は、フィルタリングが施された信号１４２を受け取り、
多重信号波１４４を復調回路１４５に出力する。スイッ
チトキャパシタフィルタ回路１４３がもつ周波数特性１
５２は、多重信号波１５１の中心周波数１５３を中心と
する帯域通過特性である。

【０００７】復調回路１４５は、多重信号波１４４を受
け取り、ビットデータ１４６およびビットクロック１４
７を出力する。ビットデータ１４６を復調するために
は、遅延検波や同期検波などが用いられる。ビットクロ
ック１４７を生成するためには、ＰＬＬ技術などが一般
に用いられる。

【０００８】

【発明が解決しようとする課題】しかしながら、上述の
従来技術においては、次に示す問題があった。すなわ
ち、従来の技術で用いられるアナログフィルタは、電源
回路からの雑音や増幅器が発生する雑音が出力されるた
めに、信号対雑音比が劣化した。

【０００９】また多重信号以外の周波数成分を除去する
能力を向上させるためには、縦列接続されるアナログフ
ィルタの段数を増やす必要がある。しかしフィルタの段
数の増加に伴い、雑音増加、各フィルタの特性上のばら
つき、位相特性の劣化等の問題があった。

【００１０】本発明は、上記課題を解決するためになさ
れたものであり、その目的は、信号対雑音比および位相
特性に優れたＦＭ多重受信装置を提供することである。

【００１１】

【課題を解決するための手段】本発明によるＦＭ多重受
信装置は、アナログＦＭ復調信号を受け取り、該アナロ
グＦＭ復調信号をディジタルＦＭ復調信号に変換するア
ナログ／ディジタル変換手段と、該ディジタルＦＭ復調
信号をディジタル信号処理することにより、ディジタル
多重信号を分離して出力するディジタルフィルタ手段
と、該ディジタル多重信号を受け取り、復調をおこなう
復調手段と、を備えており、そのことにより上記目的が
達成される。

【００１２】好ましくは、前記アナログ／ディジタル変
換手段は、ノイズシェーピング方式による１ビットアナ
ログ／ディジタル変換手段と、１ビットディジタル信号
のサンプリング周波数を整数分の１に間引くための間引
きフィルタ手段と、を備えている。

【００１３】ある実施例では、前記１ビットアナログ／
ディジタル変換手段は、２次シグマデルタ変調をおこな
う。

【００１４】ある実施例では、前記間引きフィルタ手段
は、前記サンプリング周波数を１６分の１に間引く。

【００１５】好ましくは、前記ディジタルフィルタ手段
は、有限インパルス応答フィルタを備えている。

【００１６】好ましくは、前記有限インパルス応答フィ
ルタは、奇数番目のフィルタ係数値がゼロであり、かつ
多重信号中心周波数の４倍のサンプリング周波数で信号
処理をおこなう。

【００１７】好ましくは、前記有限インパルス応答フィ
ルタは、対称形である。

【００１８】

【発明の実施の形態】図１は、本発明によるＦＭ多重受
信装置の実施の形態のブロック図を示す。アナログ／デ
ィジタル変換回路（ＡＤ変換回路）１１は、入力された
ＦＭ復調波１０をアナログ信号からディジタル信号に変
換し、変換されたディジタルＦＭ復調波１２をディジタ
ルフィルタ回路１３に出力する。ディジタルフィルタ回
路１３は、ディジタル信号処理することにより、入力さ
れたディジタルＦＭ復調波１２からディジタル多重信号
波１４を分離し、復調回路１５に出力する。復調回路１
５は、入力されたディジタル多重信号波１４を復調する
ことにより、ビットデータ１６およびビットクロック１
７を出力する。

【００１９】図２は、ディジタルＦＭ復調波１２のもつ
周波数スペクトラムを示す。図２に示すように、ディジ
タルＦＭ復調波１２は、多重信号波２１と放送波２０と
が異なる周波数において多重化された信号である。放送
波２０は、通常のＦＭ放送波であり、そのスペクトルの
上限周波数は、約５０ｋＨｚである。多重信号波中心周
波数２３をもつ多重信号波２１は、例えば、文字などを
表現するためのディジタルデータを伝送する。ディジタ
ルフィルタ回路１３は、ディジタルＦＭ復調波１２から
多重信号波１４を分離するために図２に示す帯域通過特
性２２を有している。復調回路１５は、多重信号波１４
を復調してビットデータ１６およびビットクロック１７
を出力する。

【００２０】図３は、ビットデータ１６およびビットク
ロック１７を表すタイミングチャートを示す。ビットデ
ータ１６の遷移する時刻３０は、ビットクロック１７の
立ち上がり３１に同期している。ビットデータ１６およ
びビットクロック１７は、例えば、送信された文字放送
の内容を復元するために用いられる。

【００２１】

【実施例】

（実施例１）図４は、本発明によるＦＭ多重受信装置の
実施例１におけるＡＤ変換回路のブロック図を示す。

【００２２】実施例１においては、ＡＤ変換回路１１と
して、図４に示すノイズシェーピング方式による１ビッ
トＡＤ（アナログ／ディジタル）変換回路３３と、１ビ
ットディジタル信号３４をそのサンプリング周波数の整
数分の１に間引くための間引きフィルタ３５とを用いて
いる。

【００２３】図５は、ノイズシェーピング方式による１
ビットアナログ／ディジタル変換装置回路が発生する量
子化雑音の周波数スペクトルおよび間引きフィルタの周
波数特性を示す。ノイズシェーピング方式による１ビッ
トアナログ／ディジタル変換装置回路３３が発生する量
子化雑音３９は、高い周波数領域においてはそのレベル
が大きい。しかしこの量子化雑音３９は、アナログ信号
である入力されたＦＭ復調波３２の周波数スペクトル３
７が位置する低い周波数領域においてはそのレベルは十
分小さい。したがって間引きフィルタ３５が、図５に示
すような周波数特性３８（低域通過特性）を有していれ
ば、その出力３６における上記量子化雑音３９をじゅう
ぶんに低減させることができる。具体的には、周波数特
性３８の通過帯域の上限の周波数は（１／Ｔ２）以下な
ので、（１／Ｔ２）より高い周波数をもつ信号（雑音）
は十分、減衰する。ここでＴ２は、間引きフィルタ３５
のサンプリング周期を表す。

【００２４】図６は、１ビットＡＤ変換回路３３の出力
３４、および間引きフィルタ３５の出力３６のタイミン
グを示す。図６において、Ｔ１は、１ビットＡＤ変換器
３３のサンプリング周期を表す。周期Ｔ１に対する周期
Ｔ２の比率（Ｔ２／Ｔ１）を大きく設定すると、すなわ
ち周期Ｔ２を一定にし、周期Ｔ１を短く設定すると、よ
り高いビット精度の出力３６を得ることができる。しか
し、（１／Ｔ１）によって表される周波数は、１ビット
アナログ／ディジタル変換回路３３の変換周波数の上限
以上には設定できない。逆に、上記比率（Ｔ２／Ｔ１）
を小さく設定すると、すなわち周期Ｔ２を一定にし、周
期Ｔ１を長く設定すると、十分なビット精度が得られな
い。ここで「ビット精度」とは、サンプリングによって
得られた信号における量子化雑音の大きさをいう。した
がってビット精度が高いほど、量子化雑音は小さい。

【００２５】１ビットアナログ／ディジタル変換回路３
３において２次デルタシグマ変調を用いると、比率（Ｔ
２／Ｔ１）が１６のとき、ビット精度は約８ビットであ
り（すなわち８ビットの分解能をもち）、目的とするＦ
Ｍ多重放送受信装置に適当なビット精度となる。このこ
とは、実験または計算により導かれる。

【００２６】図７は、比率（Ｔ２／Ｔ１）が１６のとき
の、１ビットＡＤ変換回路３３および間引きフィルタ３
５の周波数特性の例を示す。この特性は移動平均フィル
タと一般によばれ、その伝達関数は次の式１で表され
る。

【００２７】 H(z)＝{(1−z^-16)／16(1−z^-1)}³ 式１図８は、上述のノイズシェーピング方式による１ビット
ＡＤ変換回路のブロック図の一例を示す。この回路は、
２次シグマデルタ変調方式による１ビットＡＤ変換回路
である。入力信号６７は、縦列に接続される１段目の積
分器６０と２段目の積分器６１とによってシグマデルタ
変調される。

【００２８】コンパレータ６２は、シグマデルタ変調信
号６９を、グラウンド電圧を基準として、「０」および
「１」に量子化する。Ｄフリップフロップ６３は、１サ
イクル周期の遅延を発生する。Ｄフリップフロップ６３
のクロック端子７１には、クロックφ１が与えられる。

【００２９】図８に示されるアナログスイッチ（ＭＯＳ
スイッチ）Ｄ１、Ｄ２、φ１およびφ２は、それぞれ、
Ｄフリップフロップ６３のＱ出力７２、Ｄフリップフロ
ップ６３の／Ｑ（Ｑバー）出力７３、クロックφ１およ
びクロックφ２が「１」のときに閉じ、「０」のときに
開く。例えば、アナログスイッチ６０８および６０５
は、それぞれＱ出力７２（Ｄ１）および／Ｑ出力７３
（Ｄ２）によって導通状態が決まる。なお、Ｑ出力７２
（Ｄ１）および／Ｑ出力７３（Ｄ２）の位相は、逆位相
の関係にある。Ｑ出力７２および／Ｑ出力７３は、スイ
ッチトキャパシタを用いて構成される積分器６０および
６１に帰還される。リファレンス電源６４の電圧Ｖref
の２分の１にあたる電圧は、Ｑ出力７２および／Ｑ出力
７３に基づいて、積分器６０および６１に与えられる。
なお、クロックφ１およびクロックφ２は、図示してい
ないクロック発生器により与えられる。またクロックφ
１およびクロックφ２のデューティ比は、クロックφ１
およびクロックφ２の接続の期間が重ならないように適
当に設定すればよい。

【００３０】１段目の積分器６０の構成をさらに詳細に
説明する。入力６１６は、アナログスイッチ６１７を介
して入力キャパシタ６２０の一端に入力される。入力キ
ャパシタ６２０の他端は、帰還キャパシタ６０３および
６１３の一端と接続され、アナログスイッチ６２２を介
して演算増幅器６２３の反転入力に接続される。演算増
幅器６２３の非反転入力は、グラウンド６２５に接続さ
れる。演算増幅器６２３の反転入力と出力６２４とは、
積分キャパシタ６１５を介して接続される。

【００３１】図９は、Ｑ出力７２、／Ｑ出力７３、クロ
ックφ１およびクロックφ２が変化したときの、アナロ
グスイッチＤ１、Ｄ２、φ１およびφ２の導通状態を示
す。

【００３２】アナログスイッチ６０８は、Ｑ出力７２
（Ｄ１）が１のときに閉じ、Ｑ出力７２（Ｄ１）が０の
ときに開く。アナログスイッチ６０５は、／Ｑ出力７３
（Ｄ２）が１のときに閉じ、／Ｑ出力７３（Ｄ１）が０
のときに開く。

【００３３】アナログスイッチ６０１、６１１、６１７
および６２２は、クロックφ１が１のときに閉じ、クロ
ックφ１が０のときに開く。同様に、アナログスイッチ
６０６、６０９、６１９および６２１は、クロックφ２
が１のときに閉じ、クロックφ２が０のときに開く。２
段目の積分器６１は、１段目の積分器６０と同一の回路
である。

【００３４】上述のノイズシェーピング方式による１ビ
ットＡＤ変換回路３３は、８ビットＡＤ変換器、16ビッ
トＡＤ変換器などに比べて、高速な動作が可能である。
一方、ノイズシェーピング方式による１ビットＡＤ変換
回路３３は、８ビットＡＤ変換器、16ビットＡＤ変換器
などに比べて、量子化雑音の周波数スペクトラムが高域
側に偏っている。したがって後述する間引きフィルタ３
５と組み合わせれば、高速動作が可能で、かつ所望の分
解能をもつＡＤ変換器を実現することが可能である。

【００３５】図１０は、間引きフィルタ回路３５の回路
例を示す。以下、図１０を参照しながら間引きフィルタ
回路３５について説明する。

【００３６】この回路の伝達特性は、前述の比率（Ｔ２
／Ｔ１）が（1／16）として、式１を変形した結果、得
られた式２〜式４によって表される。

【００３７】Ｈ(z)＝H1(z)・H2(z) 式２ H1(z)＝1−3z^-16＋3z^-32−z^-48 式３ H2(z)＝(1−z^-1)^-3 式４ディジタル信号である入力８０は、縦列に接続された遅
延器８１、８３および８５によって遅延される。遅延器
８１、８３および８５の遅延段数は、それぞれ１６とす
る。ここで「遅延段数」とは、遅延器において信号を遅
延させる周期Ｔ１の数をいう。遅延器８１の出力信号８
２は、入力８０に比べて（16×Ｔ１）だけ遅延してお
り、遅延器８３の出力信号８４は、入力８０に比べて
（２×16×Ｔ１）だけ遅延しており、遅延器８５の出力
信号８６は、入力８０に比べて（３×16×Ｔ１）だけ遅
延している。

【００３８】演算器８８は、入力８０、１６段遅延出力
８２、３２段遅延出力８４および４８段遅延出力８６に
基づき、演算結果８９を出力する。演算器８８のおこな
うべき演算は、前述の式３から導かれる式５によって表
される。

【００３９】Ｑ＝Ａ−３Ｂ＋３Ｃ−Ｄ式５ここで、Ａは入力８０の値、Ｂは１６段遅延出力８２の
値、Ｃは３２段遅延出力８４の値、Ｄは４８段遅延出力
８６の値をそれぞれ表す。演算結果８９は、Ｄフリップ
フロップ９０で保持される。

【００４０】保持信号９１は、縦列に接続される積分器
９２、９４および９６によって積分される。積分器９
２、９４および９６は、同一の回路で構成される。図１
０において、「＋」で示された演算子は、多ビット加算
を表す。これら３段の積分器のおこなう処理は、前述の
式４によって表される。積分信号９７は、Ｄフリップフ
ロップ９８によって保持される。

【００４１】図１１は、クロックＣＬＫ１およびＣＬＫ
２と、図１０に示す回路の各部の信号とのタイミング図
を示す。ＣＬＫ１の周波数（１／Ｔ１）を4.864ＭＨｚ
とすれば、ＣＬＫ２の周波数（１／Ｔ２）は304ｋＨｚ
となる。

【００４２】本実施例においては、比率（Ｔ２／Ｔ１）
は、（１／１６）であるが、比率が異なる値であっても
よい。

【００４３】前述の間引きフィルタ回路３５は、ディジ
タル回路で実現される。そのため、回路の外部からの雑
音を受けにくくなり、高いＳＮ比を得ることが可能とな
る。

【００４４】（実施例２）図１２は、実施例２におい
て、ディジタルフィルタ回路１３として用いるＦＩＲ
（有限インパルス応答）フィルタの構成を示す。図１２
に示すＦＩＲフィルタは、同一の遅延時間Ｔをもつ遅延
器４０〜４４と、フィルタ係数器４５〜５１と、加算器
５８と、を備えている。なお図１２では、繰り返し配置
される一部の回路を点線により省略して表している。

【００４５】図１２に示すＦＩＲフィルタは、フィルタ
係数器の値Ｃｎを変えることによって、さまざまな特性
を実現できる。本実施例では、特に式６に示すフィルタ
係数値Cnをもつ帯域制限フィルタを使用する。

【００４６】 Cn＝g(ｎＴ)・cos(2πfcｎＴ), ｎ＝0，±1，±2，±3… 式６ここで、g(ｔ)は、正の値のみをとる窓関数であり目的
の帯域幅が得られるように繰り返し計算し求めることが
できる。fcは、帯域制限フィルタの中心周波数である。
ここで遅延器の遅延時間Ｔを１／（４fc）と設定すると
式７が得られる。

【００４７】 Cn＝g(ｎＴ)・cos(0.5ｎπ)，ｎ＝0，±1，±2，±3… 式７すなわち、 Cn＝g(ｎＴ)，ｎ＝0，±4，±8，… 式８ Cn＝−g(ｎＴ)，ｎ＝±2，±6，±10，… 式９ Cn＝０，ｎ＝±1，±3，±5，… 式１０となり、奇数番目のフィルタ係数値、つまりｎ＝±1，
±3，±5，…におけるCnをゼロにできる。このことによ
り、ＦＩＲフィルタをハードウェア的に実現する場合に
は、回路の簡略化が可能となり、ソフトウェア的に実現
する場合には、計算量の削減が可能となる。いずれの場
合もフィルタ処理の高速化が可能となる。

【００４８】図１３は、フィルタ係数器が２３個の場合
の数値例を示す。図１３において、横軸は時間を、縦軸
は振幅を表す。図１３のフィルタ係数値は、係数Ｃ0を
対称の中心として対称形である。すなわちＣｎ＝Ｃ−ｎ，ただしｎは自然数式１１を満たす。

【００４９】図１４は、図１３の係数を用いたときのＦ
ＩＲフィルタの周波数特性を示す。ここで多重信号中心
周波数は、７６ｋＨｚとしている。

【００５０】図１５は、実施例２におけるディジタルフ
ィルタ回路の他の例を示す。縦列接続された２０個の遅
延器１００〜１１９は、信号（ｘｋ−１０）〜（ｘｋ＋
１０）を生成する。係数が対称波形であることを利用し
て（ｘｋ−１０）と（ｘｋ＋１０）とは、加算器１２０
によって加算された後、係数器１３０によって係数値Ｃ
１０で乗算がおこなわれる。これと同様の演算が、加算
器１２１〜１２４および係数器１２５〜１３０によって
おこなわれる。加算器１３１は、計数器１２５〜１３０
の出力を加算し、出力ｙｋを出力する。図１５に示すＦ
ＩＲフィルタも、図１３に示す係数を用いており、その
周波数特性は図１４に示す特性と同様になる。なお、係
数器の数や係数値を変えることにより、異なる周波数特
性のＦＩＲフィルタを用いてもよい。

【００５１】ＦＩＲフィルタは、専用の論理回路、汎用
のＤＳＰ（ディジタルシグナルプロセッサ）によって実
現できる。また本実施例のＡＤ変換回路１１としては、
実施例１に示した、１ビットＡＤ変換回路３３および間
引きフィルタ回路３５を有するＡＤ変換回路を用いても
よい。

【００５２】以上、述べたように本発明のＦＭ多重受信
装置においては、ディジタルフィルタを用いる。一方、
従来技術によるＦＭ多重受信装置においては、アナログ
フィルタしか用いられなかった。多重信号波の中心周波
数が７６ｋＨｚの場合、例えばその４倍の３０４ｋＨｚ
のサンプリング周波数によってディジタル処理をおこな
う必要がある。しかし従来は、このような高いサンプリ
ング周波数において動作する、低雑音・低消費電力で、
かつ回路規模の小さいディジタルフィルタは存在しなか
った。

【００５３】実施例１で述べたように、ＡＤ変換回路と
して、１ビットＡＤ変換回路および間引きフィルタを組
み合わせて用いることにより、低雑音が実現できる。１
ビットＡＤ変換回路は、アナログ回路の規模が小さいた
め、消費電力も低減できる。また実施例２で述べたよう
に、ディジタルフィルタ回路として、奇数番目のフィル
タ係数値がゼロで、かつサンプリング周波数が希望波の
４倍の周波数であるＦＩＲフィルタを用いることによ
り、演算処理の高速化および回路規模の小型化が可能に
なる。これらＡＤ変換回路およびディジタルフィルタ回
路を組み合わせることにより、ＦＭ多重受信装置におい
てディジタルフィルタを使用できるという事実は、本発
明の発明者が初めて得た知見である。

【００５４】

【発明の効果】本発明によれば、ＦＭ多重受信装置にお
いて、ディジタルフィルタ回路を用いている。このこと
により、少なくとも次の効果が得られる。

【００５５】(1)従来のアナログフィルタにおいて電源
回路から混入する雑音および増幅器が発生する雑音が、
本発明のＦＭ多重受信装置においては、皆無であり、信
号対雑音比を改善できる。

【００５６】(2)従来のアナログフィルタでは構成部品
の精度のばらつきなどにより、高精度の周波数特性が得
られなかったが、本発明によるＦＭ多重受信装置におい
ては、理論値どおりの周波数特性が得られるため、多重
信号波以外の信号の成分を大きく抑圧できる。

【００５７】(3)ディジタルフィルタは増幅器を用いな
い論理回路から構成されるため、増幅器を多数使用する
従来のアナログフィルタを採用したＦＭ多重受信装置に
比べて、低消費電力設計が容易である。

【００５８】(4)ディジタルフィルタにおいては縦列接
続する段数を増やしても、雑音増加、特性のばらつき、
位相特性の劣化等を生じない。

【００５９】ＡＤ変換回路として、ノイズシェーピング
方式による１ビットＡＤ変換回路と、１ビットディジタ
ル信号のサンプリング周波数を整数分の１に間引くため
の間引きフィルタとを用いることにより、少なくとも次
の効果が得られる。

【００６０】(5)比較器を２５６個使用した８ビットフ
ラッシュ方式（分割抵抗とコンパレータによる構成）な
どによるＡＤ変換回路を使用したときと比べると、小型
化および低消費電力化が可能である。

【００６１】(6)１ビットＡＤ変換回路は、例えば２個
の演算増幅器と１個の比較器で簡単に構成できるので、
ディジタルフィルタなどのディジタル回路と同じシリコ
ンチップ上に容易に集積できる。

【００６２】またディジタルフィルタとして、フィルタ
係数値の奇数位置がゼロであり、かつ多重信号中心周波
数の４倍のサンプリング周波数で信号処理する有限イン
パルス応答フィルタを用いる。このことにより、少なく
とも次の効果が得られる。

【００６３】(7)従来のアナログフィルタでは実現でき
なかった、リニアな位相特性が得られるので位相歪みを
なくすことができる。

【００６４】(8)フィルタ係数演算量を削減できる手法
を用いるので、論理回路の設計が容易になると同時に、
小型化および低消費電力化が可能となる。さらに、演算
速度の高速化が図れるので、高い周波数領域の信号に対
応できる。

【図面の簡単な説明】

【図１】本発明によるＦＭ多重受信装置の実施の形態の
ブロック図である。

【図２】図１のディジタルＦＭ復調波１２のもつ周波数
スペクトラムを示す図である。

【図３】図１のビットデータ１６およびビットクロック
１７を表すタイミングチャートを示す図である。

【図４】本発明によるＦＭ多重受信装置の実施例１にお
けるＡＤ変換回路のブロック図である。

【図５】ノイズシェーピング方式による１ビットアナロ
グ／ディジタル変換装置回路が発生する量子化雑音の周
波数スペクトルおよび間引きフィルタの周波数特性を示
す図である。

【図６】図４の１ビットＡＤ変換回路３３の出力３４、
および間引きフィルタ３５の出力３６のタイミングを示
す図である。

【図７】比率（Ｔ２／Ｔ１）が１６のときの、１ビット
ＡＤ変換回路３３および間引きフィルタ３５の周波数特
性の例を示す図である。

【図８】上述のノイズシェーピング方式による１ビット
ＡＤ変換回路のブロック図の例を示す図である。

【図９】Ｑ出力７２、／Ｑ出力７３、クロックφ１およ
びクロックφ２が変化したときの、アナログスイッチＤ
１、Ｄ２、φ１およびφ２の導通状態を示す図である。

【図１０】間引きフィルタ回路３５の回路例を示す図で
ある。

【図１１】クロックＣＬＫ１およびＣＬＫ２と、図１０
に示す回路の各部の信号とのタイミングを表す図であ
る。

【図１２】実施例２において、ディジタルフィルタ回路
１３として用いるＦＩＲ（有限インパルス応答）フィル
タの構成を示す図である。

【図１３】図１２のディジタルフィルタ回路のインパル
ス応答を示す図である。

【図１４】図１２のディジタルフィルタ回路の周波数特
性を示す図である。

【図１５】実施例２におけるディジタルフィルタ回路の
他の例を示す図である。

【図１６】従来のＦＭ多重放送受信機のブロック構成を
示す図である。

【図１７】図１６を説明するためのＦＭ多重復調波の周
波数スペクトルを示す図である。

【符号の説明】１０ＦＭ復調波１１アナログ／ディジタル変換回路１２ディジタルＦＭ復調波１３ディジタルフィルタ回路１４ディジタル多重信号波１５復調回路１６ビットデータ１７ビットクロック

Claims

【特許請求の範囲】

【請求項１】アナログＦＭ復調信号を受け取り、該ア
ナログＦＭ復調信号をディジタルＦＭ復調信号に変換す
るアナログ／ディジタル変換手段と、該ディジタルＦＭ復調信号をディジタル信号処理するこ
とにより、ディジタル多重信号を分離して出力するディ
ジタルフィルタ手段と、該ディジタル多重信号を受け取り、復調をおこなう復調
手段と、を備えているＦＭ多重受信装置。
【請求項２】前記アナログ／ディジタル変換手段は、
ノイズシェーピング方式による１ビットアナログ／ディ
ジタル変換手段と、１ビットディジタル信号のサンプリ
ング周波数を整数分の１に間引くための間引きフィルタ
手段と、を備えている請求項１に記載のＦＭ多重受信装
置。
【請求項３】前記１ビットアナログ／ディジタル変換
手段は、２次シグマデルタ変調をおこなう請求項２に記
載のＦＭ多重受信装置。
【請求項４】前記間引きフィルタ手段は、前記サンプ
リング周波数を１６分の１に間引く請求項２に記載のＦ
Ｍ多重受信装置。
【請求項５】前記ディジタルフィルタ手段は、有限イ
ンパルス応答フィルタを備えている請求項１に記載のＦ
Ｍ多重受信装置。
【請求項６】前記有限インパルス応答フィルタは、奇
数番目のフィルタ係数値がゼロであり、かつ多重信号中
心周波数の４倍のサンプリング周波数で信号処理をおこ
なう請求項５に記載のＦＭ多重受信装置。
【請求項７】前記有限インパルス応答フィルタは、フ
ィルタ係数値が対称形である請求項６に記載のＦＭ多重
受信装置。