JPH0973718A - サブコードデータ処理装置 - Google Patents
サブコードデータ処理装置Info
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- JPH0973718A JPH0973718A JP22617795A JP22617795A JPH0973718A JP H0973718 A JPH0973718 A JP H0973718A JP 22617795 A JP22617795 A JP 22617795A JP 22617795 A JP22617795 A JP 22617795A JP H0973718 A JPH0973718 A JP H0973718A
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Abstract
(57)【要約】
【目的】 サブコードデータ処理装置において、より効
率のよいメモリ使用とマイコンの負担を軽減することの
できるサブコードデータ処理装置を提供する。 【構成】 サブコードデータ処理装置に書き込み制御回
路１２６を付加することにより、インターリーブが施さ
れているサブコードデータをメモリに書き込むことによ
ってメモリ領域にできる不完全なサブコードデータ領域
を作るアドレスを監視し、そのメモリアドレスへのサブ
コードデータの書き込みを禁止する。
率のよいメモリ使用とマイコンの負担を軽減することの
できるサブコードデータ処理装置を提供する。 【構成】 サブコードデータ処理装置に書き込み制御回
路１２６を付加することにより、インターリーブが施さ
れているサブコードデータをメモリに書き込むことによ
ってメモリ領域にできる不完全なサブコードデータ領域
を作るアドレスを監視し、そのメモリアドレスへのサブ
コードデータの書き込みを禁止する。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＤ−ＲＯＭから読
み出されるインターリーブされたサブコードデータをデ
インターリーブするためのサブコードデータ処理装置に
関するものである。
み出されるインターリーブされたサブコードデータをデ
インターリーブするためのサブコードデータ処理装置に
関するものである。
【０００２】
【従来の技術】近年、高密度、高品質のデジタル記憶装
置のＣＤ−ＲＯＭは急速に普及してきおり、ＣＤ−ＲＯ
Ｍ装置は高速化が要求されるようになっている。
置のＣＤ−ＲＯＭは急速に普及してきおり、ＣＤ−ＲＯ
Ｍ装置は高速化が要求されるようになっている。
【０００３】以下に従来のサブコードデータ処理装置に
ついて説明する。図５は従来のサブコードデータ処理装
置を示すものである。図５において、５１は記録媒体か
ら読み取ったデータをＲＯＭデータとサブコードデータ
に分割するＣＩＲＣ−ＩＣ、５２はインターリーブされ
ているサブコードデータを取り込み、デインターリーブ
処理を施した後、メモリインターフェース５３を介して
メモリ５４に書き込むサブコードデータ処理装置、５３
はサブコードデータ処理装置５２で処理を施したデータ
をメモリ５４に書き込むメモリインターフェース、５４
はサブコードデータ処理装置５２で処理を施したサブコ
ードデータを格納するメモリである。
ついて説明する。図５は従来のサブコードデータ処理装
置を示すものである。図５において、５１は記録媒体か
ら読み取ったデータをＲＯＭデータとサブコードデータ
に分割するＣＩＲＣ−ＩＣ、５２はインターリーブされ
ているサブコードデータを取り込み、デインターリーブ
処理を施した後、メモリインターフェース５３を介して
メモリ５４に書き込むサブコードデータ処理装置、５３
はサブコードデータ処理装置５２で処理を施したデータ
をメモリ５４に書き込むメモリインターフェース、５４
はサブコードデータ処理装置５２で処理を施したサブコ
ードデータを格納するメモリである。
【０００４】サブコードデータ処理装置５２のシフトク
ロック生成回路５２３は、ＣＩＲＣ−ＩＣ５１から出力
されるフレーム同期信号ｂに同期して、サブコードデー
タを取り込むためのシフトクロックｆを生成する。
ロック生成回路５２３は、ＣＩＲＣ−ＩＣ５１から出力
されるフレーム同期信号ｂに同期して、サブコードデー
タを取り込むためのシフトクロックｆを生成する。
【０００５】シリアルパラレル変換回路５２１は、ＣＩ
ＲＣ−ＩＣ５１からシフトクロックｆに同期して、シリ
アル出力されるサブコードデータａを８ビットパラレル
データｅに変換し、ＦＩＦＯ５２２に出力する。
ＲＣ−ＩＣ５１からシフトクロックｆに同期して、シリ
アル出力されるサブコードデータａを８ビットパラレル
データｅに変換し、ＦＩＦＯ５２２に出力する。
【０００６】ＦＩＦＯ５２２は、シリアルパラレル変換
回路５２１から出力されるサブコードデータｅを保管
し、メモリ５４への書き込み要求信号ｊを出力する。そ
の後、メモリへの書き込みが許可されるとメモリインタ
ーフェース５３を介してメモリ５４に書き込む。
回路５２１から出力されるサブコードデータｅを保管
し、メモリ５４への書き込み要求信号ｊを出力する。そ
の後、メモリへの書き込みが許可されるとメモリインタ
ーフェース５３を介してメモリ５４に書き込む。
【０００７】同期検出回路５２４は、ＣＩＲＣ−ＩＣ５
１から出力されるブロック同期信号ｃを取り込み、内部
の同期信号を生成する。
１から出力されるブロック同期信号ｃを取り込み、内部
の同期信号を生成する。
【０００８】アドレス生成回路５２５は、サブコードデ
ータ処理装置５２がメモリインターフェース５３に書き
込みを要求をし、メモリインターフェース５３がメモリ
への書き込み許可信号ｄを出力すると、メモリインター
フェース５３を介してメモリ５４に書き込まれるため、
次のサブコードデータの書き込のためアドレスｈを変化
させる。
ータ処理装置５２がメモリインターフェース５３に書き
込みを要求をし、メモリインターフェース５３がメモリ
への書き込み許可信号ｄを出力すると、メモリインター
フェース５３を介してメモリ５４に書き込まれるため、
次のサブコードデータの書き込のためアドレスｈを変化
させる。
【０００９】メモリインターフェース５３はＦＩＦＯ５
２２からサブコードデータｋ、アドレス生成回路５２５
から、このサブコードデータｋをメモリ５４に格納する
アドレスｈを受け取り、メモリ５４に書き込みを行う。
２２からサブコードデータｋ、アドレス生成回路５２５
から、このサブコードデータｋをメモリ５４に格納する
アドレスｈを受け取り、メモリ５４に書き込みを行う。
【００１０】図３はサブコードデータのフォーマットを
示した図である。サブコードデータブロックは９８フレ
ームで構成されており、最初２フレームはブロック同期
信号で、残り９６フレームには１フレーム当たりサブコ
ードＰ〜Ｗデータ８ビットのデータが格納されている。
このサブコードブロックについて、サブコードＰ，Ｑデ
ータはインターリーブの施されていないデータである
が、サブコードＲ〜Ｗデータは、同期を除く９６フレー
ムに対して２４フレーム単位（以後１パックと呼ぶ）
で、インターリーブが図４に示すように最大８パック離
れた場所に格納される。従って、１ブロック００００〜
００９５フレームの完全なサブコードデータをメモリに
取り込むためには少なくとも００００〜０２８８フレー
ムまでの３サブコードブロックのデータを取り込まなけ
ればならない構成になっている。
示した図である。サブコードデータブロックは９８フレ
ームで構成されており、最初２フレームはブロック同期
信号で、残り９６フレームには１フレーム当たりサブコ
ードＰ〜Ｗデータ８ビットのデータが格納されている。
このサブコードブロックについて、サブコードＰ，Ｑデ
ータはインターリーブの施されていないデータである
が、サブコードＲ〜Ｗデータは、同期を除く９６フレー
ムに対して２４フレーム単位（以後１パックと呼ぶ）
で、インターリーブが図４に示すように最大８パック離
れた場所に格納される。従って、１ブロック００００〜
００９５フレームの完全なサブコードデータをメモリに
取り込むためには少なくとも００００〜０２８８フレー
ムまでの３サブコードブロックのデータを取り込まなけ
ればならない構成になっている。
【００１１】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、デインターリーブを施しながらサブコード
データの取り込みを開始して、３サブコードブロックの
取り込みを完了した時、メモリ５４に取り込まれたサブ
コードＰ〜Ｗデータ中で必要なデータは、最後の１ブロ
ックだけで、最初の２ブロックは９６バイトそろってい
ない不完全なデータができてしまう。すなわち、この２
ブロックには、取り込みを開始すべきブロックより前の
位置のサブコードＲ〜Ｗデータも含まれており、これら
は不要なものである。
の構成では、デインターリーブを施しながらサブコード
データの取り込みを開始して、３サブコードブロックの
取り込みを完了した時、メモリ５４に取り込まれたサブ
コードＰ〜Ｗデータ中で必要なデータは、最後の１ブロ
ックだけで、最初の２ブロックは９６バイトそろってい
ない不完全なデータができてしまう。すなわち、この２
ブロックには、取り込みを開始すべきブロックより前の
位置のサブコードＲ〜Ｗデータも含まれており、これら
は不要なものである。
【００１２】このためメモリ５４のデータを連続して転
送しようとした場合、不要なサブコードデータが含まれ
ているため、サブコードデータ処理装置を制御する制御
マイコンは不要なサブコードデータを転送しないように
分割転送処理をしなくてはならず、制御マイコンの処理
時間が多くかかるという問題を有していた。また、メモ
リ空間に不完全なサブコードデータが存在し、メモリの
使用効率が悪いという問題点も有していた。
送しようとした場合、不要なサブコードデータが含まれ
ているため、サブコードデータ処理装置を制御する制御
マイコンは不要なサブコードデータを転送しないように
分割転送処理をしなくてはならず、制御マイコンの処理
時間が多くかかるという問題を有していた。また、メモ
リ空間に不完全なサブコードデータが存在し、メモリの
使用効率が悪いという問題点も有していた。
【００１３】本発明は、上記従来の問題点を解決するた
めのもので、サブコードデータ取り込み開始時のデイン
ターリーブによって発生する不要なサブコードデータの
メモリ５４への書き込みを禁止する事で、制御マイコン
の負担を軽減し、効率よくメモリを使用する事のできる
サブコードデータ処理装置を提供することを目的とす
る。
めのもので、サブコードデータ取り込み開始時のデイン
ターリーブによって発生する不要なサブコードデータの
メモリ５４への書き込みを禁止する事で、制御マイコン
の負担を軽減し、効率よくメモリを使用する事のできる
サブコードデータ処理装置を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】この目的を達成するため
に本発明のサブコードデータ処理装置は、記録媒体から
読み取ったデータに所定のデジタル信号処理を施し、サ
ブコードデータを出力するＣＩＲＣ−ＩＣから、サブコ
ードデータを読み込み、所定の信号処理を施した後、メ
モリインターフェースブロックを介してメモリブロック
に書き込むサブコードデータ処理装置において、複数の
ブロックにインターリーブされているサブコードデータ
を、メモリ上のアドレスを指定してデインターリーブを
開始するに際し、前記複数のブロックのうち、メモリの
アドレスから不要なサブコードデータを割り出し、前記
メモリへの書き込みを禁止する構成を有している。
に本発明のサブコードデータ処理装置は、記録媒体から
読み取ったデータに所定のデジタル信号処理を施し、サ
ブコードデータを出力するＣＩＲＣ−ＩＣから、サブコ
ードデータを読み込み、所定の信号処理を施した後、メ
モリインターフェースブロックを介してメモリブロック
に書き込むサブコードデータ処理装置において、複数の
ブロックにインターリーブされているサブコードデータ
を、メモリ上のアドレスを指定してデインターリーブを
開始するに際し、前記複数のブロックのうち、メモリの
アドレスから不要なサブコードデータを割り出し、前記
メモリへの書き込みを禁止する構成を有している。
【００１５】
【作用】この構成によって、サブコードデータ処理装置
を制御する制御マイコンは、不要なサブコードデータの
あるメモリの管理をする必要がなくなり、連続してデー
タ転送処理ができるため、制御マイコンの負担軽減でき
る。また、不要なメモリ領域がなくなるため高効率にメ
モリを使用することができる。
を制御する制御マイコンは、不要なサブコードデータの
あるメモリの管理をする必要がなくなり、連続してデー
タ転送処理ができるため、制御マイコンの負担軽減でき
る。また、不要なメモリ領域がなくなるため高効率にメ
モリを使用することができる。
【００１６】
【実施例】以下に本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１７】図１において、図５に示す従来の構成と異
なる点は、不要なサブコードデータを書き込むアドレス
を検出し、メモリ１４への書き込みを禁止する書き込み
制御回路１２６を付加したことである。
なる点は、不要なサブコードデータを書き込むアドレス
を検出し、メモリ１４への書き込みを禁止する書き込み
制御回路１２６を付加したことである。
【００１８】図２は不要なサブコードデータが格納され
るアドレスを検出するシステムを詳細に示した図で、２
０１はアドレスカウンタ、２０２はデインターリーブ回
路、２０３はインターリーブされていないサブコード
Ｐ，Ｑデータのアドレスか、インターリーブされている
サブコードＲ〜Ｗデータのアドレスかを選択するセレク
タ、２０４，２０５，２０６はＤＦＦ、２０７及び、２
０８はＡＮＤ、２０９はサブコードデータ取り込み開始
に際し、１ブロック目の不要なサブコードデータのアド
レスを検出する第１ブロック検出回路、２１０は２ブロ
ック目の不要なサブコードデータのアドレスを検出する
第２ブロック検出回路、２１１はＯＲである。
るアドレスを検出するシステムを詳細に示した図で、２
０１はアドレスカウンタ、２０２はデインターリーブ回
路、２０３はインターリーブされていないサブコード
Ｐ，Ｑデータのアドレスか、インターリーブされている
サブコードＲ〜Ｗデータのアドレスかを選択するセレク
タ、２０４，２０５，２０６はＤＦＦ、２０７及び、２
０８はＡＮＤ、２０９はサブコードデータ取り込み開始
に際し、１ブロック目の不要なサブコードデータのアド
レスを検出する第１ブロック検出回路、２１０は２ブロ
ック目の不要なサブコードデータのアドレスを検出する
第２ブロック検出回路、２１１はＯＲである。
【００１９】以上のように構成したサブコードデータ処
理装置について、その動作を説明する。まず、サブコー
ドデータ処理装置１２は、ＣＩＲＣ−ＩＣ１１から出力
されるサブコードフレーム同期信号ｂをシフトクロック
生成回路１２３に取り込み、サブコードデータを取り込
むためにシフトクロックｆを生成する。このシフトクロ
ックｆはＣＩＲＣ−ＩＣ１１に出力し、ＣＩＲＣ−ＩＣ
１１は、サブコードＰ〜Ｗデータをシフトクロックｆに
同期して、サブコードＰデータから順にサブコードＷデ
ータまで出力する。
理装置について、その動作を説明する。まず、サブコー
ドデータ処理装置１２は、ＣＩＲＣ−ＩＣ１１から出力
されるサブコードフレーム同期信号ｂをシフトクロック
生成回路１２３に取り込み、サブコードデータを取り込
むためにシフトクロックｆを生成する。このシフトクロ
ックｆはＣＩＲＣ−ＩＣ１１に出力し、ＣＩＲＣ−ＩＣ
１１は、サブコードＰ〜Ｗデータをシフトクロックｆに
同期して、サブコードＰデータから順にサブコードＷデ
ータまで出力する。
【００２０】サブコードデータ処理装置１２は、ＣＩＲ
Ｃ−ＩＣ１１からシリアル出力されるサブコードデータ
ａを、シリアルパラレル変換回路１２１に取り込み、８
ビットパラレルデータに変換し、ＦＩＦＯ１２２に出力
する。
Ｃ−ＩＣ１１からシリアル出力されるサブコードデータ
ａを、シリアルパラレル変換回路１２１に取り込み、８
ビットパラレルデータに変換し、ＦＩＦＯ１２２に出力
する。
【００２１】シリアルパラレル変換回路１２１から出力
されるパラレルデータｅは、インターリーブされている
ため、Ｐ，ＱデータとＲ〜Ｗデータではメモリ１４に格
納するアドレスが異なる。このため、ＦＩＦＯ１２２
は、Ｐ，Ｑデータ及びＲ〜Ｗデータを格納しようとする
アドレスのデータをメモリ１４から読み出し、Ｐ，Ｑデ
ータ及びＲ〜Ｗデータを格納するビットだけをそれぞれ
書き換える。そして、これらのデータをメモリ１４に書
き込むために、インターラプト信号ｊをメモリインター
フェースブロック１３に出力する。
されるパラレルデータｅは、インターリーブされている
ため、Ｐ，ＱデータとＲ〜Ｗデータではメモリ１４に格
納するアドレスが異なる。このため、ＦＩＦＯ１２２
は、Ｐ，Ｑデータ及びＲ〜Ｗデータを格納しようとする
アドレスのデータをメモリ１４から読み出し、Ｐ，Ｑデ
ータ及びＲ〜Ｗデータを格納するビットだけをそれぞれ
書き換える。そして、これらのデータをメモリ１４に書
き込むために、インターラプト信号ｊをメモリインター
フェースブロック１３に出力する。
【００２２】メモリインターフェースブロック１３は、
書き込み要求を受け付けるとＦＩＦＯ１２２からはデー
タｋ、アドレス生成回路１２５からはサブコードデータ
を格納するアドレスｈを受け取り、メモリ１４に書き込
む。
書き込み要求を受け付けるとＦＩＦＯ１２２からはデー
タｋ、アドレス生成回路１２５からはサブコードデータ
を格納するアドレスｈを受け取り、メモリ１４に書き込
む。
【００２３】同期検出回路１２４は、ＣＩＲＣ−ＩＣ１
１から出力されるブロック同期信号ｃを検出し、サブコ
ードデータ処理装置内部の同期信号ｇを生成する。
１から出力されるブロック同期信号ｃを検出し、サブコ
ードデータ処理装置内部の同期信号ｇを生成する。
【００２４】アドレス生成回路１２５は、サブコードデ
ータｋをメモリに格納するアドレスｈを、メモリインタ
ーフェース１３からの書き込み許可信号ｄを基に生成し
ている。すなわち、図２に示すように、アドレスカウン
タ２０１でＰ，Ｑデータのアドレスを生成し、Ｐ，Ｑデ
ータのアドレスをデインターリーブ回路２０２に入力
し、Ｒ〜Ｗデータのアドレスを生成する。生成した２種
類のアドレスはセレクタ２０３によって選択されメモリ
インターフェース１３へ出力される。デインターリーブ
回路２０２が生成したアドレスｌは書き込み制御回路１
２６に入力される。
ータｋをメモリに格納するアドレスｈを、メモリインタ
ーフェース１３からの書き込み許可信号ｄを基に生成し
ている。すなわち、図２に示すように、アドレスカウン
タ２０１でＰ，Ｑデータのアドレスを生成し、Ｐ，Ｑデ
ータのアドレスをデインターリーブ回路２０２に入力
し、Ｒ〜Ｗデータのアドレスを生成する。生成した２種
類のアドレスはセレクタ２０３によって選択されメモリ
インターフェース１３へ出力される。デインターリーブ
回路２０２が生成したアドレスｌは書き込み制御回路１
２６に入力される。
【００２５】書き込み制御回路１２６は、サブコードデ
ータ取り込み開始アドレスから２ブロック内の不要なサ
ブコードデータ領域を作るアドレスを監視し、ＦＩＦＯ
１２２に書き込み禁止信号ｉを出力する。ＦＩＦＯ１２
２は書き込み禁止信号ｉが入力されると、メモリ１４へ
のインターラプト信号ｊを出力しないことにより書き込
みを禁止する。
ータ取り込み開始アドレスから２ブロック内の不要なサ
ブコードデータ領域を作るアドレスを監視し、ＦＩＦＯ
１２２に書き込み禁止信号ｉを出力する。ＦＩＦＯ１２
２は書き込み禁止信号ｉが入力されると、メモリ１４へ
のインターラプト信号ｊを出力しないことにより書き込
みを禁止する。
【００２６】この書き込み禁止制御を図２を用いて説明
する。まず、ＤＦＦ２０４，２０５，２０６をリセット
しておき、サブコードデータ取り込み開始のブロック同
期信号ｃでＤＦＦ２０４を”Ｈ”にし、ＡＮＤ２０７に
入力する。書き込み制御回路１２６は、ＡＮＤ２０７の
出力が”Ｈ”になることで１ブロック目を取り込んでい
ることを認識する。
する。まず、ＤＦＦ２０４，２０５，２０６をリセット
しておき、サブコードデータ取り込み開始のブロック同
期信号ｃでＤＦＦ２０４を”Ｈ”にし、ＡＮＤ２０７に
入力する。書き込み制御回路１２６は、ＡＮＤ２０７の
出力が”Ｈ”になることで１ブロック目を取り込んでい
ることを認識する。
【００２７】ＡＮＤ２０７の出力は第１ブロック検出回
路２０９に入力され、第１ブロック検出回路２０９は、
アドレス生成回路１２５から入力されるアドレスｌの値
から、１ブロック目の取り込みに含まれる不要なサブコ
ードデータのメモリへの書き込みを禁止する。すなわ
ち、アドレス生成回路１２５から入力されるアドレスｌ
の値が、メモリ１４への取り込み開始アドレスから９６
（同期信号を除く１サブコードブロック）未満の時に
は、書き込み禁止信号ｍ（書き込み禁止で”Ｈ”）をＯ
Ｒ２１１に出力する。
路２０９に入力され、第１ブロック検出回路２０９は、
アドレス生成回路１２５から入力されるアドレスｌの値
から、１ブロック目の取り込みに含まれる不要なサブコ
ードデータのメモリへの書き込みを禁止する。すなわ
ち、アドレス生成回路１２５から入力されるアドレスｌ
の値が、メモリ１４への取り込み開始アドレスから９６
（同期信号を除く１サブコードブロック）未満の時に
は、書き込み禁止信号ｍ（書き込み禁止で”Ｈ”）をＯ
Ｒ２１１に出力する。
【００２８】次のブロック同期信号ｃが入力されると、
ＤＦＦ２０５を”Ｈ”にし、ＡＮＤ２０８に入力する。
書き込み制御回路１２６はＡＮＤ２０８の出力が”Ｈ”
になることで、２ブロック目を取り込んでいることを認
識する。ＡＮＤ２０８の出力は第２ブロック検出回路２
１０に入力され、第２ブロック検出回路２１０は、アド
レス生成回路１２５から入力されるアドレスｌの値か
ら、２ブロック目の取り込みに含まれる不要なサブコー
ドデータのメモリへの書き込みを禁止する。すなわち、
アドレス生成回路１２５から入力されるアドレスｌの値
が、メモリ１４への取り込み開始アドレス＋９６から取
り込み開始アドレス＋１９２未満の時には、書き込み禁
止信号ｎ（書き込み禁止で”Ｈ”）をＯＲ２１１に出力
する。
ＤＦＦ２０５を”Ｈ”にし、ＡＮＤ２０８に入力する。
書き込み制御回路１２６はＡＮＤ２０８の出力が”Ｈ”
になることで、２ブロック目を取り込んでいることを認
識する。ＡＮＤ２０８の出力は第２ブロック検出回路２
１０に入力され、第２ブロック検出回路２１０は、アド
レス生成回路１２５から入力されるアドレスｌの値か
ら、２ブロック目の取り込みに含まれる不要なサブコー
ドデータのメモリへの書き込みを禁止する。すなわち、
アドレス生成回路１２５から入力されるアドレスｌの値
が、メモリ１４への取り込み開始アドレス＋９６から取
り込み開始アドレス＋１９２未満の時には、書き込み禁
止信号ｎ（書き込み禁止で”Ｈ”）をＯＲ２１１に出力
する。
【００２９】書き込み禁止信号ｉは、書き込み禁止信号
ｍとｎを入力とするＯＲ２１１の出力で、書き込み禁止
信号ｉが”Ｈ”の時、ＦＩＦＯ１２２のインターラプト
信号ｊは出力しないように制御され、メモリ１４に不完
全なサブコードデータは取り込まれない。
ｍとｎを入力とするＯＲ２１１の出力で、書き込み禁止
信号ｉが”Ｈ”の時、ＦＩＦＯ１２２のインターラプト
信号ｊは出力しないように制御され、メモリ１４に不完
全なサブコードデータは取り込まれない。
【００３０】
【発明の効果】以上のように本発明は、サブコードデー
タに施されたインターリーブにより取り込み開始のいく
つかのブロックにできるサブコードデータの不要なデー
タ領域をなくすことによって、必要なデータをメモリ領
域に連続して取り込むことができるようになり、制御マ
イコンは不要なサブコードデータのあるメモリ領域を監
視することなく連続転送する事が可能となり、また、メ
モリの使用効率を上げることのできる優れたサブコード
データ処理装置を実現できるものである。
タに施されたインターリーブにより取り込み開始のいく
つかのブロックにできるサブコードデータの不要なデー
タ領域をなくすことによって、必要なデータをメモリ領
域に連続して取り込むことができるようになり、制御マ
イコンは不要なサブコードデータのあるメモリ領域を監
視することなく連続転送する事が可能となり、また、メ
モリの使用効率を上げることのできる優れたサブコード
データ処理装置を実現できるものである。
【００３１】また特に上記実施例では、不要なサブコー
ドデータが含まれることが予め解っている、デインター
リーブを開始してからの所定数のブロックを検出してか
ら、、書き込まれるメモリのアドレスの値から不要なサ
ブコードデータを割り出すようにしているので、処理が
より効率的となる。
ドデータが含まれることが予め解っている、デインター
リーブを開始してからの所定数のブロックを検出してか
ら、、書き込まれるメモリのアドレスの値から不要なサ
ブコードデータを割り出すようにしているので、処理が
より効率的となる。
【図１】本発明のサブコードデータ処理装置の全体構成
を示すブロック図
を示すブロック図
【図２】本発明のサブコードデータ処理装置の不完全デ
ータ書き込み禁止制御の詳細なブロック図
ータ書き込み禁止制御の詳細なブロック図
【図３】サブコードデータフォーマットを示す図
【図４】デインターリーブシーケンスを示す図
【図５】従来のサブコードデータ処理装置の全体構成を
示すブロック図
示すブロック図
１１，５１ ＣＩＲＣ−ＩＣ １２，５２ サブコードデータ処理装置 １３，５３ メモリインターフェース １４，５４ メモリ １２１，５２１ シリアルパラレル変換回路 １２２，５２２ ＦＩＦＯ １２３，５２３ シフトクロック生成回路 １２４，５２４ 同期検出回路 １２５，５２５ アドレス生成回路 １２６ 書き込み制御回路
Claims (2)
- 【請求項１】複数のブロックにインターリーブされてい
るサブコードデータを、メモリ上のアドレスを指定して
デインターリーブを開始するに際し、前記複数のブロッ
クのうち、書き込まれるメモリのアドレスの値から不要
なサブコードデータを割り出し、前記メモリ上への書き
込みを禁止するようにしたことを特徴とするサブコード
データ処理装置。 - 【請求項２】複数のブロックにインターリーブされてい
るサブコードデータを、メモリ上のアドレスを指定して
デインターリーブを開始するに際し、前記複数のブロッ
クのうち、不要なサブコードデータが含まれることが予
め解っている、デインターリーブを開始してからの所定
数のブロックを検出するとともに、前記所定数のブロッ
クのサブコードデータをデインターリーブする時に、書
き込まれるメモリのアドレスの値から不要なサブコード
データを割り出し、前記メモリ上への書き込みを禁止す
るようにしたことを特徴とするサブコードデータ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22617795A JP3482746B2 (ja) | 1995-09-04 | 1995-09-04 | サブコードデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22617795A JP3482746B2 (ja) | 1995-09-04 | 1995-09-04 | サブコードデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0973718A true JPH0973718A (ja) | 1997-03-18 |
| JP3482746B2 JP3482746B2 (ja) | 2004-01-06 |
Family
ID=16841097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22617795A Expired - Fee Related JP3482746B2 (ja) | 1995-09-04 | 1995-09-04 | サブコードデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3482746B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100708796B1 (ko) * | 2002-07-25 | 2007-04-18 | 엔이씨 일렉트로닉스 가부시키가이샤 | 광 디스크 재생 장치 및 이를 위한 데이터 재생 방법 |
-
1995
- 1995-09-04 JP JP22617795A patent/JP3482746B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100708796B1 (ko) * | 2002-07-25 | 2007-04-18 | 엔이씨 일렉트로닉스 가부시키가이샤 | 광 디스크 재생 장치 및 이를 위한 데이터 재생 방법 |
| US7343544B2 (en) | 2002-07-25 | 2008-03-11 | Nec Electronics Corporation | Optical disk playback apparatus and data playback method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3482746B2 (ja) | 2004-01-06 |
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