JPH0963847A - Inductor element and fabrication thereof - Google Patents

Inductor element and fabrication thereof

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JPH0963847A
JPH0963847A JP24090095A JP24090095A JPH0963847A JP H0963847 A JPH0963847 A JP H0963847A JP 24090095 A JP24090095 A JP 24090095A JP 24090095 A JP24090095 A JP 24090095A JP H0963847 A JPH0963847 A JP H0963847A
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layer
inductor
conductive layer
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JP24090095A
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Inventor
Kazuyoshi Kamimura
和義 上村
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Nec Corp
日本電気株式会社
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    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
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    • HELECTRICITY
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Abstract

PROBLEM TO BE SOLVED: To enhance the performance of a spiral inductor element by reducing the resistive component thereof. SOLUTION: A trench 8 is made in a semiconductor substrate 1 and a first insulation layer 2 is formed thereon. A first conductor layer 3 is then formed in the trench 8 where the first insulation layer 2 is formed thus providing a lead out wiring for connecting the central part of a spiral inductor element electrically with an external circuit. A second insulation layer 4 is further formed on the first conductor layer 3 and a second conductor layer 7 is formed spirally thereon. First and second conductor layers 3, 7 are connected electrically through a through hole 6. Since the lead-out wiring of spiral inductor element is formed thick of a low resistance metal, resistive component of spiral inductor element is reduced and the performance thereof is enhanced.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明が属する技術分野】本発明は、インダクタ素子及びその製造方法に関し、特に平面形成型のインダクタ素子及びその製造方法に関する。 The present invention relates] relates inductor element and a manufacturing method thereof, and more particularly to a flat forming inductor device and a manufacturing method thereof.

【0002】 [0002]

【従来の技術】MMIC(マイクロ波モノリシックI BACKGROUND OF THE INVENTION MMIC (microwave monolithic I
C)等に用いられる従来のインダクタ素子としては、例えば図8に示すように、スパイラル型のインダクタ素子がある。 Conventional inductor element used in C) or the like, for example, as shown in FIG. 8, there is a spiral inductor element. 図8(A)は従来のインダクタ素子の平面図であり、図8(B)は図8(A)のx−x′線の断面を模式的に示した図である。 Figure 8 (A) is a plan view of a conventional inductor element, FIG. 8 (B) is a diagram schematically showing a cross section of the x-x 'line of FIG. 8 (A).

【0003】図8を参照して、従来のインダクタンス素子は、半導体基板11上に第1の絶縁層12を400nm程度の膜厚で形成し、その上に第1の導体層13を700nm程度の膜厚で形成する。 [0003] With reference to FIG. 8, the conventional inductance element, a first insulating layer 12 is formed with a thickness of about 400nm on the semiconductor substrate 11, on the first conductor layer 13 of about 700nm that It is formed with a film thickness.

【0004】さらに、第2の絶縁層14を1000nm程度の厚さで形成した後、図6に示すように、第2の絶縁層14上の凹凸を埋めるようにレジスト(平坦化レジスト)51を塗布し、全面エッチングすることにより(図6(A)参照)、第2の絶縁層14の表面を平坦化した後(図6 [0004] Further, after the second insulating layer 14 is formed to a thickness of about 1000 nm, as shown in FIG. 6, a resist (flattening resist) 51 so as to fill the unevenness on the second insulating layer 14 coated, (see FIG. 6 (a)) by etching the entire surface, after planarizing the surface of the second insulating layer 14 (FIG. 6
(B)参照)、スルーホール16及び16′を形成する。 (B) refer) to form a through-hole 16 and 16 '.

【0005】その後、第2の導体層10をスパイラル形状に厚さ2μm程度で形成して製造される。 [0005] After that, it is manufactured by forming the second conductive layer 10 with a thickness of 2μm about a spiral shape. この時、第1 At this time, the first
の導体層13と第2の導体層10はスルーホール16を介して電気的に接続されている。 Conductive layer 13 and the second conductor layer 10 are electrically connected via the through holes 16.

【0006】上記した従来のスパイラル型のインダクタンス素子を実際の回路として用いる際には、スパイラルの中心部から外部回路へ電気的接続をとることが必要とされるが、図8に示す構成では、第1の導体層13を引き出し線として2つのスルーホール16、16′により、第1 [0006] When used as an actual circuit inductance elements of the above conventional spiral-type, it is necessary to make electrical connections from the center of the spiral to an external circuit, in the configuration shown in FIG. 8, the two through holes 16, 16 'as the line lead the first conductive layer 13, the first
の導体層13と、第2の導体層10及び不図示の外部回路へつながる別の第2の導体層10′とがそれぞれ電気的に接続されている。 The conductor layer 13, another second conductor layer 10 'connected to the second conductor layer 10 and the external circuit (not shown) are electrically connected.

【0007】一方、図8に示す従来のインダクタンス素子に対して、図9に示すように、スパイラルの中心から外部回路への接続をとる引き出し線をエアブリッジ62にて形成するようにした構成もある。 On the other hand, the conventional inductance element shown in FIG. 8, as shown in FIG. 9, the configuration so as to form a lead wire to take the connection from the center of the spiral to an external circuit at the air bridge 62 is there. なお、エアブリッジを用いたスパイラル型インダクタ素子の従来技術として、例えば文献(徳光その他、“MMIC用U字形インダクタの特性(C−83)”、1992年電子情報通信学会秋季大会、2−421、1992年発行)には、インダクタ部を平板形を折り畳んだ構造のU字型とし低抵抗のまま占有面積を小型化する構成が提案されている。 As a prior art spiral inductor element using an air bridge, for example, the literature (Tokumitsu other, "Characteristics of the U-shaped inductor MMIC (C-83)", IEICE Autumn Meeting 1992, 2-421, issued 1992), the inductor portion is a U-shaped folded structure a plate shape configured to reduce the size of the occupied area remains low resistance have been proposed.

【0008】 [0008]

【発明が解決しようとする課題】しかしながら、上記従来技術には下記記載の問題点がある。 [SUMMARY OF THE INVENTION However, the above prior art has the following problems described.

【0009】すなわち、第1の問題点は、図8に示すインダクタ素子において、引き出し線として用いる第1の導体層13の抵抗率が大きく、インダクタ素子の伝送ロスの増大を招いたり、直流的には電圧降下の増大を招いたりするという欠点を有していることである。 [0009] That is, the first problem, in the inductor element shown in FIG. 8, the resistivity of the first conductive layer 13 is large to use as a lead wire, or cause an increase in the transmission loss of the inductor element, galvanically is to have the disadvantage of or cause an increase in the voltage drop.

【0010】この理由は、第1の導体層13の抵抗率を下げるために、第1の導体層13の膜厚を厚くすると、前記従来技術で述べた平坦化を行うために、第2の絶縁層14 [0010] This is because, in order to reduce the resistivity of the first conductive layer 13 and increasing the thickness of the first conductive layer 13, in order to perform flattening described in the prior art, the second insulating layer 14
を、図7に示すように厚く形成することが必要とされる。 And it is required to thick as shown in FIG.

【0011】その際、CVD装置等で厚い絶縁層を形成すると第1の導体層13のパターン幅による第2の絶縁層 [0011] At that time, when forming a thick insulating layer by CVD apparatus such as the second insulating layer by the pattern width of the first conductor layer 13
14の膜質の均一性を確保することが困難となり、前述のエッチバックの際の第2の絶縁層14のエッチングレートに差が生じ、平坦化を行なっても均一に平坦化されずに断差が残るという不都合を生じる(図7(B)参照)。 It is difficult to ensure the uniformity of the 14 of the film quality, the cross-sectional difference without being second difference in the etching rate of the insulating layer 14 occurs uniformly planarize be performed flattened during the aforementioned etchback causing disadvantage that remains (see FIG. 7 (B)).

【0012】以上の理由で、図8に示す前記従来のインダクタ素子においては、引き出し線部分を形成する第1 [0012] In the above reasons, in the conventional inductor device shown in Figure 8, first form the leader line section 1
の導体層13は厚さを厚く形成できなかった。 Conductor layer 13 could not be formed thick in thickness.

【0013】また、図9に示す前記従来のインダクタ素子は、図8に示す前記従来のインダクタ素子における引き出し線部をエアブリッジ62で構成しているため、前述のように引き出し線の抵抗率を大きくすることなく、スパイラル型のインダクタンス素子を構成することができる。 Further, the conventional inductor device shown in FIG. 9, since constituting the outgoing line portion in the conventional inductor device shown in FIG. 8 in an air-bridge 62, the resistivity of the lead wire as described above without increasing, it is possible to construct a spiral inductance element.

【0014】しかるに、エアブリッジによる空中配線は物理的外力により破損し易いという欠点がある。 [0014] However, there is a disadvantage that the aerial wiring is damaged by external physical force easy by the air bridge. 例えば図9に示すような構造を有するインダクタ素子を含むI I include, for example, an inductor element having the structure shown in FIG. 9
Cチップをパッケージに実装する際に、平コレットを用いた自動マウンタ等の組立設備を用いると、エアブリッジの破損が組立時に発生する場合があり、このためIC When implementing the C chip to the package, the use of assembly equipment such as an automatic mounter using a flat collet, may cause damage of the air-bridge is generated during assembly, this end IC
チップの量産化に不都合であった。 It was inconvenient for mass production of the chip.

【0015】従って、本発明の目的は、上記従来技術の問題点を解消し、スパイラル型インダクタ素子の引き出し線部の配線をエアブリッジ構成を用いることなく、また製造工程における平坦化を劣化することなく、低抵抗化を実現し大幅な性能改善を達成可能とするスパイラル型インダクタ素子及びその製造方法を提供することにある。 [0015] Therefore, an object of the present invention, the eliminating the prior art problems, without using the air-bridge forming the interconnection of the lead wire portion of the spiral type inductor element, also possible to degrade the flattening in the manufacturing process no to provide a spiral type inductor element and a manufacturing method thereof enabling achieve significant performance improvements realized low resistance.

【0016】 [0016]

【課題を解決するための手段】前記目的を達成するため、本発明は、半導体基板上に形成された溝部と、該溝部の表面に形成された第1の絶縁層と、前記第1の絶縁層で表面が覆われた溝部に形成された第1の導体層と、 To achieve the above object, according to an aspect of the present invention includes a groove formed on a semiconductor substrate, a first insulating layer formed on the surface of the groove portion, the insulating said first a first conductor layer was formed on the surface of the groove which is covered with a layer,
前記第1の導体層上に形成された第2の絶縁層と、前記第2の絶縁層上に形成された第2の導体層と、前記第1 A second insulating layer formed on the first conductive layer, a second conductor layer formed on the second insulating layer, said first
の導体層と前記第2の導体層とを電気的に接続するスルーホールと、を有し、前記第2の導体層は所望のインダクタンス値を得るようにパターン形成されてインダクタ部を構成し、前記第1の導体層が前記インダクタ部と外部回路とを電気的に接続してなることを特徴とするインダクタ素子を提供する。 Of has a through hole for electrically connecting, the and said conductor layer a second conductive layer, the second conductive layer constitutes an inductor portion is patterned so as to obtain a desired inductance value, providing an inductor element, wherein the first conductive layer is electrically connected to and the external circuit and the inductor section.

【0017】本発明に係るインダクタ素子においては、 [0017] In the inductor element according to the present invention,
前記溝部に形成される前記第1の導体層が、所望のインダクタンス値を得るようにパターン形成されて第2のインダクタ部を構成すると共に、前記第2の導体層からなるインダクタ部を外部回路とを電気的に接続するように構成してもよい。 The first conductor layer in which the formed in the groove, and the external circuit with the inductor portion made of the second conductive layer constituting the second inductor portion is patterned so as to obtain a desired inductance value it may be configured to electrically connect.

【0018】また、本発明に係るインダクタ素子においては、前記第2の導体層をパターニングしてインダクタ部を形成する代わりに、前記溝部に形成される前記第1 [0018] In the inductor element according to the present invention, instead of patterning the second conductor layer forming the inductor portion, wherein the first of said formed in the groove
の導体層が所望のインダクタンス値を得るようにパターン形成するように構成してもよい。 It may be configured so that the conductor layer is patterned to obtain a desired inductance value.

【0019】そして、本発明は、(a)半導体基板に溝部を形成する工程と、(b)少なくとも該溝部の表面を覆うように第1の絶縁層を形成する工程と、(c)前記溝部に第1の導体層を形成する工程と、(d)少なくとも前記第1の導体層を覆うように第2の絶縁層を形成する工程と、(e)前記第2の絶縁層にスルーホールを形成する工程と、(f)前記第2の絶縁層上及び前記スルーホールに第2の導体層を形成する工程と、を含むインダクタ素子の製造方法を提供する。 [0019] Then, the present invention is, (a) forming a groove in a semiconductor substrate, forming a first insulating layer so as to cover at least the surface of the groove portion (b), (c) the grooves in forming a first conductive layer, forming a second insulating layer so as to cover at least said first conductive layer (d), the through-hole in the second insulating layer (e) forming, to provide a manufacturing method of the inductor element and forming a second conductive layer (f) said second insulating layer and the through hole.

【0020】 [0020]

【作用】本発明のインダクタ素子においては、スパイラル型インダクタの引き出し配線として用いる第1の導体層は、半導体基板上に配設された溝部に埋め込まれるようにして形成されているため、後工程における平坦化の際の平坦性の悪化を招くことなく、第1の導体層の膜厚を厚く形成することができる。 In the inductor element DETAILED DESCRIPTION OF THE INVENTION The present invention, in the first the conductor layer, which is formed so as to be embedded in the groove which is disposed on a semiconductor substrate, a subsequent process is used as a lead wire of the spiral type inductor without causing deterioration of flatness during planarization, it can form a thick film thickness of the first conductive layer. このため、本発明によれば、スパイラルインダクタ素子の引き出し配線の低抵抗化を容易に提供することが可能となる。 Therefore, according to the present invention, it is possible to provide a reduction in the resistance of the lead wiring of the spiral inductor element easily.

【0021】 [0021]

【発明の実施の形態】本発明の実施の形態を図面を参照して以下に説明する。 The embodiment of the embodiment of the present invention with reference to the drawings hereinafter.

【0022】図1は本発明の第1の実施形態の構成を説明するための図であり、図1(A)は本発明の一実施形態に係るインダクタ素子の平面図、図1(B)は図1 FIG. 1 is a diagram for explaining the configuration of a first embodiment of the present invention, a plan view of an inductor element according to an embodiment of FIG. 1 (A) present invention, and FIG. 1 (B) Figure 1
(A)のx−x′線の断面を示す図である。 It is a view showing a section of x-x 'line of (A).

【0023】図1を参照して、本実施形態に係るインダクタ素子は、半導体基板1上に形成された溝部8と、溝部8に埋め込まれた状態で形成されている第1の導体層3と、絶縁膜として形成された第1の絶縁層2及び第2 [0023] Referring to FIG. 1, the inductor element according to this embodiment, the groove 8 formed on the semiconductor substrate 1, a first conductor layer 3 formed in a state of being embedded in the groove 8 a first insulating layer formed as the insulating film 2 and the second
の絶縁層4と、第2の絶縁層4上に形成されスパイラル型にパターニング形成された第2の導体層7と、スパイラルの中心部にて第2の導体層7を第1の導体層3と電気的に接続するためのスルーホール6と、を有している。 The insulating layer 4, and the second conductive layer 7 which is patterned in a spiral form is formed on the second insulating layer 4, the second conductive layer 7 in the spiral of the central portion the first conductor layer 3 It has a through hole 6 for electrically connecting the a. また、第1の導体層3は引き出し線としてスルーホール6′により外部回路(不図示)へつながる第2の絶縁層4上に形成された別の第2の導体層7′と電気的に接続されている。 Furthermore, electrically connecting the first conductor layer 3 is an 'external circuit the second conductor layer 7 of another formed on the second insulating layer 4 connected to the (not shown) by' through holes 6 as a lead line It is.

【0024】図2(A)から図3(F)は、本実施形態に係るインダクタ素子の製造工程を工程順に説明するための断面図である。 FIG. 3. FIG 2 (A) (F) are sectional views for explaining a manufacturing process of the inductor element according to the present embodiment in the order of steps. 図2及び図3を参照して本実施形態に係るインダクタ素子の製造方法を以下に説明する。 Referring to FIGS. 2 and 3 illustrating a method of manufacturing the inductor element according to this embodiment below.

【0025】まず、半導体基板1に幅5μm、深さ2μm [0025] First, the width 5μm, depth 2μm in the semiconductor substrate 1
程度の溝部8をドライエッチング法等で形成し、その後CVD等の方法でSiO 2膜等の第1の絶縁層2を約300 The extent of the groove 8 formed by dry etching or the like, the first insulating layer 2 about 300 of the SiO 2 film or the like in the process of the subsequent CVD or the like
nmの膜厚で形成する。 nm of the film is formed in thickness. さらに、その上にスパッタリング法等によりメッキパス21をTi150nm、Pt50nm、Au2 Furthermore, Ti150nm the Mekkipasu 21 by sputtering or the like thereon, Pt50nm, Au2
00nm程度の厚さで形成する(図2(A)参照)。 It is formed to a thickness of about nm (see FIG. 2 (A)).

【0026】次に、フォトレジスト23をパターニング形成してメッキ法等の方法でAu24を厚さ2μm程度で形成する(図2(B)参照)。 Next, by patterning a photoresist 23 is formed to a thickness 2μm about the Au24 by the method of plating, and the like (see FIG. 2 (B)).

【0027】次に、フォトレジスト23を除去し、スパッタリング法等でTiN25を約25nmの厚さで形成し、その後フォトレジスト26をパターニング形成する(図2 Next, the photoresist is removed 23, the TiN25 by sputtering or the like is formed at a rate of about 25nm thick, the subsequent photoresist 26 patterned (FIG. 2
(C)参照)。 (C) see).

【0028】次に、イオンミリング法等により、フォトレジスト26で被覆されている領域以外のTiN25及びメッキパス21を除去したうえで、全面にスパッタリング法等により導体層27をWSi200nm、TiN100nm、Pt15 [0028] Next, WSi200nm by ion milling or the like, after removing TiN25 and Mekkipasu 21 other than the region covered with photoresist 26, the conductive layer 27 by sputtering or the like on the entire surface, TiN100nm, Pt15
nm、Au400nm程度の厚さで形成する。 nm, it is formed to a thickness of about Au400nm. その後、フォトレジスト28をパターニング形成する(図3(D)参照)。 Thereafter, the photoresist 28 is patterned (see FIG. 3 (D)).

【0029】次に、イオンミリング法等によりフォトレジスト28で被覆されている箇所以外の導体層27を除去した後、CVD法等にてSiO 2等の第2の絶縁層4を約1μmの厚さで形成し、SOG(スピンオングラス)又はフォトレジスト法を用いたエッチバック法等で平坦化を施す。 Next, after removing the conductive layer 27 other than the portion that is covered with photoresist 28 by ion milling or the like, a thickness of approximately 1μm and the second insulating layer 4 of SiO 2 or the like by a CVD method or the like It is in form, subjected to a flattening in SOG (spin on glass) or an etch-back method using the photoresist method. さらに、ドライエッチング法等でスルーホール6を形成した後に、メッキパス30をTi100nm、Pt50n Further, after forming the through hole 6 by a dry etching method or the like, Ti100nm the Mekkipasu 30, Pt50n
m、Au200nm程度の厚さでスパッタリング法等にて形成する。 m, is formed by a sputtering method or the like to a thickness of about Au200nm. その後、フォトレジスト29をパターニング形成する(図3(E)参照)。 Thereafter, patterning the photoresist 29 (see FIG. 3 (E)).

【0030】最後に、メッキ法等によりAu31を約2μ [0030] Finally, about 2μ the Au31 by a plating method, or the like
mの厚さで形成し、フォトレジスト29を除去してからA It is formed with a thickness of m, A after removing the photoresist 29
u31をマスクにイオンミリング法等でメッキパス30の不要部を除去する(図3(F)参照)。 u31 The removing unnecessary portions of Mekkipasu 30 by ion milling or the like as a mask (see FIG. 3 (F)).

【0031】上記のように構成した本実施形態に係るスパイラル型インダクタ素子においては、スパイラルの中心から外部回路へ電気的接続をとるための第1の導体層3を埋め込み配線で形成したことにより、製造工程中の平坦化加工性を悪化することなく厚く形成できる。 [0031] In the spiral type inductor element according to the present embodiment configured as described above, by forming the first conductor layer 3 embedded wires for electrical connections from the center of the spiral to an external circuit, thick can be formed without deteriorating the planarization workability during the production process. このため、引き出し配線(第1の導体層3)を低抵抗に構成して回路の高周波伝送ロス等の特性を改善することができる。 Therefore, it is possible to configure drawing wire (first conductor layer 3) to the low resistance to improve the characteristics of the high-frequency transmission loss of the circuit.

【0032】例えば図1に示す本実施形態に係るインダクタ素子において、スパイラルの一辺(D)が100μm、 [0032] In the inductor element according to the present embodiment shown in FIG. 1, for example, a spiral of one side (D) is 100 [mu] m,
スパイラルの導体幅(p)及びスペース幅(q)がp= Spiral conductor width (p) and the space width (q) is p =
q=10μmとして、引き出し配線部(第1の導体層3) As q = 10 [mu] m, extracted wiring portion (the first conductor layer 3)
を幅10μm、長さ70μmで構成したとすると、インダクタンス値Lは約0.4nH、抵抗値Rは約0.7Ωとなる。 Width 10 [mu] m, When configured in length 70 [mu] m, the inductance value L is about 0.4 nH, the resistance value R is about 0.7Omu.

【0033】一方、同じ平面寸法のインダクタンス素子を従来例として説明した構造に従い構成すると、インダクタンス値Lは約0.4nH、抵抗値Rは1.0Ωになる。 On the other hand, when the inductance element of the same planar dimensions constituting accordance structure described as a conventional example, the inductance value L is about 0.4 nH, the resistance value R becomes 1.0 [Omega].

【0034】従って、従来技術に対し、本実施形態に係るインダクタ素子は抵抗成分を約30%も低減することが可能である。 [0034] Thus, over the prior art, the inductor element according to this embodiment is capable of reducing the resistance component also about 30%.

【0035】このことをインダクタ素子のQ値で示せば、例えば周波数f=2.5GHzにおいて本実施形態に係るインダクタ素子では、Q=2πf・L/R=6.28/0. [0035] If we can show that in the Q value of the inductor element, for example, an inductor element according to this embodiment at a frequency f = 2.5 GHz is, Q = 2πf · L / R = 6.28 / 0.
7、すなわち約9.0であるのに対し、従来例のインダクタ素子では、Q=2πf・L/R=6.28/1.0、すなわち約6.3とされ、本実施形態の構造に従えば、Q値を従来例よりも約1.4倍にすることができる。 7, i.e. to between about 9.0, the inductor element of the conventional example, Q = 2πf · L / R = 6.28 / 1.0, that is, about 6.3, according to the structure of this embodiment, the Q value prior art it can be reduced to about 1.4 times than that.

【0036】本実施形態に係るスパイラル型インダクタ素子においては、スパイラル中心部から他の回路へ接続するための引き出し配線を形成する第1の導体層3を半導体基板1に埋め込むようにしたことにより、平坦化に影響なく引き出し配線を厚く形成することが可能とされ、スパイラル型インダクタ素子の配線抵抗を低抵抗化し、インダクタ素子の抵抗損失を低減し、Q値の低下を抑止している(従来例よりも増大させている)。 [0036] In the spiral type inductor element according to this embodiment, by which so as to fill the first conductor layer 3 to form a lead wiring for connecting the spiral center to the other circuits on the semiconductor substrate 1, It is possible to form a thick lead wiring without affecting the planarization, to reduce the resistance of the wiring resistance of the spiral inductor element, to reduce the resistance loss of the inductor element, and to suppress the decrease in the Q value (conventional example It is made to increase than).

【0037】図4に、本発明の第2の実施形態の構成を示す。 [0037] FIG. 4 shows a configuration of a second embodiment of the present invention. 図4(A)は、本発明の第2の実施形態に係るインダクタ素子の平面図、図4(B)は、図4(A)のx FIG. 4 (A), x of the plane view of an inductor device according to a second embodiment of the present invention, FIG. 4 (B), FIG. 4 (A)
−x′線の断面を示す図である。 It is a diagram showing a cross section of -x 'line.

【0038】本実施形態に係るインダクタ素子の基本構成及びその製造方法は、前記第1の実施形態と同様であるため、その説明は省略する。 The basic configuration and manufacturing method thereof of the inductor element according to this embodiment, since the the same as the first embodiment, description thereof will be omitted.

【0039】本実施形態では、溝部8に埋め込まれた状態で形成されている第1の導体層3が、第2の導体層7 [0039] In the present embodiment, the first conductive layer 3 formed in a state of being embedded in the groove portion 8, the second conductive layer 7
と同様にスパイラル型にパターニングされており、スパイラルインダクタのインダクタンスを増加(約2倍と) Likewise is patterned in a spiral, increasing the inductance of spiral inductor (about 2 fold)
している。 doing. 本実施形態の構成は、少ない面積でインダクタ素子を構成したい場合、例えばIC等の集積度を上げたい場合等において有効である。 Configuration of this embodiment, if you want to the inductor element in a small area, it is effective in the case such as for example wants to increase the degree of integration of such IC.

【0040】また、本発明の第3の実施形態として、図5に示すように、半導体基板1に形成された溝部8に埋め込まれた状態で形成されている第1の導体層3のみでスパイラル型インダクタを形成し、本来スパイラルを形成する第2の導体層の配線エリアを、他の回路の配線のために利用し、回路の占有面積を小さくすることも可能である。 Further, as a third embodiment of the present invention, as shown in FIG. 5, a spiral of only the first conductor layer 3 formed in a state of being embedded in the groove portion 8 formed on the semiconductor substrate 1 -type inductor, the wiring area of ​​the original second conductive layer forming the spiral, utilized for other circuit wiring, it is possible to reduce the occupied area of ​​the circuit. すなわち、本実施形態においては、前記第1、 That is, in the present embodiment, the first,
第2の実施形態と相違して、第2の絶縁層4上にはスパイラル形状にパターン形成された第2の導体層は存在せず、第1の導体層3からなるスパイラル型インダクタ部はその中心部及び端部においてスルーホール6、6′を介して第2の絶縁層4上の配線7′、7″と電気的に接続されている。 Differs from the second embodiment, the second conductive layer on the second insulating layer 4 is formed by patterning in a spiral shape is not present, the spiral type inductor portion composed of a first conductor layer 3 is its center and the end 'wiring on the second insulating layer 4 through 7' through holes 6, 6 at the portion, and is electrically connected with the 7 ".

【0041】 [0041]

【発明の効果】以上説明したように、本発明は以下に記載する効果を有する。 As described in the foregoing, the present invention has the effect described below.

【0042】すなわち、本発明の第1の効果は、スパイラル型インダクタ素子の配線抵抗成分を低減することにより、インダクタ素子の抵抗損失を低減し、Qの低下を抑止することができる。 [0042] That is, the first effect of the present invention is to reduce the wiring resistance component of the spiral type inductor element, to reduce the resistance loss of the inductor element, it is possible to suppress the decrease in Q.

【0043】その理由は、スパイラル中心部から他の回路へ接続するための引き出し配線を形成する第1の導体層を半導体基板に埋め込む形状としたことにより、平坦化に影響なく引き出し配線を厚く形成することが可能とされるためである。 [0043] The reason is that the shape of embedding the first conductor layer forming the lead wiring for connecting the spiral center to the other circuits on a semiconductor substrate, forming a thick lead wiring without affecting the planarization This is because is possible to.

【0044】本発明の第2の効果は、引き出し配線の抵抗成分を低減するエアブリッジ法に比べて外力に対する強度が強く、自動組立等の量産化に適した半導体チップの提供が可能である。 The second effect of the present invention, strong strength against external forces as compared to air bridge method to reduce the resistance component of the lead-out lines, it is possible to provide a semiconductor chip which is suitable for mass production, such as automated assembly.

【0045】その理由は、エアブリッジを用いずに下層配線(第1の導体層)でスパイラルインダクタの引き出し配線部を形成しているからである。 [0045] This is because forming the lead-out wiring portion of the spiral inductor in the lower layer wiring without using an air bridge (first conductive layer).

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施形態の構成を示す図である。 1 is a diagram showing a configuration of a first embodiment of the present invention. (A)本発明の第1の実施形態に係るインダクタ素子を説明するための平面図である。 (A) is a plan view for the inductor element is described according to the first embodiment of the present invention. (B)図1(A)のx−x′線の断面図である。 (B) is a sectional view of the x-x 'line in FIG. 1 (A).

【図2】本発明の第1の実施形態の製造工程を工程順に説明するための断面図である。 Is a sectional view for explaining a manufacturing process of the first embodiment in the order of steps of the present invention; FIG.

【図3】本発明の第1の実施形態の製造工程を工程順に説明するための断面図である。 3 is a cross-sectional view for explaining a manufacturing process of the first embodiment in the order of steps of the present invention.

【図4】本発明の第2の実施形態の構成を示す図である。 4 is a diagram showing a configuration of a second embodiment of the present invention. (A)本発明の第2の実施形態に係るインダクタ素子を説明するための平面図である。 (A) is a plan view for the inductor element is described according to a second embodiment of the present invention. (B)図4(A)のx−x′線の断面図である。 (B) is a sectional view of the x-x 'line in FIG. 4 (A).

【図5】本発明の第3の実施形態の構成を示す図である。 5 is a diagram showing a configuration of a third embodiment of the present invention. (A)本発明の第3の実施形態に係るインダクタ素子を説明するための平面図である。 (A) is a plan view for the inductor element is described according to a third embodiment of the present invention. (B)図5(A)のx−x′線の断面図である。 (B) is a sectional view of the x-x 'line of FIG. 5 (A).

【図6】平坦化を説明するための模式図であり、第1の導体層が薄い場合を示す図である。 6 is a schematic diagram for explaining the flattening is a diagram showing a case where the first conductive layer thin. (A)エッチバックによる平坦化処理を説明するための図である。 (A) is a diagram for explaining the flattening process by etchback. (B)平坦化処理後の状態を示す図である。 (B) is a diagram showing a state after the flattening process.

【図7】平坦化を説明するための模式図であり、第1の導体層が厚くて平坦化できない場合を示す図である。 7 is a schematic diagram for explaining the flattening is a diagram showing a case that can not be planarized thick first conductive layer. (A)エッチバックによる平坦化処理を説明するための図である。 (A) is a diagram for explaining the flattening process by etchback. (B)平坦化処理後の状態を示す図である。 (B) is a diagram showing a state after the flattening process.

【図8】従来例の構成を説明するための図である。 8 is a diagram for explaining a conventional configuration.

【図9】別の従来例の構成を説明するための図である。 It is a diagram for explaining a [9] Another conventional configuration.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 半導体基板 2 第1の絶縁層 3 第1の導体層 4 第2の絶縁層 6,6′ スルーホール 7,7′,7″ 第2の導体層 8 溝部 10 第2の導体層 11 半導体基板 12 第1の絶縁層 13 第1の導体層 14 第2の絶縁層 16,16′ スルーホール 21 メッキパス 23 フォトレジスト 24 Au 25 TiN 26 フォトレジスト 27 導体層 28 フォトレジスト 29 フォトレジスト 30 メッキパス 31 Au 51 レジスト(平坦化レジスト) 61,61′ 導体 62 エアブリッジ 1 semiconductor substrate 2 first insulating layer 3 first conductive layer 4 and the second insulating layer 6, 6 'through holes 7,7', 7 "second conductive layer 8 groove 10 the second conductive layer 11 a semiconductor substrate 12 first insulating layer 13 first conductive layer 14 and the second insulating layer 16, 16 'through hole 21 Mekkipasu 23 photoresist 24 Au 25 TiN 26 photoresist 27 conductor layer 28 photoresist 29 photoresist 30 Mekkipasu 31 Au 51 resist (flattening resist) 61, 61 'conductor 62 air bridge

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/822 ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 6 in identification symbol Agency Docket No. FI art display portion H01L 21/822

Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】半導体基板上に形成された溝部と、 該溝部の表面に形成された第1の絶縁層と、 前記第1の絶縁層で表面が覆われた溝部に形成された第1の導体層と、 前記第1の導体層上に形成された第2の絶縁層と、 前記第2の絶縁層上に形成された第2の導体層と、 前記第1の導体層と前記第2の導体層とを電気的に接続するスルーホールと、を有し、 前記第2の導体層は所望のインダクタンス値を得るようにパターン形成されてインダクタ部を構成し、 前記第1の導体層が前記インダクタ部と外部回路とを電気的に接続してなることを特徴とするインダクタ素子。 And 1. A groove formed on a semiconductor substrate, a first formed on the surface of the groove portion and the insulating layer, a first in which the first surface with an insulating layer formed in the groove which is covered and the conductor layer, the second insulating layer formed on the first conductive layer, a second conductor layer formed on the second insulating layer, wherein the first conductive layer and the second anda through hole for electrically connecting the conductor layer of the second conductive layer constitutes an inductor portion is patterned so as to obtain a desired inductance value, the first conductor layer inductor element characterized by comprising electrically connecting with the outside circuit the inductor unit.
  2. 【請求項2】半導体基板上に形成された溝部と、 該溝部の表面に形成された第1の絶縁層と、 前記第1の絶縁層で表面が覆われた溝部に形成された第1の導体層と、 前記第1の導体層上に形成された第2の絶縁層と、 前記第2の絶縁層上に形成された第2の導体層と、 前記第1の導体層と前記第2の導体層とを電気的に接続するスルーホールと、を有し、 前記第2の導体層は所望のインダクタンス値を得るようにパターン形成されて第1のインダクタ部を構成し、 前記溝部に形成される前記第1の導体層が、所望のインダクタンス値を得るようにパターン形成されて第2のインダクタ部を構成すると共に、前記第1のインダクタ部と外部回路とを電気的に接続してなることを特徴とするインダクタ素子。 2. A groove formed on a semiconductor substrate, a first formed on the surface of the groove portion and the insulating layer, a first in which the first surface with an insulating layer formed in the groove which is covered and the conductor layer, the second insulating layer formed on the first conductive layer, a second conductor layer formed on the second insulating layer, wherein the first conductive layer and the second of has a through hole for electrically connecting the conductor layer, a second conductive layer constitutes a first inductor portion is patterned so as to obtain a desired inductance value, formed in the groove the first conductor layer is to be, as well as constituting the second inductor portion is patterned so as to obtain a desired inductance value, comprising electrically connecting the first inductor section and the external circuit inductor element, characterized in that.
  3. 【請求項3】半導体基板上に形成された溝部と、 該溝部の表面に形成された第1の絶縁層と、 前記第1の絶縁層で表面が覆われた溝部に形成された第1の導体層と、 前記第1の導体層上に形成された第2の絶縁層と、 を有し、 前記溝部に形成される前記第1の導体層が、所望のインダクタンス値を得るようにパターン形成されてインダクタ部を構成すると共に、前記第2の絶縁層に設けられたスルーホールを介して前記第2の絶縁層上に設けられた所定の配線と電気的に接続され、これにより外部回路と電気的に接続されてなることを特徴とするインダクタ素子。 3. A groove portion formed on a semiconductor substrate, a first formed on the surface of the groove portion and the insulating layer, a first in which the first surface with an insulating layer formed in the groove which is covered a conductor layer, a second insulating layer formed on the first conductive layer, wherein the first conductive layer in which the formed in the groove portion is patterned to obtain a desired inductance value together constituting the inductor portion is being said second insulating layer provided with predetermined wiring electrically connected provided via a through-hole in the second insulating layer, thereby an external circuit inductor element characterized by comprising electrically connected.
  4. 【請求項4】半導体基板上の絶縁層の上に所望のパターンに形成されてなる導体層を含むインダクタンス素子において、 前記導体層を他の所定の回路と電気的に接続するための引き出し導線を前記半導体基板中に絶縁膜を介して埋設するようにして形成し、前記引き出し導線が低抵抗金属からなると共にその膜厚を所定の厚さとしてインダクタ素子の抵抗損失を低減したことを特徴とするインダクタ素子。 In the inductance element including a conductor layer formed by forming a desired pattern on the wherein the insulating layer on a semiconductor substrate, a drawer conductor for connecting said conductor layer in electrical other predetermined circuit wherein in the semiconductor substrate through an insulating film is formed so as to bury, wherein said pull-out lead wire is reduced resistive losses of the inductor element and the film thickness of a predetermined thickness with made of a low resistance metal inductor element.
  5. 【請求項5】半導体基板中に絶縁膜を介して埋設するようにして所望のパターンに形成されてなる導体層をインダクタ部として含むことを特徴とするインダクタ素子。 5. The inductor element which comprises a conductive layer formed is formed in a desired pattern so as to bury with an insulating film in the semiconductor substrate as an inductor unit.
  6. 【請求項6】前記導体層が、前記半導体基板上の絶縁層上に設けられた第2の導体層とスルーホールを介して電気的に接続されることを特徴とする請求項5記載のインダクタ素子。 Wherein said conductive layer is, the inductor of claim 5, wherein the electrically connected to it via the second conductor layer and a through hole provided on an insulating layer on said semiconductor substrate element.
  7. 【請求項7】(a)半導体基板に溝部を形成する工程と、 (b)少なくとも該溝部の表面を覆うように第1の絶縁層を形成する工程と、 (c)前記溝部に第1の導体層を形成する工程と、 (d)少なくとも前記第1の導体層を覆うように第2の絶縁層を形成する工程と、 (e)前記第2の絶縁層にスルーホールを形成する工程と、 (f)前記第2の絶縁層上及び前記スルーホールに第2の導体層を形成する工程と、 を含むインダクタ素子の製造方法。 7. A (a) forming a groove in a semiconductor substrate, (b) forming a first insulating layer to cover the surface of at least the groove portion, the first to (c) the grooves forming a conductive layer, forming a second insulating layer so as to cover at least said first conductive layer (d), a step of forming a through hole (e) said second insulating layer , (f) the production method of the inductor element and forming a second conductive layer on the second insulating layer and the through hole.
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