JP3588193B2

JP3588193B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP3588193B2
Application number: JP14735196A
Authority: JP
Inventors: 俊次久保; 憲治末松
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1996-06-10
Filing date: 1996-06-10
Publication date: 2004-11-10
Anticipated expiration: 2016-06-10
Also published as: JPH09330815A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に、電気信号中の高周波ノイズを低減するためのインダクタを有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、コンピュータなどの情報機器の目ざましい普及によって半導体装置の需要が急速に拡大している。また、機能的には、誤作動が少なくかつ高速動作の可能なものが要求されている。これに伴って半導体装置に入出力される電気信号中の高周波ノイズを除去する技術開発が進められている。
【０００３】
このような高周波ノイズを除去するためには、一般的に、スパイラルインダクタを組込んだＬＮＡ（ＬｏｗＮｏｉｓｅＡｍｐ．）回路が用いられている。
【０００４】
ここで、ＬＮＡ回路について、図面を用いて説明する。
図１５は、ＬＮＡ回路の回路図である。図１５を参照して、ＬＮＡ回路では、インダクタ１００ａが抵抗３００ａとトランジスタ４００に導電接続されている。抵抗３００ａがキャパシタ２００ａに導電接続されている。キャパシタ２００ａは接地されている。トランジスタ４００は、インダクタ１００ｃと、インダクタ１００ｂと、抵抗３００ｂに導電接続されている。インダクタ１００ｂは接地されている。抵抗３００ｂはキャパシタ２００ｂに導電接続されている。キャパシタ２００ｂは接地されている。
【０００５】
このように構成されたＬＮＡ回路においては、電気信号中に高周波が混じっている場合には、インダクタ１００ａ、１００ｂ、１００ｃが高周波に対して抵抗になるため、トランジスタ４００には高周波は流れない。一方、高周波に対してキャパシタ２００ａ、２００ｂは抵抗とならないため、高周波は、キャパシタ２００ａ、２００ｂを介してアースされる。
【０００６】
このようにして、ＬＮＡ回路においては、電気信号中のノイズである高周波を除去している。
【０００７】
次に、ＬＮＡ回路中のインダクタの構造について説明する。
図１６は、従来のインダクタを示す平面図である。図１７は、図１６中のＸＶＩＩ−ＸＶＩＩ線に沿って見た断面を示す図である。図１６、図１７を参照して、インダクタ１００は、シリコン基板１０１と、絶縁膜１０２と、下層配線１０３と、絶縁膜１０４と、上層配線１０５とを備えている。
【０００８】
シリコン基板１０１上に絶縁膜１０２が形成されている。絶縁膜１０２上に下層配線１０３が形成されている。下層配線１０３を覆うように絶縁膜１０４が形成されている。絶縁膜１０４に、下層配線１０３に達するコンタクトホール１０６が形成されている。絶縁膜１０４の上に上層配線１０５が形成されている。上層配線１０５と下層配線１０３はコンタクトホール１０６を介して導電接続されている。上層配線１０５は渦巻き状に形成されている。上層配線１０５の側壁は、絶縁膜１０４に対してほぼ垂直である。
【０００９】
次に、図１６、図１７で示す従来のインダクタの製造方法について、図面を参照して説明する。
【００１０】
図１８〜図２５は、従来のインダクタの製造工程を示す断面図である。
図１８を参照して、シリコン基板１０１上に絶縁膜１０２を形成する。絶縁膜１０２上にアルミニウム合金からなる下層配線１０３を形成する。下層配線１０３を覆うように絶縁膜１０４を形成する。絶縁膜１０４の上にレジスト１０７を形成する。
【００１１】
図１９を参照して、露光・現像処理などによりレジスト１０７（図１８）を所望の形状にパターニングしてレジストパターン１０８を形成する。
【００１２】
図２０を参照して、レジストパターン１０８をマスクとして絶縁膜１０４をエッチングすることにより、下層配線１０３に達するコンタクトホール１０６を形成する。
【００１３】
図２１を参照して、Ｏ_２プラズマを用いてレジストパターン１０８（図２０）を除去することにより、絶縁膜１０４の表面を露出させる。
【００１４】
図２２を参照して、絶縁膜１０４の表面全体を覆うように、かつコンタクトホール１０６を充填するように、スパッタリングによりアルミニウム膜１０９を形成する。このとき、アルミニウム膜１０９と下層配線１０３は接する。
【００１５】
図２３を参照して、アルミニウム膜１０９の表面にレジスト１１０を形成する。
【００１６】
図２４を参照して、露光・現像処理によりレジスト１１０（図２３）を所望の形状にパターニングしてレジストパターン１１１を形成する。このとき、レジストパターン１１１は渦巻き状のパターンに形成される。
【００１７】
図２５を参照して、レジストパターン１１１をマスクとしてアルミニウム膜１０９（図２４）をエッチングすることにより、上層配線１０５を形成する。
【００１８】
最後に図１７を参照して、Ｏ_２プラズマの雰囲気中にレジストパターン１１１（図２５）をさらすことにより、レジストパターン１１１を除去し、上層配線１０５の表面を露出させる。このようにして従来のインダクタは製造されている。
【００１９】
【発明が解決しようとする課題】
以上のように構成された従来のインダクタの製造方法においては、まず、製造工程が多いため、どこか１つの工程で欠陥が発生すると、インダクタは不良品となるため、インダクタの製造歩留りが低いという問題があった。
【００２０】
また、インダクタの上層配線１０５の側面が絶縁膜に対して垂直であるため、上層配線１０５をパッシベーション膜などで覆う際に、カバレッジ不良や膜はがれが生じるという問題があった。
【００２１】
そこで、本発明は、上記のような問題を解決するためになされたものであり、製造工程が少なく、上層配線の側面ちが絶縁膜に対して垂直とならないインダクタンスの構造を有する半導体装置およびその製造方法を提供することを目的とするものである。
【００２２】
【課題を解決するための手段】
この発明の半導体装置は、インダクタを有する半導体装置であって、第１の絶縁層と、下層配線層と、第２の絶縁層と、上層配線層とを備えている。
【００２３】
第１の絶縁層は半導体基板の上に形成されている。下層配線層は、第１の絶縁層の表面上に形成されており、第１と第２の端部を有している。第２の絶縁層は第１の絶縁層の表面上に所定のパターンに従って延びるように形成されている。上層配線層は第２の絶縁層の側壁に沿って延在し、下層配線層の第１と第２の端部の双方に導電接続されている。
【００２４】
また、下層配線層と上層配線層はアルミニウムを含むことが好ましい。
さらに、上層配線層は渦巻き状であることが好ましい。
【００２５】
さらにまた、上層配線層は半導体基板から遠ざかるにつれてその幅が狭くなっていることが好ましい。
【００２６】
この発明の半導体装置の製造方法は、インダクタを有する半導体装置の製造方法であって、半導体基板の上に第１の絶縁層を形成する工程と、その第１の絶縁層の表面上に第１と第２の端部を有する下層配線層を形成する工程と、第１の絶縁層の表面上に所定のパターンに従って延びるように第２の絶縁層を形成する工程と、下層配線層に接し、かつ第２の絶縁層を覆うように導電層を形成する工程と、その導電層をエッチバックすることにより、第２の絶縁層の側壁に沿って延在し、下層配線層の第１と第２の端部の双方に導電接続された上層配線層を形成する工程とを備えている。
【００２７】
このように構成された半導体装置の製造方法においては、まず、第１の絶縁層の表面上に所定のパターンに従って延びるように第２の絶縁層を形成する。次に、下層配線層に接しかつ第２の絶縁層を覆うように導電層を形成する。最後に、導電層をエッチバックすることにより、第２の絶縁層の側壁に沿って延在し、下層配線層の第１と第２の端部の双方に導電接続された上層配線層を形成する。
【００２８】
そのため、第２の絶縁層を覆うように導電層を形成し、その導電層の上に形成したレジストパターンに従って導電層を除去することによって上層配線層を形成する従来の製造方法に比べて、製造工程を減らすことができる。
【００２９】
言い換えれば、この発明に従った構造のインダクタを有する半導体装置は、従来より少ない製造工程およびマスク枚数で製造できるため、製造歩留りを向上させることができ、製造コストも安くなる。
【００３０】
また、上層配線層が渦巻き状であれば、インダクタンスをさらに増やすことができる。
【００３１】
さらに、半導体基板から遠ざかるにつれて上層配線層の幅が狭くなっていれば、上層配線層が第２の絶縁層の側壁に傾斜面を形成するため、上層配線層をパッシベーション膜などで覆った場合も、パッシベーション膜などに生じるカバレッジ不良や膜はがれがなくなる。
【００３２】
【発明の実施の形態】
（実施の形態１）
図１は、この発明の実施の形態１のインダクタの平面図である。図２は、図１中のＩＩ−ＩＩ線に沿って見た断面を示す図である。図１、図２を参照して、インダクタ１０は、シリコン基板１と、絶縁膜２と、下層配線３と、絶縁膜４と、上層配線５とを備えている。
【００３３】
シリコン基板１上に絶縁膜２が形成されている。絶縁膜２上に下層配線３が形成されている。下層配線３はアルミニウム合金からなるものである。下層配線３の幅は約１．５μｍである。下層配線３の厚みは約０．５μｍである。絶縁膜２の上に絶縁膜４が渦巻き状に形成されている。絶縁膜４と、絶縁膜２は、ＴＥＯ等を原料としたシリコン酸化膜とＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）またはＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）とにより構成される。絶縁膜４の側壁は絶縁膜２の表面に対してほぼ垂直である。絶縁膜４は下層配線３の一部を覆っている。絶縁膜４の厚みは約３μｍである。
【００３４】
絶縁膜４の側壁に上層配線５が形成されている。上層配線５の幅の最大値は約３μｍである。上層配線５の幅はシリコン基板１から遠ざかるにつれて狭くなっている。上層配線５はアルミニウム合金からなるものである。絶縁膜４が渦巻き状に形成されているため、その側壁に形成された上層配線５も渦巻き状に形成されている。下層配線３の２つの端部に上層配線５が導電接続されている。
【００３５】
次に、図１および図２で示すインダクタの製造方法について、図面に基づいて説明する。
【００３６】
図３〜図７は、図１および図２で示すインダクタの製造工程を示す断面図である。図３を参照して、シリコン基板１上にＴＥＯＳ等を原料としたシリコン酸化膜とＳＯＧからなる絶縁膜２を形成する。絶縁膜２上に幅が約１．５μｍで、厚みが約０．５μｍで、アルミニウム合金からなる下層配線３を形成する。下層配線３を覆うように絶縁膜２上にＣＶＤ法によりＴＥＯＳ等を原料としたシリコン酸化膜とＢＰＳＧからなる絶縁膜６を形成する。回転塗布により絶縁膜６上にレジスト７を形成する。
【００３７】
図４を参照して、露光・現像処理により、レジスト７（図３）を渦巻き形状にパターニングすることによりレジストパターン８を形成する。
【００３８】
図５を参照して、レジストパターン８をマスクとして絶縁膜６（図４）をＣＦ_４ガスによりドライエッチングすることにより、絶縁膜４を形成する。レジストパターン８が渦巻き形状であるため、絶縁膜４も渦巻き形状である。絶縁膜２があまりエッチングされないように、絶縁膜６（図４）のエッチングレートを算出し、そのエッチングレートをもとに時間を設定してエッチングを行なう。
【００３９】
図６を参照して、Ｏ_２プラズマの雰囲気中にレジストパターン８（図５）をさらすことにより、レジストパターン８を除去し、絶縁膜４の表面を露出させる。
【００４０】
図７を参照して、絶縁膜４および下層配線３を覆うように、スパッタリングによりアルミニウム合金からなるアルミニウム膜９を形成する。アルミニウム膜９の厚さは約３μｍである。
【００４１】
図２を参照して、Ｃｌ_２ガスにより、アルミニウム膜９（図７）を全面エッチバックすることにより、上層配線５を形成する。上層配線５の幅の最大値は約３μｍである。このようにして、この発明の実施の形態１のインダクタ１０が形成される。
【００４２】
このように構成されたこの発明の半導体装置の製造方法においては、図７で示す工程において、アルミニウム膜９を形成した後、そのアルミニウム膜９を全面エッチバックすることにより、上層配線５を形成する。そのため、アルミニウム膜を形成し、そのアルミニウム膜の上に形成したレジストパターンに従ってアルミニウム膜をエッチングして、上層配線を形成する従来の方法に比べて、製造工程を削減することができる。
【００４３】
また、図２に示すように、この発明によって形成された上層配線５は、絶縁膜４の側壁をなだらかに覆うような形状となる。そのため、絶縁膜４および上層配線５をパッシベーション膜で覆う場合にも、パッシベーション膜のカバレッジ不良や膜はがれを防ぐことができる。
【００４４】
さらに、上層配線５を渦巻き形状にすることにより、インダクタのインダクタンスを増加させることができる。
【００４５】
（実施の形態２）
図８は、この発明の実施の形態２のインダクタの平面図である。図９は、図８中のＩＸ−ＩＸ線に沿って見た断面を示す図である。図８および図９を参照して、インダクタ３０は、シリコン基板２１と、絶縁膜２２と、下層配線２３と、絶縁膜２４と、上層配線２５とを備えている。
【００４６】
シリコン基板２１上に絶縁膜２２が形成されている。絶縁膜２２の材質としては、ＢＰＳＧ、ＴＥＯＳ等を原料としたシリコン酸化膜が挙げられる。絶縁膜２２の上に下層配線２３が形成されている。下層配線２３の幅は約１．５μｍである。下層配線２３の厚みは約０．５μｍである。下層配線２３は、アルミニウム合金からなるものである。絶縁膜２２上に、厚さが約３μｍで、渦巻き形状の絶縁膜２４が形成されている。絶縁膜２４の材質としては、ＢＰＳＧまたはＳＯＧとＴＥＯＳ等を原料としたシリコン酸化膜とを組合せたものが挙げられる。絶縁膜２４の側壁は絶縁膜２２の表面に対してほぼ垂直である。絶縁膜２４の側壁にアルミニウム合金からなる上層配線２５が形成されている。上層配線２５の幅の最大値は約３μｍである。上層配線２５の幅は、シリコン基板２１から遠ざかるにつれて、狭くなっている。絶縁層２４が渦巻き形状であるため、その側壁に形成される上層配線２５も渦巻き形状である。上層配線２５が下層配線２３の２つの端部に導電接続されている。
【００４７】
図１０〜図１４は、図８および図９で示すインダクタの製造工程を示す断面図である。図１０を参照して、シリコン基板２１上にＢＰＳＧとＴＥＯＳ等を原料としたシリコン酸化膜からなる絶縁膜２２を形成する。絶縁膜２２上に、アルミニウム合金からなり、幅が約１．５μｍで、厚みが約０．５μｍの下層配線２３を形成する。下層配線２３を覆うように、絶縁膜２２上にＳＯＧとＴＥＯＳ等を原料としたシリコン酸化膜からなる絶縁膜２６を形成する。回転塗布により絶縁膜２６上にレジスト２７を形成する。
【００４８】
図１１を参照して、露光・現像処理により、レジスト２７（図１０）を渦巻き形状にパターニングし、レジストパターン２８を形成する。
【００４９】
図１２を参照して、レジストパターン２８をマスクとして絶縁膜２６（図１１）をＣＦ_４ガスによりドライエッチングすることにより、絶縁膜２４を形成する。レジストパターン２８が渦巻き形状であるため、絶縁膜２４も渦巻き形状となる。ここで、絶縁膜２２があまりエッチングされないように、絶縁膜２６（図１１）のエッチングレートを算出し、そのエッチングレートをもとに時間を設定してエッチングを行なう。
【００５０】
図１３を参照して、Ｏ_２プラズマの雰囲気中にレジストパターン２８（図１２）をさらすことにより、レジストパターン２８を除去し、絶縁膜２４の表面を露出させる。
【００５１】
図１４を参照して、絶縁膜２２、下層配線２３および絶縁膜２４を覆うように、スパッタリングによりアルミニウム合金からなるアルミニウム膜２９を形成する。アルミニウム膜２９の厚さは約３μｍである。
【００５２】
図９を参照して、Ｃｌ_２ガスにより、アルミニウム膜２９（図１４）を全面エッチバックすることにより、上層配線２５を形成する。上層配線２５の幅の最大値は約３μｍである。このようにして、インダクタンス３０を形成する。
【００５３】
このように構成されたこの発明の半導体装置の製造方法においては、図１４で示す工程において、アルミニウム膜２９を形成した後、そのアルミニウム膜２９を全面エッチバックすることにより、上層配線２５を形成する。そのため、アルミニウム膜を形成し、そのアルミニウム膜上に形成したレジストパターンに従ってアルミニウム膜を除去し、上層配線を形成する従来の製造方法に比べて、製造工程を減らすことができる。
【００５４】
また、図９に示すように、上層配線２５は、絶縁膜２４の側壁を覆うようななだらかな形状となっている。そのため、絶縁膜２４および上層配線２５をパッシベーション膜で覆った場合にも、パッシベーション膜のカバレッジ不良や膜はがれを防ぐことができる。
【００５５】
さらに、上層配線２５を渦巻き形状にすることにより、インダクタのインダクタンスを増やすことができる。
【００５６】
以上、この発明の実施の形態について説明したが、これら実施の形態は、さまざまなに変形可能である。たとえば、図５および図１２で示す工程において、絶縁膜２および絶縁膜２２がエッチングされることを防ぐために、絶縁膜２および絶縁膜２２を窒化膜（Ｓｉ_３Ｎ_４）で形成することも可能である。また、上層配線５および上層配線２５は角形の渦巻き形状としたが、丸形の渦巻き形状としてもよい。
【００５７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５８】
【発明の効果】
この発明の製造方法においては、従来の製造方法と比べて、製造工程を削減することができる。また、この発明の半導体装置は、従来より少ない工程で製造できるため、製造歩留りを向上させることができる。
【００５９】
また、配線層を覆う絶縁層のカバレッジ不良や膜はがれを防ぐことができる。
さらに、インダクタのインダクタンスを増やすことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１のインダクタを示す平面図である。
【図２】図１中のＩＩ−ＩＩ線に沿って見た断面を示す図である。
【図３】この発明の実施の形態１のインダクタの製造方法の第１工程を示す断面図である。
【図４】この発明の実施の形態１のインダクタの製造方法の第２工程を示す断面図である。
【図５】この発明の実施の形態１のインダクタの製造方法の第３工程を示す断面図である。
【図６】この発明の実施の形態１のインダクタの製造方法の第４工程を示す断面図である。
【図７】この発明の実施の形態１のインダクタの製造方法の第５工程を示す断面図である。
【図８】この発明の実施の形態２のインダクタを示す平面図である。
【図９】図８中のＩＸ−ＩＸ線に沿って見た断面を示す図である。
【図１０】この発明の実施の形態２のインダクタの製造方法の第１工程を示す断面図である。
【図１１】この発明の実施の形態２のインダクタの製造方法の第２工程を示す断面図である。
【図１２】この発明の実施の形態２のインダクタの製造方法の第３工程を示す断面図である。
【図１３】この発明の実施の形態２のインダクタの製造方法の第４工程を示す断面図である。
【図１４】この発明の実施の形態２のインダクタの製造方法の第５工程を示す断面図である。
【図１５】ＬＮＡ回路を示す回路図である。
【図１６】従来のインダクタを示す平面図である。
【図１７】図１６中のＸＶＩＩ−ＸＶＩＩ線に沿って見た断面を示す図である。
【図１８】従来のインダクタの製造方法の第１工程を示す断面図である。
【図１９】従来のインダクタの製造方法の第２工程を示す断面図である。
【図２０】従来のインダクタの製造方法の第３工程を示す断面図である。
【図２１】従来のインダクタの製造方法の第４工程を示す断面図である。
【図２２】従来のインダクタの製造方法の第５工程を示す断面図である。
【図２３】従来のインダクタの製造方法の第６工程を示す断面図である。
【図２４】従来のインダクタの製造方法の第７工程を示す断面図である。
【図２５】従来のインダクタの製造方法の第８工程を示す断面図である。
【符号の説明】
１、２１シリコン基板、２、４、６、２２、２４、２６絶縁膜、３、２３下層配線、５、２５上層配線、９、２９アルミニウム膜、１０、３０インダクタ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device having an inductor for reducing high-frequency noise in an electric signal and a method for manufacturing the same.
[0002]
[Prior art]
2. Description of the Related Art In recent years, demand for semiconductor devices has been rapidly expanding due to remarkable spread of information devices such as computers. Functionally, there is a demand for a device capable of high-speed operation with few malfunctions. Along with this, technology development for removing high-frequency noise in electric signals input to and output from a semiconductor device has been promoted.
[0003]
In order to remove such high frequency noise, an LNA (Low Noise Amp.) Circuit incorporating a spiral inductor is generally used.
[0004]
Here, the LNA circuit will be described with reference to the drawings.
FIG. 15 is a circuit diagram of the LNA circuit. Referring to FIG. 15, in the LNA circuit, inductor 100a is conductively connected to resistor 300a and transistor 400. A resistor 300a is conductively connected to the capacitor 200a. The capacitor 200a is grounded. The transistor 400 is conductively connected to the inductor 100c, the inductor 100b, and the resistor 300b. The inductor 100b is grounded. The resistor 300b is conductively connected to the capacitor 200b. The capacitor 200b is grounded.
[0005]
In the LNA circuit configured as described above, when a high frequency is mixed in an electric signal, the inductors 100a, 100b, and 100c become resistant to the high frequency, so that the high frequency does not flow through the transistor 400. On the other hand, since the capacitors 200a and 200b do not become resistance to the high frequency, the high frequency is grounded through the capacitors 200a and 200b.
[0006]
In this way, in the LNA circuit, the high frequency that is noise in the electric signal is removed.
[0007]
Next, the structure of the inductor in the LNA circuit will be described.
FIG. 16 is a plan view showing a conventional inductor. FIG. 17 is a diagram showing a cross section viewed along line XVII-XVII in FIG. 16 and 17, the inductor 100 includes a silicon substrate 101, an insulating film 102, a lower wiring 103, an insulating film 104, and an upper wiring 105.
[0008]
An insulating film 102 is formed on a silicon substrate 101. A lower wiring 103 is formed on the insulating film 102. An insulating film 104 is formed so as to cover the lower wiring 103. In the insulating film 104, a contact hole 106 reaching the lower wiring 103 is formed. An upper wiring 105 is formed on the insulating film 104. The upper wiring 105 and the lower wiring 103 are conductively connected via a contact hole 106. The upper wiring 105 is formed in a spiral shape. The side wall of the upper wiring 105 is substantially perpendicular to the insulating film 104.
[0009]
Next, a method of manufacturing the conventional inductor shown in FIGS. 16 and 17 will be described with reference to the drawings.
[0010]
18 to 25 are cross-sectional views showing the steps of manufacturing a conventional inductor.
Referring to FIG. 18, an insulating film 102 is formed on a silicon substrate 101. A lower wiring 103 made of an aluminum alloy is formed on the insulating film 102. An insulating film 104 is formed so as to cover the lower wiring 103. A resist 107 is formed on the insulating film 104.
[0011]
Referring to FIG. 19, resist 107 (FIG. 18) is patterned into a desired shape by exposure / development processing to form resist pattern.
[0012]
Referring to FIG. 20, by etching resist film 108 using resist pattern 108 as a mask, contact hole 106 reaching lower interconnect 103 is formed.
[0013]
Referring to FIG. 21, the surface of insulating film 104 is exposed by removing resist pattern 108 (FIG. 20) using O ₂ plasma.
[0014]
Referring to FIG. 22, an aluminum film 109 is formed by sputtering so as to cover the entire surface of insulating film 104 and fill contact hole 106. At this time, the aluminum film 109 and the lower wiring 103 are in contact with each other.
[0015]
Referring to FIG. 23, a resist 110 is formed on the surface of aluminum film 109.
[0016]
Referring to FIG. 24, resist 110 (FIG. 23) is patterned into a desired shape by exposure and development processing to form resist pattern 111. At this time, the resist pattern 111 is formed in a spiral pattern.
[0017]
Referring to FIG. 25, upper layer wiring 105 is formed by etching aluminum film 109 (FIG. 24) using resist pattern 111 as a mask.
[0018]
Finally, referring to FIG. 17, by exposing resist pattern 111 (FIG. 25) in an atmosphere of O ₂ plasma, resist pattern 111 is removed and the surface of upper layer wiring 105 is exposed. In this way, the conventional inductor is manufactured.
[0019]
[Problems to be solved by the invention]
In the conventional method for manufacturing an inductor configured as described above, first, since there are many manufacturing steps, if a defect occurs in any one of the steps, the inductor becomes a defective product, and the manufacturing yield of the inductor is low. There was a problem.
[0020]
In addition, since the side surface of the upper wiring 105 of the inductor is perpendicular to the insulating film, there is a problem in that when the upper wiring 105 is covered with a passivation film or the like, poor coverage or film peeling occurs.
[0021]
Therefore, the present invention has been made to solve the above-described problems, and has a manufacturing process with a small number of manufacturing steps, a semiconductor device having an inductance structure in which the side surface of the upper wiring is not perpendicular to the insulating film and the semiconductor device. An object is to provide a manufacturing method.
[0022]
[Means for Solving the Problems]
A semiconductor device according to the present invention is a semiconductor device having an inductor, and includes a first insulating layer, a lower wiring layer, a second insulating layer, and an upper wiring layer.
[0023]
The first insulating layer is formed on the semiconductor substrate. The lower wiring layer is formed on the surface of the first insulating layer and has first and second ends. The second insulating layer is formed to extend on the surface of the first insulating layer according to a predetermined pattern. The upper wiring layer extends along the side wall of the second insulating layer and is conductively connected to both the first and second ends of the lower wiring layer.
[0024]
Preferably, the lower wiring layer and the upper wiring layer contain aluminum.
Further, the upper wiring layer is preferably spiral.
[0025]
Further, it is preferable that the width of the upper wiring layer is reduced as the distance from the semiconductor substrate is increased.
[0026]
A method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device having an inductor, comprising: forming a first insulating layer on a semiconductor substrate; and forming a first insulating layer on a surface of the first insulating layer. Forming a lower wiring layer having a second end and a second end; forming a second insulating layer so as to extend in accordance with a predetermined pattern on the surface of the first insulating layer; contacting the lower wiring layer; Forming a conductive layer so as to cover the second insulating layer, and etching back the conductive layer to extend along the side wall of the second insulating layer, thereby forming the first and second lower wiring layers. Forming an upper wiring layer conductively connected to both of the two end portions.
[0027]
In the method of manufacturing a semiconductor device configured as described above, first, a second insulating layer is formed on a surface of the first insulating layer so as to extend according to a predetermined pattern. Next, a conductive layer is formed so as to be in contact with the lower wiring layer and to cover the second insulating layer. Finally, by etching back the conductive layer, an upper wiring layer extending along the side wall of the second insulating layer and conductively connected to both the first and second ends of the lower wiring layer is formed. I do.
[0028]
Therefore, as compared with a conventional manufacturing method in which a conductive layer is formed so as to cover the second insulating layer, and the conductive layer is removed according to a resist pattern formed on the conductive layer to form an upper wiring layer. The number of steps can be reduced.
[0029]
In other words, the semiconductor device having the inductor having the structure according to the present invention can be manufactured with fewer manufacturing steps and the number of masks than in the past, so that the manufacturing yield can be improved and the manufacturing cost can be reduced.
[0030]
Further, if the upper wiring layer has a spiral shape, the inductance can be further increased.
[0031]
Furthermore, if the width of the upper wiring layer becomes narrower as the distance from the semiconductor substrate increases, the upper wiring layer forms an inclined surface on the side wall of the second insulating layer, so that the upper wiring layer may be covered with a passivation film or the like. In addition, poor coverage and film peeling that occur in the passivation film and the like are eliminated.
[0032]
BEST MODE FOR CARRYING OUT THE INVENTION
(Embodiment 1)
FIG. 1 is a plan view of the inductor according to the first embodiment of the present invention. FIG. 2 is a diagram showing a cross section viewed along line II-II in FIG. Referring to FIGS. 1 and 2, inductor 10 includes silicon substrate 1, insulating film 2, lower wiring 3, insulating film 4, and upper wiring 5.
[0033]
An insulating film 2 is formed on a silicon substrate 1. The lower wiring 3 is formed on the insulating film 2. The lower wiring 3 is made of an aluminum alloy. The width of the lower wiring 3 is about 1.5 μm. The thickness of lower wiring 3 is about 0.5 μm. An insulating film 4 is formed in a spiral shape on the insulating film 2. The insulating film 4 and the insulating film 2 are composed of a silicon oxide film made of TEO or the like and BPSG (Boro Phospho Silicate Glass) or SOG (Spin On Glass). The side wall of the insulating film 4 is substantially perpendicular to the surface of the insulating film 2. The insulating film 4 covers a part of the lower wiring 3. The thickness of the insulating film 4 is about 3 μm.
[0034]
An upper wiring 5 is formed on a side wall of the insulating film 4. The maximum value of the width of the upper wiring 5 is about 3 μm. The width of the upper layer wiring 5 decreases as the distance from the silicon substrate 1 increases. The upper wiring 5 is made of an aluminum alloy. Since the insulating film 4 is formed in a spiral shape, the upper layer wiring 5 formed on the side wall thereof is also formed in a spiral shape. An upper wiring 5 is conductively connected to two ends of the lower wiring 3.
[0035]
Next, a method of manufacturing the inductor shown in FIGS. 1 and 2 will be described with reference to the drawings.
[0036]
3 to 7 are cross-sectional views showing the steps of manufacturing the inductor shown in FIGS. Referring to FIG. 3, an insulating film 2 made of SOG and a silicon oxide film made of TEOS or the like is formed on a silicon substrate 1. A lower interconnect 3 having a width of about 1.5 μm and a thickness of about 0.5 μm and made of an aluminum alloy is formed on the insulating film 2. An insulating film 6 made of a silicon oxide film made of TEOS or the like and BPSG is formed on the insulating film 2 by a CVD method so as to cover the lower wiring 3. A resist 7 is formed on the insulating film 6 by spin coating.
[0037]
Referring to FIG. 4, a resist pattern 8 is formed by patterning resist 7 (FIG. 3) into a spiral shape by exposure and development processing.
[0038]
Referring to FIG. 5, insulating film 6 (FIG. 4) is dry-etched with CF ₄ gas using resist pattern 8 as a mask to form insulating film 4. Since the resist pattern 8 has a spiral shape, the insulating film 4 also has a spiral shape. The etching rate of the insulating film 6 (FIG. 4) is calculated so that the insulating film 2 is not etched much, and the etching is performed by setting a time based on the etching rate.
[0039]
Referring to FIG. 6, by exposing resist pattern 8 (FIG. 5) in an atmosphere of O ₂ plasma, resist pattern 8 is removed and the surface of insulating film 4 is exposed.
[0040]
Referring to FIG. 7, an aluminum film 9 made of an aluminum alloy is formed by sputtering so as to cover insulating film 4 and lower wiring 3. The thickness of the aluminum film 9 is about 3 μm.
[0041]
Referring to FIG. 2, the upper wiring 5 is formed by etching back the entire surface of the aluminum film 9 (FIG. 7) with Cl ₂ gas. The maximum value of the width of the upper wiring 5 is about 3 μm. Thus, inductor 10 according to the first embodiment of the present invention is formed.
[0042]
In the method of manufacturing a semiconductor device of the present invention thus configured, in the step shown in FIG. 7, after forming an aluminum film 9, the aluminum film 9 is entirely etched back to form upper wiring 5. . Therefore, the number of manufacturing steps can be reduced as compared with the conventional method of forming an aluminum film, etching the aluminum film according to a resist pattern formed on the aluminum film, and forming an upper wiring.
[0043]
Further, as shown in FIG. 2, the upper wiring 5 formed according to the present invention has a shape that smoothly covers the side wall of the insulating film 4. Therefore, even when the insulating film 4 and the upper wiring 5 are covered with the passivation film, poor coverage of the passivation film and peeling of the film can be prevented.
[0044]
Further, by forming the upper wiring 5 into a spiral shape, the inductance of the inductor can be increased.
[0045]
(Embodiment 2)
FIG. 8 is a plan view of the inductor according to the second embodiment of the present invention. FIG. 9 is a diagram showing a cross section viewed along line IX-IX in FIG. Referring to FIGS. 8 and 9, inductor 30 includes silicon substrate 21, insulating film 22, lower wiring 23, insulating film 24, and upper wiring 25.
[0046]
An insulating film 22 is formed on a silicon substrate 21. Examples of the material of the insulating film 22 include a silicon oxide film made of BPSG, TEOS, or the like. A lower wiring 23 is formed on the insulating film 22. The width of the lower wiring 23 is about 1.5 μm. The thickness of the lower wiring 23 is about 0.5 μm. The lower wiring 23 is made of an aluminum alloy. A spiral insulating film 24 having a thickness of about 3 μm is formed on the insulating film 22. Examples of the material of the insulating film 24 include a combination of BPSG or SOG and a silicon oxide film made of TEOS or the like. The side wall of the insulating film 24 is substantially perpendicular to the surface of the insulating film 22. An upper wiring 25 made of an aluminum alloy is formed on a side wall of the insulating film 24. The maximum value of the width of the upper wiring 25 is about 3 μm. The width of the upper layer wiring 25 decreases as the distance from the silicon substrate 21 increases. Since the insulating layer 24 has a spiral shape, the upper wiring 25 formed on the side wall thereof also has a spiral shape. The upper wiring 25 is conductively connected to two ends of the lower wiring 23.
[0047]
10 to 14 are cross-sectional views showing the steps of manufacturing the inductor shown in FIGS. 8 and 9. Referring to FIG. 10, an insulating film 22 made of a silicon oxide film using BPSG, TEOS or the like as a raw material is formed on a silicon substrate 21. A lower wiring 23 made of an aluminum alloy, having a width of about 1.5 μm and a thickness of about 0.5 μm is formed on the insulating film 22. An insulating film 26 made of a silicon oxide film made of SOG, TEOS or the like is formed on the insulating film 22 so as to cover the lower wiring 23. A resist 27 is formed on the insulating film 26 by spin coating.
[0048]
Referring to FIG. 11, resist 27 (FIG. 10) is patterned into a spiral shape by exposure and development to form resist pattern 28.
[0049]
12, insulating film 24 (FIG. 11) is dry-etched with CF ₄ gas using resist pattern 28 as a mask to form insulating film 24. Since the resist pattern 28 has a spiral shape, the insulating film 24 also has a spiral shape. Here, the etching rate of the insulating film 26 (FIG. 11) is calculated so that the insulating film 22 is not etched too much, and the etching is performed by setting a time based on the etching rate.
[0050]
Referring to FIG. 13, by exposing resist pattern 28 (FIG. 12) in an atmosphere of O ₂ plasma, resist pattern 28 is removed and the surface of insulating film 24 is exposed.
[0051]
Referring to FIG. 14, an aluminum film 29 made of an aluminum alloy is formed by sputtering so as to cover insulating film 22, lower wiring 23 and insulating film 24. The thickness of the aluminum film 29 is about 3 μm.
[0052]
Referring to FIG. 9, upper layer wiring 25 is formed by etching back the entire surface of aluminum film 29 (FIG. 14) with Cl ₂ gas. The maximum value of the width of the upper wiring 25 is about 3 μm. Thus, the inductance 30 is formed.
[0053]
In the method of manufacturing a semiconductor device according to the present invention thus configured, in the step shown in FIG. 14, after forming aluminum film 29, the entire upper surface of aluminum film 29 is etched back to form upper wiring 25. . Therefore, the number of manufacturing steps can be reduced as compared with a conventional manufacturing method in which an aluminum film is formed, the aluminum film is removed according to a resist pattern formed on the aluminum film, and an upper wiring is formed.
[0054]
Further, as shown in FIG. 9, the upper wiring 25 has a gentle shape covering the side wall of the insulating film 24. Therefore, even when the insulating film 24 and the upper wiring 25 are covered with the passivation film, coverage failure of the passivation film and peeling of the film can be prevented.
[0055]
Further, by forming the upper wiring 25 into a spiral shape, the inductance of the inductor can be increased.
[0056]
As described above, the embodiments of the present invention have been described, but these embodiments can be variously modified. For example, in the steps shown in FIGS. 5 and 12, in order to prevent the insulating films 2 and 22 from being etched, the insulating films 2 and 22 may be formed of a nitride film (Si ₃ N ₄ ). It is. Although the upper wiring 5 and the upper wiring 25 have a rectangular spiral shape, they may have a round spiral shape.
[0057]
The embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
[0058]
【The invention's effect】
According to the manufacturing method of the present invention, the number of manufacturing steps can be reduced as compared with the conventional manufacturing method. In addition, since the semiconductor device of the present invention can be manufactured in fewer steps than in the past, the manufacturing yield can be improved.
[0059]
In addition, poor coverage and film peeling of the insulating layer covering the wiring layer can be prevented.
Further, the inductance of the inductor can be increased.
[Brief description of the drawings]
FIG. 1 is a plan view showing an inductor according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a cross section viewed along line II-II in FIG.
FIG. 3 is a cross-sectional view showing a first step of the method for manufacturing the inductor according to the first embodiment of the present invention.
FIG. 4 is a sectional view illustrating a second step of the method of manufacturing the inductor according to the first embodiment of the present invention.
FIG. 5 is a sectional view showing a third step of the method of manufacturing the inductor according to the first embodiment of the present invention.
FIG. 6 is a cross-sectional view showing a fourth step of the method for manufacturing the inductor according to the first embodiment of the present invention.
FIG. 7 is a cross-sectional view showing a fifth step of the method of manufacturing the inductor according to the first embodiment of the present invention.
FIG. 8 is a plan view showing an inductor according to a second embodiment of the present invention.
FIG. 9 is a diagram showing a cross section viewed along line IX-IX in FIG. 8;
FIG. 10 is a sectional view showing a first step of the method of manufacturing the inductor according to the second embodiment of the present invention.
FIG. 11 is a sectional view showing a second step of the method of manufacturing the inductor according to the second embodiment of the present invention.
FIG. 12 is a sectional view illustrating a third step of the method of manufacturing the inductor according to the second embodiment of the present invention.
FIG. 13 is a sectional view illustrating a fourth step of the method of manufacturing the inductor according to the second embodiment of the present invention.
FIG. 14 is a sectional view illustrating a fifth step of the method of manufacturing the inductor according to the second embodiment of the present invention.
FIG. 15 is a circuit diagram showing an LNA circuit.
FIG. 16 is a plan view showing a conventional inductor.
FIG. 17 is a diagram showing a cross section viewed along line XVII-XVII in FIG. 16;
FIG. 18 is a cross-sectional view showing a first step of a conventional method for manufacturing an inductor.
FIG. 19 is a cross-sectional view showing a second step of the conventional inductor manufacturing method.
FIG. 20 is a cross-sectional view showing a third step of the conventional inductor manufacturing method.
FIG. 21 is a cross-sectional view showing a fourth step of the conventional inductor manufacturing method.
FIG. 22 is a cross-sectional view showing a fifth step of the conventional inductor manufacturing method.
FIG. 23 is a cross-sectional view showing a sixth step of the conventional inductor manufacturing method.
FIG. 24 is a cross-sectional view showing a seventh step of the conventional inductor manufacturing method.
FIG. 25 is a cross-sectional view showing an eighth step of the conventional inductor manufacturing method.
[Explanation of symbols]
1, 21 silicon substrate, 2, 4, 6, 22, 24, 26 insulating film, 3, 23 lower wiring, 5, 25 upper wiring, 9, 29 aluminum film, 10, 30 inductor.

Claims

A semiconductor device having an inductor,
A first insulating layer formed on the semiconductor substrate;
A lower wiring layer having first and second ends formed on a surface of the first insulating layer;
A second insulating layer formed on the surface of the first insulating layer so as to extend according to a predetermined pattern;
A semiconductor device comprising: an upper wiring layer extending along a side wall of the second insulating layer and conductively connected to both first and second ends of the lower wiring layer.

2. The semiconductor device according to claim 1, wherein said lower wiring layer and said upper wiring layer contain aluminum.

The semiconductor device according to claim 2, wherein the upper wiring layer has a spiral shape.

4. The semiconductor device according to claim 1, wherein a width of the upper wiring layer decreases as the distance from the semiconductor substrate increases. 5.

A method for manufacturing a semiconductor device having an inductor,
Forming a first insulating layer on the semiconductor substrate;
Forming a lower wiring layer having first and second ends on the surface of the first insulating layer;
Forming a second insulating layer on the surface of the first insulating layer so as to extend according to a predetermined pattern;
Forming a conductive layer in contact with the lower wiring layer and so as to cover the second insulating layer;
By etching back the conductive layer, an upper wiring layer extending along the side wall of the second insulating layer and conductively connected to both the first and second ends of the lower wiring layer is formed. And a method of manufacturing a semiconductor device.