JPH0955079A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルアレイを２つに分割したＲＡＭと
ＳＡＭとを搭載した半導体装置において、回路面積を増
大することなく、各メモリセルアレイ間のデータのワー
ド線単位の転送を可能とする。 【解決手段】 半導体記憶装置は、ＲＡＭのメモリセル
を配置した第１，第２のメモリセルアレイ１R1，１R2
と、第１，第２のセンスアンプ＆Ｉ／Ｏ回路１AI1，１A
I2 と、ＳＡＭのメモリセルとして機能するレジスタ＆
Ｉ／Ｏ回路１SIと、センスアンプ＆Ｉ／Ｏ回路１AI1 ，
１AI2 とレジスタ＆Ｉ／Ｏ回路１SIとの間に介設される
第１，第２転送ゲート１T1，１T2と、第１，第２のＲＡ
Ｍの制御回路１RCT1，１RCT2と、ＳＡＭの制御回路１SC
T とを備えている。共通のレジスタを介して一方のメモ
リセルアレイから他方のメモリセルアレイにデータをワ
ード線単位で一括して転送でき、レジスタも１つとなる
ので占有面積も低減される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術の分野】本発明は、ＲＡＭとＳＡＭ
とを搭載した半導体記憶装置及びその駆動方法に関する
ものである。

【０００２】

【従来の技術】従来より、半導体記憶装置の分野におい
て、記憶容量の増大に伴い、大きなアドレス空間が必要
となってきており、斯かる大きな記憶容量をＲＡＭ内の
一つのメモリ部（ランダムアクセスメモリアレイ）で実
現しようとすると、ビット線長が過剰に増大する。そこ
で、ランダムアクセスメモリアレイを複数に分割し、ビ
ット線長を低減することによって、ビット線容量の増大
を抑制する工夫がなされている。

【０００３】特に、ＲＡＭだけでなくシリアルにデータ
を読出し又は書き込む機能を有するＳＡＭを搭載した半
導体装置においては、従来、図７に示すように、メモリ
セルアレイを２つに分割した構成としている。図７にお
いて、５Ｒ１，５Ｒ２はＲＡＭのメモリセルを収納した
第１，第２のメモリセルアレイであり、５ＡＩ１，５Ａ
Ｉ２は上記メモリセルアレイ５Ｒ１，５Ｒ２へのデータ
の入出力を行うための第１，第２センスアンプ＆Ｉ／Ｏ
回路であり、５ＳＩ１，５ＳＩ２はＳＡＭのメモリセル
及びその入出力回路として機能する第１，第２のレジス
タ＆Ｉ／Ｏ回路であり、５Ｔ１，５Ｔ２は第１，第２の
転送ゲートであり、５ＲＣＴはランダムアクセスメモリ
制御回路であり、５ＳＣＴはシリアルアクセスメモリ制
御回路である。

【０００４】同図において、第１のメモリセルアレイ５
Ｒ１及び第２のメモリセルアレイ５Ｒ２は、それぞれ行
アドレスが０００〜２５５、２５６〜５１１に対応した
メモリセルアレイであり、それぞれ第１の転送ゲート５
Ｔ１及び第２の転送ゲート５Ｔ２を介して、第１のレジ
スタ＆Ｉ／Ｏ回路５ＳＩ１及び第２のレジスタ＆Ｉ／Ｏ
回路５ＳＩ２と接続されている。

【０００５】図８は、図７に示す第１のメモリセルアレ
イ５Ｒ１、第１のセンスアンプ＆Ｉ／Ｏ回路５ＡＩ１、
第１の転送ゲート５Ｔ１、第１のレジスタ＆Ｉ／Ｏ回路
５ＳＳ１及び各制御回路５ＲＣＴ，５ＳＣＴの詳細を示
したものであり、行アドレスに注目してＲＡＭのメモリ
セルアレイを２個に分割したものである。同図におい
て、７１はメモリセルアレイ、７２はビット線イコライ
ズ・プリチャージ回路、７３はセンスアンプ、７４は入
出力回路であるコラム選択スイッチ回路、７５は転送ゲ
ート、７６は入出力回路であるシリアルアクセスメモリ
部コラム選択スイッチ回路、７７はレジスタ、７８はシ
リアルアクセスメモリイコライズ回路である。図７に示
す構成との対応関係は、上記メモリセルアレイ７１が第
１のメモリセルアレイ５Ｒ１に相当し、上記ビット線イ
コライズ・プリチャージ回路７２は上記メモリセルアレ
イ制御回路５ＲＣＴの一部であり、センスアンプ７３及
びコラム選択スイッチ回路７４が上記センスアンプ＆Ｉ
／Ｏ回路５ＡＩ１に相当し、上記転送ゲート７５が第１
の転送ゲート５Ｔ１に相当し、上記シリアルアクセスメ
モリイコライズ回路７８は第１のシリアルアクセスメモ
リ制御回路５ＳＣＴの一部であり、レジスタ７７及びシ
リアルアクセスメモリ部コラム選択スイッチ回路７８が
上記第１のレジスタ＆Ｉ／Ｏ回路５ＡＩ１に相当する。

【０００６】また、第２のメモリセルアレイ５Ｒ２、第
２の転送ゲート５Ｔ２、第２のセンスアンプ＆Ｉ／Ｏ回
路５ＳＩ２の詳細構造についても上記と同様の構成であ
る。

【０００７】図８に示すＲＡＭにおいて、第１のメモリ
セルアレイ７１内の任意の行アドレスＸｍのデータを第
１のレジスタ７７に転送する場合、先ず、第１のメモリ
セルアレイ７１に接続されるビット線に対するイコライ
ズ・プリチャージ回路７２によるプリチャージを解除
し、第１のメモリセルアレイ７１内の任意の行アドレス
Ｘｍに相当するワード線ＷＬを立ち上げ、その後、第１
のメモリセルアレイ７１に接続される第１のセンスアン
プ７３を活性化する。更に、第１のレジスタ７７を非活
性にした後、シリアルアクセスメモリイコライズ回路７
８を制御して、第１のレジスタ７７のイコライズを行
う。最後に、第１の転送ゲート７５を動作させた後、第
１のレジスタ７７を活性化することで第１のメモリセル
アレイ７１の行アドレスＸｍのデータを一括して、第１
のレジスタ７７に転送することができる。

【０００８】また、図８には示されないが、図７に示す
第２のメモリセルアレイ５Ｒ２内の任意の行アドレスＸ
ｎのデータを第２のレジスタに転送する場合について
も、上述と同じ転送動作を行うことができる。

【０００９】上記図７に示すように、ＲＡＭのメモリセ
ルであるメモリセルアレイとＳＡＭのメモリセルである
レジスタとを分割した構成を採ることで、メモリ容量の
増大に伴い大きなアドレス空間が必要となったときで
も、ビット線長を低減し、ビット線容量の増大を抑制す
るようになされている。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体記憶装置では、ビット線容量の増大を抑制し
得るものの、メモリセルアレイを分割したことによっ
て、シリアルアクセスメモリであるレジスタ等も同じ数
だけ必要となるため、回路面積が増大するという問題が
ある。また、例えば２つのメモリセルアレイに分割した
ときに、一方のメモリセルアレイにおける任意の行アド
レスに相当する１ワード線分のデータを書き込み、ある
いは、既に書き込まれている１ワード線分のデータを読
み出し、それと同じデータを他方のメモリセルアレイに
おける任意のワード線上のメモリセルへ書き込むという
動作が実現できないと言う問題があった。

【００１１】本発明は、上記従来の問題に鑑みて成され
たものであり、一方のメモリセルアレイにおける任意の
行アドレスに相当する１ワード線分のデータを他方のメ
モリセルアレイにおける任意のワード線上のメモリセル
へ書き込むという動作を、回路面積を増大させることな
く実現できる半導体記憶装置及びその駆動方法を提供す
ることを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に本発明が講じた手段は、分割した複数のメモリセルア
レイ間でシリアルアクセスメモリを共有化する構成とす
ることにある。

【００１３】具体的に本発明の基本的な構成を有する半
導体装置は、請求項１に記載されるように、ＲＡＭとＳ
ＡＭとを搭載した半導体装置において、上記ＲＡＭのメ
モリセルをそれぞれ複数のワード線及び同数のビット線
を介して行列に配置してなる第１，第２のメモリセルア
レイと、上記第１，第２のメモリセルアレイへのデータ
の入出力をそれぞれ行うための第１，第２のセンスアン
プ及び各々の入出力回路と、上記第１，第２メモリセル
アレイのメモリセルに上記各ビット線を介して接続され
ＳＡＭのメモリセルとして機能するレジスタ及びその入
出力回路と、上記レジスタ及びその入出力回路と上記第
１のセンスアンプ及びその入出力回路との間に上記各ビ
ット線を介して接続される第１の転送ゲートと、上記レ
ジスタ及びその入出力回路と上記第２のセンスアンプ及
びその入出力回路との間に上記各ビット線を介して接続
される第２の転送ゲートと、上記第１，第２のセンスア
ンプ及び各々の入出力回路と第１，第２転送ゲートとの
動作を制御するＲＡＭの制御回路と、上記レジスタ及び
その入出力回路の動作を制御するＳＡＭの制御回路とを
備えている。

【００１４】請求項１の構成により、各メモリセルアレ
イのビット線を介して、各転送ゲートにより、各メモリ
セルアレイのデータをシリアルに共通のレジスタに読出
し，各メモリセルアレイに書き込むことが可能となる。
つまり、第１のメモリセルアレイのデータをワード線単
位で一括して読出して第２のメモリセルアレイにワード
線単位で一括して書き込む動作や、あるいはその逆の動
作が可能となる。しかも、レジスタ及びその入出力回路
が単一で済むので、回路面積も低減されることになる。

【００１５】請求項２に記載されるように、請求項１に
おいて、上記ＲＡＭの制御回路により、上記第１の転送
ゲートと第２の転送ゲートとを、排他的に導通状態また
は両者同時に非導通状態にするよう制御する構成とする
ことが好ましい。

【００１６】請求項２の構成により、各メモリセルアレ
イのデータが互いに交錯することなく円滑にレジスタに
転送されることになる。

【００１７】請求項３に記載されるように、請求項１に
おいて、上記レジスタ及びその入出力回路と上記第１の
メモリセルアレイとの間には、上記レジスタ及びその入
出力回路側から順に上記第１の転送ゲートと第１のセン
スアンプ及びその入出力回路とを各々相隣接して配置
し、上記レジスタ及びその入出力回路と上記第２のメモ
リセルアレイとの間には、上記レジスタ及びその入出力
回路側から順に、上記第２の転送ゲートと第２のセンス
アンプ及びその入出力回路とを各々相隣接して配置する
構成とすることができる。

【００１８】請求項３の構成により、各部材間の信号の
授受が円滑に行われる。

【００１９】請求項４に記載されるように、請求項３に
おいて、上記第１，第２のメモリセルアレイと、上記第
１，第２センスアンプ及び各々の入出力回路と、上記第
１，第２の転送ゲートと、上記レジスタ及びその入出力
回路との配置線を、上記第１，第２のメモリセルアレイ
のビット線に平行になるように配置することができる。

【００２０】請求項４の構成により、構造が単純化され
るとともにビット線の長さも短くすることができるの
で、半導体装置の回路面積が極めて小さく抑制されるこ
とになる。

【００２１】請求項５に記載されるように、請求項４に
おいて、上記第１のセンスアンプの入出力回路と上記第
１の転送ゲートとの間に介設される第１のコラムデコー
ダ回路と、上記第２のセンスアンプの入出力回路と上記
第２の転送ゲートとの間に介設される第２のコラムデコ
ーダ回路とをさらに設けることができる。

【００２２】請求項６に記載されるように、請求項１，
２，３，４又は５において、上記レジスタはセンスアン
プ型レジスタとすることが好ましい。

【００２３】また、本発明に係る半導体装置の駆動方法
は、請求項７に記載されるように、ＲＡＭとＳＡＭとを
搭載し、上記ＲＡＭのメモリセルをそれぞれ複数のワー
ド線及び同数のビット線を介して行列に配置してなる第
１，第２のメモリセルアレイと、上記第１，第２メモリ
セルアレイのメモリセルと共通のビット線に接続され上
記ＳＡＭのメモリセルとして機能するレジスタとを有す
る半導体記憶装置の駆動方法であって、上記第１のメモ
リセルアレイ内のメモリセルを接続する複数のワード線
のうち所定のワード線を立ち上げるステップと、上記第
１のメモリセルアレイのセンスアンプを駆動するステッ
プと、上記第１のメモリセルアレイの上記所定のワード
線に接続される全メモリセルのデータを上記レジスタに
一括して転送するステップと、上記転送されたデータを
上記レジスタにラッチするステップと、上記第２のメモ
リセルアレイ内のメモリセルを接続する複数のワード線
のうち所定のワード線を立ち上げるステップと、上記レ
ジスタでラッチされたデータを上記第２のメモリセルア
レイの所定のワード線に接続される各メモリセルに一括
して転送するステップとを備え、任意のページ間におけ
るデータの転送を行う方法である。

【００２４】請求項７の構成により、各メモリセルアレ
イのビット線を介して、各転送ゲートにより、各メモリ
セルアレイのデータをシリアルに共通のレジスタに読出
し，各メモリセルアレイに書き込むことが可能となる。
つまり、第１のメモリセルアレイのデータをワード線単
位で一括して読出して第２のメモリセルアレイにワード
線単位で一括して書き込む動作や、あるいはその逆の動
作が可能となる。

【００２５】

【実施形態】

（第１の実施形態）以下、第１の実施形態について、図
１及び図２を参照しながら説明する。

【００２６】図１は第１実施形態に係る半導体記憶装置
の構成を示すブロック図である。図１に示すように、本
実施形態に係る半導体記憶装置には、ＲＡＭのメモリセ
ルを２つに区画してなる第１，第２のメモリセルアレイ
１Ｒ１，１Ｒ２と、各メモリセルアレイ１Ｒ１，１Ｒ２
のデータの入出力を行うための第１，第２のセンスアン
プ＆Ｉ／Ｏ回路１ＡＩ１，１ＡＩ２と、ＳＡＭのメモリ
セルとして機能するレジスタ及びその入出力回路である
レジスタ＆Ｉ／Ｏ回路１ＳＩと、上記第１のメモリセル
アレイ１Ｒ１とレジスタ＆Ｉ／Ｏ回路１ＳＩとの間でデ
ータの転送を行うための第１の転送ゲート１Ｔ１と、上
記第２のメモリセルアレイ１Ｒ２とレジスタ＆Ｉ／Ｏ回
路１ＳＩとの間でデータの転送を行うための第２の転送
ゲート１Ｔ２と、上記第１のメモリセルアレイ１Ｒ１及
び第１の転送ゲート１Ｔ１の動作を制御するための第１
のランダムアクセスメモリ制御回路１ＲＣＴ１と、上記
第２のメモリセルアレイ１Ｒ２及び第２の転送ゲート１
Ｔ２の動作を制御するための第２のランダムアクセスメ
モリ制御回路１ＲＣＴ２と、上記レジスタ＆Ｉ／Ｏ回路
１ＳＩを制御するためのシリアルアクセスメモリ制御回
路１ＳＣＴとを備えている。

【００２７】図２は、図１に示す半導体記憶装置におい
て、第１のメモリセルアレイ２１内の行アドレス０００
のデータを第２のメモリセルアレイ２１３の行アドレス
２５６に一括して転送する場合の手順を示すフローチャ
ートである。

【００２８】まず、ステップＳＴ１で、第１のメモリセ
ルアレイ１Ｒ１の行アドレス０００のワード線を立ち上
げ、ステップＳＴ２で、第１のランダムアクセスメモリ
制御回路１ＲＣＴ１内の第１のセンスアンプを駆動し
て、ステップＳＴ３で、第１の転送ゲート１Ｔ１を介し
て第１のメモリセルアレイ１Ｒ１の行アドレス０００の
データをレジスタに転送し、ステップＳＴ４で、データ
をレジスタにラッチする。次に、ステップＳＴ５で、第
２のメモリセルアレイ１Ｒ２の行アドレス２５６のワー
ド線を立ち上げ、ステップＳＴ６で、第２のセンスアン
プを駆動し、ステップＳＴ７で、第２の転送ゲート１Ｔ
２を介してレジスタのデータを第２のランダムメモリセ
ルアレイ１Ｒ２の行アドレス２５６のメモリセルに転送
する。

【００２９】本実施形態によれば、シリアルアクセスメ
モリとして機能するレジスタ＆Ｉ／Ｏ回路１ＳＩを、Ｒ
ＡＭのメモリセルである第１のメモリセルアレイ１Ｒ１
と第２のメモリセルアレイ１Ｒ２とで共有する構成とし
たので、上記従来の半導体記憶装置に比べ、ＳＡＭのメ
モリセルの数や配線数が少なくて済み、回路面積の縮小
を図ることができる。しかも、共有化されたレジスタ＆
Ｉ／Ｏ回路１ＳＩと、各メモリセルアレイ１Ｒ１，１Ｒ
２との間に第１，第２データ転送ゲート１Ｔ１，１Ｔ２
が介設されているので、レジスタを介して２つのメモリ
セルアレイ１Ｒ１，１Ｒ２間で任意の行アドレスに相当
する１ワード線分のデータを一括して転送することがで
きる。すなわち、一方のメモリセルアレイの任意の行ア
ドレスのメモリセル内のデータ（１頁分）を一括して読
出し、それを同じメモリセルアレイだけでなく他方のメ
モリセルアレイの任意の行アドレスのメモリセルに一括
して書き込むという動作を、回路面積の増大を招くこと
なく実現し得るのである。

【００３０】（第２の実施形態）次に、第２の実施形態
について説明する。本実施形態では、第１の実施形態に
おける半導体記憶装置のさらに詳細な構造について説明
する。

【００３１】図３は、本実施形態に係る半導体記憶装置
の詳細を示す電気回路図であり、それぞれ行アドレスが
０００〜２５５、２５６〜５１１に対応したランダムア
クセスメモリを備えている。図３において、２１は第１
のメモリセルアレイ、２５は第１の転送ゲート、２２は
第１のビット線イコライズ・プリチャージ回路、２３は
第１のセンスアンプ、２４は第１のコラム選択スイッチ
回路である。

【００３２】図３において、図１に示す構成との対応関
係は、下記のようになっている。上記第１のビット線イ
コライズ・プリチャージ回路２２、第１のセンスアンプ
２３及び第１のコラム選択スイッチ回路２４により第１
のセンスアンプ＆Ｉ／Ｏ回路１ＡＩ１が構成され、第１
のビット線イコライズ・プリチャージ回路２２はランダ
ムアクセスメモリ制御回路１ＲＣＴ１の一部である。ま
た、２６は入出力回路として機能するシリアルアクセス
メモリコラム選択スイッチ回路、２７はレジスタ、２８
はシリアルアクセスメモリイコライズ回路であり、上記
レジスタ２７及びシリアルアクセスメモリコラム選択ス
イッチ回路２６により図１に示すレジスタ＆Ｉ／Ｏ回路
１ＳＩが構成され、上記シリアルアクセスメモリイコラ
イズ回路２８はレジスタ制御回路１ＳＣＴの一部であ
る。さらに、２９は第１の転送ゲート、２１０は第２の
コラム選択スイッチ回路、２１１は第２のセンスアン
プ、２１２は第２のビット線イコライズ・プリチャージ
回路、２１３は第２のメモリセルアレイである。上記第
２のセンスアンプ２１１及び第２のコラム選択スイッチ
回路２１０により図１に示す第２のセンスアンプ＆Ｉ／
Ｏ回路１ＡＩ２が構成され、第１のビット線イコライズ
・プリチャージ回路２１２は第２のランダムアクセスメ
モリ制御回路１ＲＣＴ２の一部である。

【００３３】以上の構成を有する半導体記憶装置の動作
について、図４（ａ），（ｂ）を参照しながら説明す
る。

【００３４】図４（ａ），（ｂ）は、図１に示す半導体
記憶装置のデータ転送動作を示すタイミングチャートで
あり、図２に示すフローチャートの手順中の詳細を示す
ものである。図中の信号名は図２に示す各回路を制御す
る信号であって、信号ＥＱＤＬはビット線イコライズ・
プリチャージ回路２２を制御し、信号ＷＬはＮチャンネ
ルトランジスタを制御し、信号ＳＡＰＬ，ＳＡＮＬはセ
ンスアンプ２３を制御し、信号ＳＡＭＰ，ＳＡＭＮはレ
ジスタ２７を制御し、信号ＳＥＱはシリアルアクセスメ
モリイコライズ回路２８を制御し、信号ＤＴＬは第１の
転送ゲート２５を制御するものである。

【００３５】まず、第１のメモリセルアレイ２１内の行
アドレス０００のデータをレジスタ２７に転送する場合
について、図４（ａ）のタイミングチャートを参照しな
がら説明する。先ず、ビット線のイコライズ・プリチャ
ージ回路２２を信号ＥＱＤＬにより制御して、ビット線
のイコライズ・プリチャージを解除する。次に、行アド
レス０００に相当するワード線ＷＬ０００を信号ＷＬ０
００のタイミングで立ち上げ、センスアンプ２３を信号
ＳＡＰＬ，ＳＡＮＬのタイミングで活性化する。更に、
レジスタ２７を信号ＳＡＭＰ，ＳＡＭＮのタイミングで
非活性にした後、信号ＳＥＱのタイミングでシリアルア
クセスメモリイコライズ回路２８を制御して、レジスタ
２７のイコライズを行う。最後に、転送ゲート２５を信
号ＤＴＬのタイミングで動作させた後、レジスタ２７を
活性化することで行アドレス０００のデータを一括し
て、レジスタ２７に転送することができる。

【００３６】次に、上記転送動作により、レジスタ２７
に転送されたデータを行アドレス２５６のメモリセルに
転送する場合について、図４（ｂ）のタイミングチャー
トを参照しながら説明する。まず、ビット線のイコライ
ズ・プリチャージ回路２１２を信号ＥＱＤＵにより制御
して、ビット線のイコライズ・プリチャージを解除す
る。次に、行アドレス２５６に相当するワード線ＷＬ２
５６を信号ＷＬ２５６のタイミングで立ち上げ、センス
アンプ２１１を信号ＳＡＰ，ＳＡＮのタイミングで活性
化する。更に、第２の転送ゲート２９を信号ＤＴＵのタ
イミングで動作させることで、レジスタ２７のデータを
ワード線ＷＬ２５６に接続される各メモリセルに転送す
ることができる。

【００３７】以上のように、本実施形態によれば、第１
の転送ゲート２５と第２の転送ゲート２９とを、互いに
排他的に導通状態にするか、両者同時に非導通状態にす
ることにより、ＲＡＭのメモリセルとして機能する一方
のメモリセルアレイにおける任意の行アドレスに相当す
る１ワード線分のデータを書き込み、あるいは、既に書
き込まれている１ワード線分のデータを読み出し、それ
と同じデータを他方のメモリセルアレイにおける任意の
ワード線上のメモリセルへ書き込むという動作を回路面
積を増大させることなく実現することができる。

【００３８】次に、本実施形態に係る半導体記憶装置の
レイアウトについて説明する。図５は、図３に示す半導
体記憶のレイアウトを概略的に示すブロック図であり、
２１は第１のメモリセルアレイ、２２は第１のビット線
イコライズ・プリチャージ回路（Ｆ．ＢＬ ＥＱＰＣと
略して表示する）、２３は第１のセンスアンプ、２４は
第１のコラム選択スイッチ回路（Ｆ．ＣＯＬ ＳＥＬと
略して表示する）、２５は第１の転送ゲート、２６はシ
リアルアクセスメモリコラム選択スイッチ回路（ＳＡＭ
ＣＯＬ ＳＥＬと略して表示する）、２７はレジス
タ、２８はシリアルアクセスメモリイコライズ回路（Ｓ
ＡＭ ＥＱと略して表示する）、２９は第１の転送ゲー
ト、２１０は第２のコラム選択スイッチ回路（Ｓ．ＣＯ
Ｌ ＳＥＬと略して表示する））、２１１は第２のセン
スアンプ、２１２は第２のビット線イコライズ・プリチ
ャージ回路（Ｓ．ＢＬ ＥＱＰＣと略して表示する）、
２１３は第２のメモリセルアレイである。また、図示は
省略するが、第２のランダムアクセスメモリも、図５に
示すレイアウトと同様のレイアウトを有する。

【００３９】本実施形態における半導体記憶装置の構造
では、レジスタ２７が第１の転送ゲート２５と第２の転
送ゲート２９との間に介設されており、第１のメモリセ
ルアレイ２１は第１の転送ゲート２５に対し、レジスタ
２７に相対向する位置に配置されている。このように配
置することにより、半導体記憶装置のスペースを有効に
利用することが可能となり、占有面積の低減を図ること
ができる。

【００４０】また、本実施形態の半導体記憶装置では、
第１のメモリセルアレイ２１及び第２のメモリセルアレ
イ２１３、第１の転送ゲート２５及び第２の転送ゲート
２９、レジスタ２７の配置線が上記第１，第２のメモリ
セルアレイ２１，２１３のビット線に平行になるように
配置されている。このような配置によって、構造が単純
化されるとともにビット線の占有面積を小さく抑制する
ことができる。

【００４１】次に、図６は、図５に示す本実施形態の変
形例に係る半導体記憶装置の構成を示し、第１のコラム
選択回路２４と第１の転送ゲート２５との間には第１の
コラムデコーダ回路３０（Ｆ．ＣＯＬ ＤＥＣと略して
表示する）が介設され、第２のコラム選択回路２１０と
第２の転送ゲート２９との間には第２のコラムデコーダ
回路３１（Ｓ．ＣＯＬ ＤＥＣと略して表示する）が介
設され、第１の転送ゲート２５とシリアルアクセスメモ
リコラム選択スイッチ回路２６との間には、シリアルア
クセスメモリコラムデコーダ回路３２が介設されてい
る。このような配置状態でＳＡＭのメモリセルであるレ
ジスタ２７を共有する構成とすることも可能である。

【００４２】

【発明の効果】請求項１，２，３，４，５又は６の発明
によれば、ＲＡＭとＳＡＭとを搭載した半導体装置にお
いて、ＲＡＭのメモリセルを２つの第１，第２のメモリ
セルアレイに区画する一方、各メモリセルアレイとＳＡ
Ｍのメモリセルとして機能する共通のレジスタとを第
１，第２転送ゲートを介して接続する構成としたので、
回路面積の増大を招くことなく、一方のメモリセルアレ
イのデータをワード線単位で一括して共通のレジスタに
読出し他方のメモリセルアレイにワード線単位で一括し
て書き込む動作を可能とすることができる。

【００４３】請求項７の発明によれば、ＲＡＭとＳＡＭ
とを搭載した半導体記憶装置の駆動方法として、第１の
メモリセルアレイに接続される所定のワード線を立ち上
げ、第１のセンスアンプを駆動してから第１のメモリセ
ルアレイのデータをワード線単位で一括してレジスタに
転送，ラッチした後、第２のメモリセルアレイに接続さ
れるワード線を立ち上げ、レジスタにラッチされている
データを第２のメモリセルアレイにワード先単位で一括
して転送し、任意のページ間におけるデータの転送を行
うようにしたので、共通のレジスタを介して各メモリセ
ルアレイ間におけるデータの転送を実現することができ
る。

【図面の簡単な説明】

【図１】第１実施形態に係る半導体記憶装置の構成を示
すブロック図である。

【図２】第１実施形態に係る半導体記憶装置のデータの
転送手順を示すフローチャート図である。

【図３】第２実施形態に係る半導体記憶装置の電気回路
図である。

【図４】第２実施形態に係る半導体記憶装置の動作を示
すタイミングチャート図である。

【図５】第２実施形態に係る半導体記憶装置のレイアウ
トを示すブロック図である。

【図６】第２実施形態の変形例に係る半導体記憶装置の
レイアウトを示すブロック図である。

【図７】従来のＲＡＭメモリセルアレイ２分割型半導体
記憶装置の構成を示すブロック図である。

【図８】従来のＲＡＭメモリセルアレイ２分割型半導体
記憶装置の電気回路図である。

【符号の説明】

２１ 第１のメモリセルアレイ ２２ 第１のビット線イコライズ・プリチャージ回路 ２３ 第１のセンスアンプ ２４ 第１のコラム選択スイッチ回路 ２５ 第１の転送ゲート ２６ シリアルアクセスメモリ部コラム選択スイッチ
回路 ２７ レジスタ ２８ シリアルアクセスメモリイコライズ回路 ２９ 第２の転送ゲート ２１０ 第２のコラム選択スイッチ回路 ２１１ 第２のセンスアンプ ２１２ 第２のビット線イコライズ・プリチャージ回路 ２１３ 第２のメモリセルアレイ １Ｒ１ 第１のメモリセルアレイ １Ｒ２ 第２のメモリセルアレイ １ＡＩ１ 第１のセンスアンプ＆Ｉ／Ｏ回路 １ＡＩ２ 第２のセンスアンプ＆Ｉ／Ｏ回路 １Ｔ１ 第１の転送ゲート １Ｔ２ 第２の転送ゲート １ＳＩ レジスタ＆Ｉ／Ｏ回路 １ＲＣＴ１ 第１のランダムアクセスメモリ制御回路 １ＲＣＴ２ 第２のランダムアクセスメモリ制御回路 １ＳＣＴ シリアルアクセスメモリ制御回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ＲＡＭとＳＡＭとを搭載した半導体装置
   において、 上記ＲＡＭのメモリセルをそれぞれ複数のワード線及び
   同数のビット線を介して行列に配置してなる第１，第２
   のメモリセルアレイと、 上記第１，第２のメモリセルアレイへのデータの入出力
   を行うための第１，第２のセンスアンプ及び各々の入出
   力回路と、 上記第１，第２メモリセルアレイのメモリセルに上記各
   ビット線を介して接続されＳＡＭのメモリセルとして機
   能するレジスタ及びその入出力回路と、 上記レジスタ及びその入出力回路と上記第１のセンスア
   ンプ及びその入出力回路との間に上記各ビット線を介し
   て接続される第１の転送ゲートと、 上記レジスタ及びその入出力回路と上記第２のセンスア
   ンプ及びその入出力回路との間に上記各ビット線を介し
   て接続される第２の転送ゲートと、 上記第１，第２のセンスアンプ及び各々の入出力回路と
   第１，第２転送ゲートとの動作を制御するＲＡＭの制御
   回路と、 上記レジスタ及びその入出力回路の動作を制御するＳＡ
   Ｍの制御回路とを備えていることを特徴とする半導体記
   憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 上記ＲＡＭの制御回路は、上記第１の転送ゲートと第２
   の転送ゲートとを、排他的に導通状態または両者同時に
   非導通状態にするよう制御することを特徴とする半導体
   記憶装置。
3. 【請求項３】 請求項１記載の半導体記憶装置におい
   て、 上記レジスタ及びその入出力回路と上記第１のメモリセ
   ルアレイとの間には、上記レジスタ及びその入出力回路
   側から順に、上記第１の転送ゲートと第１のセンスアン
   プ及びその入出力回路とが各々相隣接して配置され、 上記レジスタ及びその入出力回路と上記第２のメモリセ
   ルアレイとの間には、上記レジスタ及びその入出力回路
   側から順に、上記第２の転送ゲートと第２のセンスアン
   プ及びその入出力回路とが各々相隣接して配置されてい
   ることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項３記載の半導体記憶装置におい
   て、 上記第１，第２のメモリセルアレイと、上記第１，第２
   センスアンプ及び各々の入出力回路と、上記第１，第２
   の転送ゲートと、上記レジスタ及びその入出力回路との
   配置線が、上記第１，第２のメモリセルアレイのビット
   線に平行になるように配置されていることを特徴とする
   半導体記憶装置。
5. 【請求項５】 請求項４記載の半導体装置において、 上記第１のセンスアンプの入出力回路と上記第１の転送
   ゲートとの間に介設される第１のコラムデコーダ回路
   と、 上記第２のセンスアンプの入出力回路と上記第２の転送
   ゲートとの間に介設される第２のコラムデコーダ回路と
   をさらに備えたことを特徴とする半導体装置。
6. 【請求項６】 請求項１，２，３，４又は５記載の半導
   体記憶装置において、 上記レジスタはセンスアンプ型レジスタであることを特
   徴とする半導体記憶装置。
7. 【請求項７】 ＲＡＭとＳＡＭとを搭載し、上記ＲＡＭ
   のメモリセルが配置された第１，第２のメモリセルアレ
   イと、上記各メモリセルアレイのメモリセルを接続する
   それぞれ複数のビット線及びワード線と、上記第１，第
   ２メモリセルアレイのメモリセルと共通のビット線に接
   続され上記ＳＡＭのメモリセルとして機能するレジスタ
   とを有する半導体記憶装置の駆動方法であって、 上記第１のメモリセルアレイ内のメモリセルを接続する
   複数のワード線のうち所定のワード線を立ち上げるステ
   ップと、 上記第１のメモリセルアレイのセンスアンプを駆動する
   ステップと、 上記第１のメモリセルアレイの上記所定のワード線に接
   続される全メモリセルのデータを上記レジスタに一括し
   て転送するステップと、 上記転送されたデータを上記レジスタにラッチするステ
   ップと、 上記第２のメモリセルアレイ内の各メモリセルを接続す
   る複数のワード線のうち所定のワード線を立ち上げるス
   テップと、 上記レジスタでラッチされたデータを上記第２のメモリ
   セルアレイの所定のワード線に接続されるメモリセルに
   一括して転送するステップとを備え、 任意のページ間におけるデータの転送を行うこと特徴と
   する半導体記憶装置の駆動方法。