JPH09511629A

JPH09511629A - 双位相安定周波数位相ロックループのためのデータセグメント駆動ａｆｃラッチ

Info

Publication number: JPH09511629A
Application number: JP7525778A
Authority: JP
Inventors: クリシュナムアシイ，ゴパラン; ジー．マイシネック、ビクター; スグリニォーリ、ゲーリー、ジェイ．
Original assignee: ゼニス、エレクトロニクス、コーポレーション
Priority date: 1994-04-04
Filing date: 1995-03-31
Publication date: 1997-11-18
Anticipated expiration: 2016-07-16
Also published as: JP3188468B2; CN1078794C; US5627604A; CA2186339C; WO1995027371A1; KR100274291B1; CN1145151A; MX9604558A; KR970702659A; TW313742B; CA2186339A1

Abstract

(57)【要約】固定シンボルレートで発生するシンボル形式であるデータにおけるテレビ受信機のためのデュアルモードＡＧＣシステム。シンボルは、連続的データセグメントで伝送される。ＡＦＣ無効信号の動作により、ＩＦ利得が最大となる初期期間を定義する。ＡＦＣ無効信号が非活性であるとき、受信機は、ＩＦ信号が８連続シンボルクロックの期間でクリッピングレベルを超えるたびに、ＩＦアンプの利得が増大的に減少される非コヒーレントモードで動作される。セグメント同期条件が発生すると、ＡＧＣが信号特性、即ちデータセグメント同期に応答する通常コヒーレントモードになる。非コヒーレントＡＧＣモードで有効な利得チャージの割合は、通常ＡＧＣコヒーレントモードにおけるそれより非常に大きい。

Description

【発明の詳細な説明】双位相安定周波数位相ロックループのためのデータセグメント駆動ＡＦＣラッチ本発明は、一般に、ディジタルデータ受信機に係り、特に、ディジタルテレビ信号受信機に関する。近年、ディジタル形式でテレビ信号を送信及び受信するため、数多くのシステムが提案されている。例えば、テレビ信号は、圧縮広帯域ＨＤＴＶ信号又は一つ以上の圧縮ＮＴＳＣ信号を含むことができる。このような送信を達成するために考えられる最も幅広く奨励された２つの変調技術は、直交振幅変調（ＱＡＭ）及び残留側波帯変調（ＶＳＢ）である。米国特許第５，０８７，９７５号は、標準の６ＭＨｚテレビチャンネル上の連続的なＭ−レベルシンボルの形式において、チャンネルの低周波数側で比較的小さな（低いレベルの）パイロットとともに、テレビ信号を送信するためのＶＳＢシステムを開示する。シンボルを特徴づけるＭレベル（すなわち、ＶＳＢモード）の数が変化することができる一方、シンボル率は、例えば、６８４Ｈ（約１０７６メガシンボル／秒）のレートに、好ましくは固定されている。ここで、Ｈは、ＮＴＳＣ水平走査周波数である。特定の状況で使用されたシンボルレベルの数は、主として伝達媒体を特徴付ける信号雑音（Ｓ／Ｎ）比の機能である。比較的小さな数のシンボルレベルは、Ｓ／Ｎ比が低い状態で使用される。２４，１６，８，４及び２のシンボルレベルに適応するシステムは、大部分の条件を満たすための十分な柔軟性を持つものと認められる。Ｍ値が低ければ低い程、伝達ビットレートの減少を犠牲にして、改善されたＳ／Ｎ比特性を達成することができると認識される。例えば、１０．７６メガシンボル／秒のレートを仮定すると、２−レベルＶＳＢ信号（１シンボルにつき１ビット）は、１０．７６メガビット／秒を提供し、４−レベルＶＳＢ信号（１シンボルにつき２ビット）は、２１．５２メガビット／秒の伝送を提供する、等となる。ディジタルテレビ受信機の適正な動作のためには、受信されたキャリア信号が比較的急速に得られること、及びＲＦ及びＩＦ部の利得が適切に調整されること、が要求される。ＱＡＭ受信器におけるキャリア捕捉は、ある種のパイロットが存在しないため、比較的難しい。上記のＶＳＢシステムにおけるパイロットの使用が、キャリア捕捉を非常に容易にする一方、パイロットが比較的低いレベルであり、ＶＳＢ受信機において使用される同期復調器の同期引き込み範囲が限定されているために、いくつかの困難な点が考えられる。本発明の１つの特徴は、周波数及び位相ロックループ（ＦＰＬＬ）の同期引き込みを高め、また、他の特徴は、改良されたＡＧＣシステムを提供することにある。さらに、同期復調器のＦＰＬＬは、双位相安定(bi-phase stable)である。その結果として，出力データの位相は逆になるかもしれず、そのために、位相反転が必要となる。さらに、ＦＰＬＬの同期特性は、ＡＦＣフィルターの特性により決定され、また、本発明の別の特徴において、このような特性の改善が提供される。本発明は、ＦＰＬＬを安定化するためのセグメント駆動ＡＦＣラッチに関する。よって、本発明の基本的な目的は、直流（ＤＣ）パイロットを展開する同期復調器を使用するディジタルデータ受信機における改善されたＦＰＬＬを提供することである。さらに、本発明の他の目的は、データ振幅又は雑音により影響されない改善されたＦＰＬＬを提供することにある。本発明の特徴及び効果は、図面により示された本発明の実施の形態についての以下の説明により、一層明確になろう。図面の簡単な説明図１は、ＭレベルＶＳＢ信号を受信するために構成された受信機の部分的ブロック図である。図２は、図１のＩＦアンプ及び同期復調器の詳細構成図である。図３は、受信機のためのＡＧＣを制御するための回路図である。図４は、ＡＧＣ回路の動作モードを示す。図５は、必要に応じて、データを自動的に位相反転するためのデータ極性反転器を示す。図６は、本発明に係るセグメントロック駆動ＡＦＣラッチである。図７は、図６に示すフィルタの動作を説明するためのグラフである。上述のように，伝送されたＶＳＢ信号は、好ましくは、６ＭＨｚテレビチャンネルの低い方の境界で、小さなパイロットを含んでいる。そして、パイロットは、チャンネルの高い方の境界の近くの約４６．６９ＭＨｚの中間周波数（ＩＦ）へ変換される。また、限定されるものではないが、伝送信号は、好ましくは、各々３１３のデータセグメント（区分）を含むような連続的なデータフレームを備える。それぞれのデータセグメントは、（１０．７６メガシンボル／秒のレートで発生する）８３２シンボルを含み、そのうち８２８シンボルは、データとして使用され、４シンボルは、セグメント同期キャラクタを定義するための各データセグメントの固定位置で供給される。データセグメント同期キャラクタは、２− レベルシンボルのみを含み、一方、データシンボルは、アプリケーションによって、２，４，８，１６又は２４−レベルとなることができる。また、各々のフレームの最初のデータセグメントは、フレーム同期コードを示す一連の２−レベルシンボルと、フレームの残りの３１２データセグメントのデータシンボルのレベルＭ（２４，１６，８，４あるいは２）を識別するためのＶＳＢモード制御信号と、を含む。パイロットは、オフセット（一定直流レベル）をシンボル値に導入することにより、送信機において適宜発生することができる。受信機では、オフセットは、キャリア回復のために使われる一定直流を発生する。本発明の特徴のひとつによると、受信機におけるこの「回復した」直流("recovered" DC)は、次の処理を最適化するために、キャリア捕捉の後に、データチャンネルから除かれる。図１を参照すると、受信ＲＦ信号は、マイクロプロセッサ１２によってコントロールされているチューナ１０によって、ＩＦ信号に変換される。マイクロプロセッサ１２は、キーボード１４又はＩＲ受信器１６のいずれかからのユーザ入力に応じ、選択チャンネルに同調するために、チューナ１０へ適切な信号を供給する。ＩＦ信号は、４６．６９ＭＨｚでパイロットを含み、チューナ１０から約４１−４７ＭＨｚの通過帯域をもつＳＡＷフィルタ１８を介して、ＩＦアンプ及び同期復調器２０へ伝達される。復調器２０のアナログベースバンド出力は、キャパシタ２１を経て、信号をサンプリングしてＭ−レベルのシンボル情報をバイナリ形式でディジタルプロセッサ２４へ供給するアナログディジタル（Ａ／Ｄ）変換器２２に接続される。キャパシタ２１は、Ａ／Ｄ２２入力から上述の直流オフセットを除去する。さらに詳細に後述するように、Ａ／Ｄ２２は、ディジタルプロセッサ２４によって発生されたクロック信号に応答して、正確なシンボル時間で復調器２０の出力をサンプリングするように動作される。ディジタルプロセッサ２４は、データを出力し、また、ＩＦアンプ及び同期復調器２０にＡＧＣ制御信号を供給し、つぎに、ＩＦアンプ及び同期復調器２０は、遅延ＡＧＣ信号をチューナー１０へ供給する復調器２０及びディジタルプロセッサ２４は、高出力化、チャンネル変更及びデータセグメント又はフレーム同期の損失のような選択開始条件に応じてマイクロプロセッサ１２によって発生されたＡＦＣ無効信号に応答する。最後に、データ出力の位相は、同期復調器のＦＰＬＬが双位相安定であるため逆になるかもしれないので、データを適正な位相とするための自動的構成も含まれる。これは，図５に関連して一層詳細に説明される。図２に、ＩＦアンプ及び同期復調器２０の詳細な構成図を示す。ＳＡＷフィルター１８からのＩＦ信号が、利得制御アンプ３０を経て、ＩＦスイッチ３２の一方の入力へ伝達される。アンプ３０の利得は、ＡＧＣ制御及びチャージアンプ３１により制御される。回路３１は、利得増加及び利得減少信号に応答し、コンデンサ３３を充電又は放電して、アンプ３０の利得を制御するための所定の値とする。回路３１はまた、チューナ１０への供給するための遅延ＡＧＣ信号を発生する。水晶発振器３４は、マイクロプロセッサ１２からのＡＦＣ無効信号に応答して、パイロット（４６．６９ＭＨｚ）の周波数で比較的強い信号を、ＩＦスイッチ３２の第２の入力へ供給することを可能とする。ＩＦスイッチ３２はまた、ＡＦＣ無効信号に応答し、水晶発振器３４の出力をスイッチ出力へ接続するか、又は、ＩＦアンプ３０の出力をその出力へ接続するかの動作を行う。このように，ＩＦスイッチ３２の出力は、ＡＦＣ無効信号がなければ、ＩＦ信号であり、ＡＦＣ無効信号が存在すれば、水晶発振器３４の出力である。ＩＦスイッチ３２の出力は、１対の乗算器４０及び４２の第１の入力に供給される。電圧制御発振器（ＶＣＯ）４４は、通常、４×パイロット周波数（即ち、１８６．７６ＭＨｚ）と等しい周波数で出力を発生する。この周波数は、パイロット周波数で、１組の９０度位相偏移信号を発生するために、１／４分周回路（ divide-by-four prescaler回路）４６に加えられる。同相（０°）信号は、乗算器４０の第２の入力に供給され、同相ベースバンド成分Ｉを生成し、直交（９０ °）信号は、乗算器４２の第２の入力に供給され、直交ベースバンド成分Ｑを生成する。Ｉ及びＱ成分は、ローパスフィルタ５０及び５２にそれぞれ接続され、第２高調波混合成分を除去し、対応するアンプ５４及び５６により増幅され、所望の出力レベルが得られる。増幅されたＩ及びＱ成分は、ＦＰＬＬ５８の対応する入力に供給され、周知のように、パイロット周波数の４倍まで、ＶＣＯ４４により発生された信号の周波数及び位相をロックするために同調電圧Ｖｔを発生するように動作する。コンデンサ２１は、上述のように、Ｉチャネル信号におけるＤＣオフセットを、Ａ／Ｄ２２に出力しないように防止する。このようにして、分周器４６により発生された直交信号は、受信ＩＦ信号を適切に復調するために、パイロットＩＦ信号にロックされる。出力アップ又はチャネル変更の間のような特定の開始タイプの条件において、ＶＣＯ４４の周波数は、その公称周波数１８６．７６ＭＨｚから離れているので、比較的小さい受信パイロットに応答した、ＦＰＬＬ５８による急速な同期引き込みは、発生しない。（ＦＰＬＬ５８は、一般的には、弱いパイロット信号では、その引き込み範囲は、ＩＦ周波数でわずか約±１００ｋＨｚであるのに対し、強いパイロットでは、その引き込み範囲は、一般的には、約±７５０ｋＨｚである。）この問題を軽減するためには、ＩＦアンプ３０からの受信ＩＦ信号ではなく、水晶発振器３４の比較的強い４６．６９ＭＨｚの出力が、ＡＦＣ無効信号期間、即ち、ＡＦＣ無効信号が有効とされる期間により定義される初期期間に、ＩＦスイッチ３２を経て、乗算器４０及び４２の入力に供給される。初期期間は、最大利得の所定期間（約２００ｍｓ）で構成される。利得を最大とするために約１ｍｓ必要であることが理解される。これは、初期期間の一部と認められる。ＡＦＣ無効信号期間に対応する初期期間では、ＩＦ増幅利得は、ＩＦ信号の実際値に関係なく、最大値に定められる。このように、初期期間では、ＡＦＣシステムは無効とされる。ＩＦパイロットの周波数で比較的強い信号が、水晶発振器３４から同期復調器に供給され、初期期間に、ＦＰＬＬ５８によりＶＣＯ４４の周波数をその公称値に早く移行させる。初期期間後、チャネルがなくなることにより定まるように、データ信号は、比較器７２による最大値又はクリッピング値に継続的に比較される。受信データ信号の絶対値が８連続シンボルのクリッピング値を超えれば、デコーダ６８が出力することにより、所定の量又は増加分によりアンプ３０の利得を減少するような利得減少信号を、デコーダ７０が発生する。これは、比較器７２により要求される条件が満たされるまで継続される。条件が満たされない間、利得減少は生じない。セグメント同期ロックが確立すると、デコーダ６８は無効とされ、受信機は、コヒーレントＡＧＣ動作を行い、アンプ３０の利得は、フィルタ６２の出力に発生された相関パルスにより示される、例えば、受信セグメント同期キャラクタから決定されるような、受信ＩＦ信号の強度に従って制御される。相関パルスは、極性選択回路（図５参照）に供給され、ＦＰＬＬ５８がいずれか又は２つの位相でロックアップできるので、データ極性が正しいことを確認する。さらに、相関パルス及び極性選択サインビットに応答して得られる極性反転制御（図５）は、極性反転器５９の極性及び後述するように図６においてＦＰＬＬ回路へ接地電位（０）又は＋５Ｖ電圧を供給するスイッチ７３の位置を制御する。参照レベルは、加算器７６でこの相関パルスから差引かれ、その結果は、ＡＧＣ積分器７４で積分され、その出力は、デコーダ７０に供給されてチャージポンプ３１の利得を制御する。特に、加算器７６の積分出力が第１のレベルを超えると、利得減少信号が、デコーダ７０により発生され、アンプ３０の利得を減少させ、また、積分信号が第２のレベルより低いときは、利得増加信号が、デコーダ７０により発生され、アンプ３０の利得を増加する。積分器７４は、利得増加又は利得減少信号が発生された後に、デコーダ７０によりリセットされる。加算機７６の出力は、セグメント同期積分器９４にも供給され、その出力は、比較器９６の一方の入力へ供給される。比較器９６の他方の入力には、ゼロ参照信号が供給される。比較器９６の出力により、セグメント同期発振器９８は、フィルタ６２からの積分相関パルスがゼロ値以上のときはいつでも、セグメント同期出力を出力し、また、セグメント同期ロックが確率されたときセグメント同期ロック信号を出力する。セグメント周期発生器９８は、（秘密カウンタ構成を使用することにより達成される）十分な数のセグメント同期が得られたとき、セグメント同期ロック信号を供給し、セグメント同期ロック信号は、図５中のＦＰＬＬへ伝達される。後述のように、極性反転制御、セグメント同期ロック及びＡＦＣ無効信号の欠除は、ＦＰＬＬのためのＡＦＣをラッチする本発明を達成する為に用いられる。非コヒーレントＡＧＣ動作は、比較的早く、全ての８シンボルクロックで利得変化をもたらす。一方、コヒーレントＡＧＣ動作は、セグメント同期キャラクタに応答し、一つのデータセグメントに対して一度のみ利得変更をもたらす。コヒーレントモードＡＧＣは、いかなる信号特性にも応答することができることが理解され、また、本発明は、ＡＧＣ電圧を展開するセグメント同期の使用に限定されるものではない。上述のように、同期復調器２０内のＦＰＬＬ５８は（図２）、双位相安定である。よって、出力データの位相は、反転することができる。ディジタルプロセッサ２４における極性反転器５９は、必要に応じて、データ信号の位相を反転する。極性反転器５９は、極性選択回路（図５）からの信号によって制御される。図５において、フィルタ６２の出力に発生する相関同期パターンのサインビットは、第１のフリップフロップ８２のＤ入力に接続される。そのＱ出力は、第２のフリップフロップ８４のＤ入力及び比較器８６の一方の入力に接続される。比較器８６の第２の入力には、フリップフロップ８４のＱ出力が供給される。比較器８６の出力は、３ビットカウンタ８８のリセット入力に供給され、そのキャリー出力は、ＡＮＤゲート９０の一方の入力に接続される。ＡＮＤゲートの第２の入力には、フリップフロップ８２のＱ出力が接続され、ゲートの出力は、トグルフリップフロップ９２のトグル入力に接続される。フリップフロップ９２のＱ出力は、極性反転器５９の動作を制御する極性反転制御信号となる。フリップフロップ８２乃至８４及びカウンタ８８は、セグメント同期発振器９８から発生されたセグメント同期信号によりクロックされる（図３）。フィルタ６２の相関出力のサインビットは、同期復調器２０の出力が適正に位相があっているときは、論理０である。サインビットの論理が１であれば、反転器８０は、ディジタルプロセッサ２４に供給されるデータ信号の極性を反転する。さらに詳細には、フリップフロップ８２及び８４は、同期相関フィルタ６２の連続出力のサインビットを蓄積するように動作される。論理０及び論理１のサインビットは、それぞれ、Ｑ＝０及びＱ＝１のフリップフロップ状態である。サインビットが８連続セグメント同期キャラクタに対して変化しなければ（即ち、比較器８６から出力がなければ）、カウンタ８８の出力は、ＡＮＤゲート９０に現サインビットの極性をチェックさせる。論理０でなければ（即ち、フリップフロップ８２の状態がＱ＝１）、ＡＮＤ９０は、フリップフロップ９２をトグルするための出力を発生し、それによって、極性反転器５９に状態変化をさせる。サインビットが論理０であれば、ＡＮＤゲート９０は、出力せず、反転器８０の状態は変わらない。図６に、（図２の）ＦＰＬＬ５８の実施の形態を示す。ＦＰＬＬ５８は、以後に記載するように、マイクロプロセッサ１２からのＡＦＣ無効信号にも応答する。ＦＰＬＬは、一般に、抵抗Ｒ１、Ｒ２及びＲ３、コンデンサＣ１、Ｃ２及びＣ３の直列回路を含むＡＦＣフィルタ８０を備える。フィルタ８０の入力は、復調Ｉチャネルデータ信号を受信するために接続され、その出力は、リミタ８２の第１の入力に接続される。リミタ８２の第２の入力は、ポテンショメータ９１へ接続された抵抗８８を介して参照電圧が供給される。リミタ８２の出力は、乗算器８４の入力に供給される。復調されたＱ信号は、乗算器８４の第２の入力に供給され、その出力はＰＬＬフィルタ８６に接続される。ＰＬＬフィルタ８６は、ＶＣＯ４４を制御するために電圧Ｖｔを出力する（図２）。さらに、本発明に従うと、リミッタ８２の第２の入力は、抵抗９２を介してセグメント同期ロック信号に応答して動作されるスイッチ９４の閉端子（Ｃ）にも接続される。スイッチ９４の可動部分は、ＡＦＣ無効信号に応答して動作され、図３のスイッチ７３から供給される他のスイッチ１００に接続される。スイッチ７３は、＋５Ｖ又は０Ｖ（接地）のいずれかと、双位相安定ＦＰＬＬ８８のロックアップ極性に従い接続される。直列の多重スイッチ構成は、セグメントロックが達成され、ＡＦＣ無効信号が非活性である間、ＦＰＬＬがラッチされるのを不可能とする。この結果、本発明のパイロット増加回路は、チャネル変更、オン／オフスイッチ操作等に応答して、直ちに無効とされる。ＡＦＣフィルタ８０は、（１）Ｉチャネルデータ信号中の高周波データ成分を除去するため、及び（２）入力信号の位相シフトを与えるために、それぞれ、図７Ａ及び７Ｂの実線で示すような、振幅及び位相についての周波数応答特性を有する。公称復調周波数からＶＣＯ４４の周波数の誤差は、Ｉ及びＱ信号中のビート周波数の発生において影響される。ビート周波数が過度でない限り、即ち、ＶＣＯ４４の周波数が公称復調周波数の設定範囲内であれば、ＡＦＣフィルタ８０はＶＣＯ周波数の訂正を許容するために、十分な振幅及び位相の出力を発生する。このような訂正は、ＰＬＬフィルタ８６に周波数数訂正信号を供給するために、Ｑ信号でＡＦＣフィルタ８０の限定された出力を乗算することによって行われる。図７及び７Ｂに関して、ビート周波数が増大するにつれて、ＡＦＣフィルタ応答の振幅は減少し、それによる位相シフトは１８０°に達する。これら両要素は、必要な周波数訂正を行うためのＡＦＣフィルタ８０の有効性を減少する。特に、フィルタの位相シフトが１８０°を超えたとき、ＶＣＯ４４の周波数は実際、周波数同期を行うために要求される周波数から、反対方向に押される。受信機オン、チャネル変更又は信号損失の条件の間、ＶＣＯ４４の周波数は、公称周波数と十分に異なり、ＦＰＬＬが水晶発振器３４の出力に応答して動作されたときでも、受信信号の捕捉を非常に困難とする。ＡＦＣ無効信号により動作され、Ｉ信号に応答してＡＦＣフィルタ８０の出力端子９０に電流を注入するためのチャージポンプ８８を備えることにより、このような問題点が解決される。これにより、実際には、図７Ａ及び７Ｂで波線で示されたように、振幅及び位相応答特性を修正する。修正された振幅応答により、周波数の増加に対してフィルタの振幅応答及び位相シフトにおいて、一層緩やかなロールオフ（上向き転移）が与えられる。さらに重要な点は、位相シフトが、本質的に周波数の増加に対して、約９０°で固定され、１８０°まで達しないことである。このように、ＡＦＣフィルタ８０は、１８０°より小さい（即ち、約９０°）位相シフトを有する増加されたレベルの出力信号を供給して、初期期間に、水晶発振器３４の出力に応答してキャリア捕捉を促進する。本発明は、このように、受信信号中のパイロットに応答して小さいＤＣ電圧を供給する捕捉回路（ＦＰＬＬ５８）の性能を改善することを提供する。捕捉に先立ち、ＡＧＣシステムが、ＤＣパイロットを拡大して周波数ロックの捕捉を補助するような最大利得で動作されることがわかる。ＡＧＣの通常の、コヒーレント動作の間（セグメント同期ロックが確立後）、ＩＦ利得が初期期間の始めにおけるものから減少され、ＤＣパイロットもそのようになる。ＦＰＬＬ５８を一部に含むアナログ復調器２０の多種の回路素子は、小さいＤＣ電圧をオフセットできるＤＣ電圧を導く。データシンボルもまた、多値レベルであり、フィルタ８０の出力で展開されるＤＣパイロットの大きさを減少することによりＦＰＬＬのロック安定性に反対に影響しうる。いくつかの場合で、復調器２０のデータ又は偽ＤＣ電圧（spurlous DC voltage）が、そのＤＣを克服することができ、ロック損失又はＶＣＯ４４のデータ依存位相変調への導入という結果となる。これは、本発明において、パイロットＤＣへ（比較的）大きい増大ＤＣ電圧を供給することにより、そしてチップ内のデータ又は偽ＤＣ電圧のためにＦＰＬＬのアンロックを妨ぐことにより、セグメント同期ロックが達成されたとき、ＡＦＣをクランプ又はラッチすることにより排除される。セグメント同期ロックがスイッチ９４及び１００により確立されたとき、＋５Ｖ又は接地電位のいずれかが、リミッタ８２の第２の入力に供給される。＋５Ｖ又は接地電位の決定は、同期相関フィルタ６２からの検出されたサインビットにより行われる。サインビットは、データ及びパイロットの極性を決定する。ＦＰＬＬは双位相であり、いずれかのパイロット極性でロックすることができ、それがロックするＤＣの極性がいかなるものであっても、本発明の構成で強化される。本発明から離れずに当業者によって、記載された本発明の実施の形態において、様々な変更を行うことができることが認められる。本発明の特有の回路・構成は、当業者により適宜変更することができ、また、本発明は、特許請求の範囲に記載されたものにのみ限定される。

【手続補正書】特許法第１８４条の８【提出日】１９９５年１０月３１日【補正内容】請求の範囲１．データ及びその中のＤＣパイロット成分を回復するための受信信号に応答する双位相安定同期復調器を含む受信機を動作する方法であって、前記データは、連続したデータセグメントにフォーマットされ、各々のデータセグメントは同期キャラクタを含み、サインビットを含むデータセグメント同期情報を前記回復されたデータから得て、前記サインビットを前記ＤＣパイロット成分を増大するために使用するステップを備えた前記方法。２．前記ＤＣパイロット信号成分は、ＦＰＬＬ（周波数位相ロックループ）をロックするために回復され、最後に記載された前記ステップは、前記サインビットが誤った極性を示したときに前記回復されたデータを位相反転すること、及び、前記データセグメント同期情報及び前記サインビットに応答して前記ＤＣパイロット成分を増大するためにＤＣ電圧を供給することを含むことを特徴とする請求項１に記載の方法。３．前記ＤＣパイロット成分を回復するための前記同期復調器中にフィルタを含み、前記方法は、前記サインビット及び前記データセグメント同期情報に応答して前記フィルタを無効とするためにＤＣ電圧を供給するステッブを含むことを特徴とする請求項１又は２に記載の方法。４．同期キャラクタ及びパイロット成分を含むデータセグメントが繰り返しフォーマットされたディジタルテレビ信号を受信するためのテレビ受信機であって、前記受信機は、前記テレビ信号からデータ及び前記ＤＣパイロット成分を回復するためのサンプリング手段と、前記ＤＣパイロット成分によりロックされ、前記サンプリング手段を制御するための双位相安定位相ロックループを含む同期復調手段と、前記回復されたデータの位相を反転するための位相反転手段と、前記回復されたデータの極性を示すサインビットを生成するための前記同期キャラクタに応答する手段と、前記サインビットが不適当な極性を示すとき前記位相反転手段を動作する手段と、前記双位相安定位相ロックループを安定化させるための前記サインビットに応答する手段とを備えたテレビ受信機。５．前記データセグメント同期キャラクタに応答する前記手段は、前記安定化手段の動作を制御するためのセグメントロック信号を供給することを特徴とする請求項４に記載の受信機。６．前記双位相安定位相ロックループは、前記ＤＣパイロット成分を回復するためのＡＦＣフィルタを含み、また、前記安定化手段は、前記セグメントロック信号に応答して前記ＡＦＣフィルタを無効とするための増大されたＤＣ電圧を出力するための手段を含むことを特徴とする請求項５に記載の受信機。７．前記増大されたＤＣ電圧の極性は、前記サインビットの極性により決定されることを特徴とする請求項６に記載の受信機。８．ディジタル符号化変調信号を復調するための装置であって、第１の極性又は第２の反対極性のいずれかを有する復調出力信号を発生するための前記ディジタル符号化変調信号に応答する復調器を含み、前記復調出力信号は、ＤＣパイロット成分を含み、前記復調信号の極性を決定するための手段と、前記ＤＣパイロット成分を増大させるための前記決定手段に応答する手段とを備えた装置。９．前記ディジタル符号化変調信号は、多値シンボルの繰り返しセグメントを含み、各々のセグメントはセグメント同期キャラクタを含み、前記装置は、前記セグメント同期キャラクタに応答するセグメントロック信号を供給するための手段と、前記ＤＣパイロット成分を回復するための前記復調器内のフィルタ手段と、前記決定手段及び前記セグメントロック信号に応答する前記フィルタ手段を無効とするために増大されたＤＣ電圧を供給する前記増大する手段とを含むことを特徴とする請求項８に記載の装置。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＣＡ，ＣＮ，ＪＰ，ＫＲ，ＭＸ (72)発明者スグリニォーリ、ゲーリー、ジェイ. アメリカ合衆国イリノイ州、マウント、プロスペクト、ジュニパー、レイン、1139

Claims

【特許請求の範囲】１．データ及びその中のＤＣパイロット成分を回復するための受信信号をサンプリングする双位相安定同期復調器を含む受信機を動作する方法であって、前記データは、連続したデータセグメントにフォーマットされ、各々のデータセグメントは同期キャラクタを含み、サインビットを含むデータセグメント同期情報を前記サンプリングされた信号から得て、前記データセグメント同期情報に応答して前記サインビットを前記ＤＣパイロット成分を増大するために使用するステップを備えた前記方法。２．前記ＤＣパイロット信号成分は、ＦＰＬＬ（周波数位相ロックループ）をロックするために回復され、最後に記載された前記ステップは、前記サインビットが誤った極性を示したときに前記回復されたデータを位相反転すること、及び、前記データセグメント同期情報及び前記サインビットに応答して前記ＤＣパイロット成分を増大するためにＤＣ電圧を供給することを含むことを特徴とする請求項１に記載の方法。３．前記ＤＣパイロット成分を回復するための前記同期復調器中にフィルタを含み、前記方法は、前記サインビット及び前記データセグメント同期情報に応答して前記フィルタを無効とするためにＤＣ電圧を供給するステップを含むことを特徴とする請求項１又は２に記載の方法。４．同期キャラクタ及びパイロット成分を含むデータセグメントが繰り返しフォーマットされたディジタルテレビ信号を受信するためのテレビ受信機であって、前記受信機は、前記テレビ信号からデータ及び前記ＤＣパイロット成分を回復するためのサンプリング手段と、前記サンプリング手段を制御するための前記ＤＣパイロット成分によりロックされた双位相安定位相ロックループを含む同期復調手段と、前記回復されたデータの位相を反転するための位相反転手段と、前記回復されたデータの極性を示すサインビットを生成するための前記同期キャラクタに応答する手段と、前記サインビットが不適当な極性を示すとき前記位相反転手段を動作する手段と、前記双位相安定位相ロックループを安定化させるための前記サインビットに応答する手段とを備えたテレビ受信機。５．前記データセグメント同期キャラクタに応答する前記手段は、前記安定化手段の動作を制御するためのセグメントロック信号を供給することを特徴とする請求項４に記載の受信機。６．前記双位相安定位相ロックループは、前記ＤＣパイロット成分を回復するためのＡＦＣフィルタを含み、また、前記安定化手段は、前記セグメントロック信号に応答して前記ＡＦＣフィルタを無効とするための比較的大きいＤＣ電圧を出力するための手段を含むことを特徴とする請求項５に記載の受信機。７．前記比較的大きいＤＣ電圧の極性は、前記サインビットの極性により決定されることを特徴とする請求項６に記載の受信機。８．ディジタル符号化変調信号を復調するための装置であって、第１の極性又は第２の反対極性のいずれかを有する復調出力信号を発生するための前記ディジタル符号化変調信号に応答する復調器を含み、前記復調出力信号は、ＤＣパイロット成分を含み、前記復調信号の極性を決定するための手段と、前記ＤＣパイロット成分を増大させるための前記決定手段に応答する手段とを備えた装置。９．前記信号は、多値シンボルの繰り返しセグメントを含み、各々のセグメントはセグメント同期キャラクタを含み、前記装置は、前記セグメント同期キャラクタに応答するセグメントロック信号を供給するための手段と、前記ＤＣパイロット成分を回復するための前記復調器内のフィルタ手段と、前記決定手段及び前記セグメントロック信号に応答する前記フィルタ手段を無効とするために比較的大きいＤＣ電圧を供給する前記増大する手段とを含むことを特徴とする請求項８に記載の装置。