KR100274291B1 - 회복된 dc 파일럿 성분을 증가시킴으로써 복조기를 안정화하는 수신기 동작 방법, 텔레비전 수상기 및 복조 장치 - Google Patents

Abstract

데이타가 고정된 심볼 레이트에서 발생하는 심볼의 형태로 있는 텔리비전 수신기용 이중 모드 AGC 시스템으로, 상기 심볼은 각각 동기 문자를 갖는 연속하는 데이타 세그먼트로 보내지며, AFC 디피트 신호의 인에이블은 IF 이득이 최대가 되는 동안에 초기 간격을 규정한다. AFC 디피트 신호가 비활성이될 때, 수신기는 IF 증폭기의 이득이 IF 신호가 8개의 연속하는 심볼 클럭의 기간동안 클리핑 레벨을 초과할 때에는 언제든지 점진적으로 감소되는 비-코히런트 모드로 동작된다. 세그먼트 동기 클럭 발생시, 정규 코히런트 모드가 시작되며, 여기에서 AGC는 신호 특성 즉, 데이타 세그먼트 동기에 응답한다. 비-코히런트 AGC 모드에서 이용가능한 이득 변경의 레이트는 정규 코히런트 AGC 모드에서 보다 크게 된다.

Description

회복된 DC 파일럿 성분을 증가시킴으로써 복조기를 안정화하는 수신기 동작 방법. 텔레비전 수상기 및 복조 장치

최근, 디지탈 신호의 텔레비전 신호를 송신 및 수신하기 위한 다수의 시스템이 제안되어 왔다. 텔레비전 신호는, 실례로, 압축된 광대역 고선명 텔레비전(HDTV)신호나, 하나 이상의 압축된 국가 텔레비전 시스템 위원회(NTSC)신호를 구비할 수 있다. 그러한 전송을 실행하도록 고려된 두 가지의 가장 광범위한 진척된 변조 기술은 구상 진폭 변조(QAM)와 잔류 측파대 변조(VSB)가 된다. 미국특허 번호 5,087,975는, 채널의 하위 에지(edge)에서 비교적 작은(저레벨) 파일럿으로, 표준 6MHz 텔레비전 신호상에서 연속하는 M-레벨 심볼의 형태로 텔레비전 신호를 전송하는 VSB 시스템을 공개한다. 심볼을 특성화하는 레벨 M(즉, VSB모드)의 수는 변화할 수 있으나, 심볼 레이트 684H(약 10.76 Megasymbols/sec.)의 레이트에서와 같이 고정되는 것이 바람직하다. 어떤 특정 레벨에서 사용되는 심볼의 수는 주로 전송 매체를 특성화하는 신호 대 잡음(S/N)비의 기능이 되며, 보다 적은 수의 심볼 레벨은 S/N비가 낮은 상황에서 이용된다. 24, 16, 8, 4 및 2의 심볼 레벨들을 수용하는 시스템은 대부분의 조건을 만족하도록 적합한 유연성을 제공한다. M의 보다 낮은 값들은 감소된 전송 비트 레이트의 희생으로 개선된 S/N비의 실행을 제공할 수 있다. 실례로, 10.76 메가비트/초의 레이트를 가정하면, 2-레벨 VSB 신호(심볼당 1비트)가 10.76 메가비트/초의 전송 비트 레이트를 제공하고, 4-레벨 VSB 신호(심볼당 2비트)는 21.52 메가비트/초의 전송 비트 레이트를 제공하는 형태가 계속된다.

본 발명은 일반적으로 디지탈 데이타 수신기에 관한 것으로, 특히 디지탈 텔레비전 신호 수신기에 관한 것이다.

제1도는 M-레벨 VSB 신호를 수신하도록 구성된 수신기의 부분 블럭도.

제2도는 제1도의 IF 증폭기 및 동기 복조기의 보다 상세한 도면.

제3도는 수신기용 AGC를 제어하기 위한 회로를 나타내는 도면.

제4도는 AGC 회로의 동작 모드를 나타내는 도면.

제5도는 필요할 경우 데이타를 자동적으로 위상 변환하는 데이타 극성 변환기를 나타내는 도면.

제6도는 본 발명에 따른 세그먼트 로크 구동 AFC를 나타내는 도면.

제7a도 및 제7b도는 제6도 필터의 동작을 설명하는 곡선을 나타내는 도면.

디지탈 텔레비전 수신기의 적절한 동작은 수신된 캐리어 신호가 비교적 빠르게 포착되고, 무선 주파수(RF) 및 중간 주파수(IF) 섹션의 이득이 적절히 조절될 필요성을 갖는다. QAM 수신기의 캐리어 획득은 파일럿 일부의 부재로 인하여 비교적 어렵다. 상술된 VSB 시스템에서의 파일럿 사용은 캐리어 획득을 상당히 용이하게 하지만, 파일럿의 비교적 낮은 레벨과 VSB 수신기에서 이용되는 동기 복조기의 제한된 풀-인(pull-in) 범위로 인하여 일부 어려움과 직면하게 될 수 있다. 본 발명의 한 관점이 주파수 및 위상 고정 루프(FPLL)의 풀-인을 향상시키는 것이고, 또 다른 것은 개선된 자동 이득 제어(AGC) 시스템을 처리하는 것이다. 또한, 동기 복조기에서의 FPLL은 2단계 안정 상태가 된다. 결과적으로, 출력 데이타의 위상은 반전될 수 있게 되며, 따라서, 반전된 위상이 될 필요가 있다. 더욱이, FPLL의 로크-업 특성은 자동 주파수 제어(AFC) 필터의 특성에 의해 제어되며, 본 발명의 또 다른 관점에 있어, 그러한 특성의 개선이 제공되어 진다. 본 발명은 FPLL을 안정화하기 위한 세그먼트 구동 AFC 래치와 관련하고 있다.

따라서, 본 발명의 기본적인 목적은 직류(DC) 파일럿을 발생시키는 동기 복조기를 활용하는 디지탈 데이타 수신기에서 개선된 FPLL을 제공하는 것이다.

본 발명의 또 다른 목적은 데이타 진폭 또는 노이즈에 의해 영향받지 않는 개선된 FPLL을 제공하는 것이다.

본 발명의 또 다른 특징 및 이점들은 도면과 관련한 본 발명의 적절한 실시예의 다음 설명으로부터 보다 명백해질 것이다.

상술된 바와 같이, 송신된 VSB 신호는 6MHz 텔레비전 신호의 하위 경계에서 작은 파일럿을 적절히 포함하며, 이는 채널의 상위 경계에 근접한 약 46.69MHz의 중간 주파수(IF)로 변환된다. 또한, 그에 제한되지는 않지만, 송신된 신호는 각각 313 데이타 세그먼트들을 포함하는 연속하는 데이타 프레임들을 적절히 구비한다. 각각의 데이타 세그먼트는 (약 10.76 메가심볼/초의 레이트에서 발생하는) 832 심볼들을 포함하며, 그중 828 심볼은 데이타용으로 이용되고, 4 심볼은 세그먼트 동기 문자를 규정하기 위하여 각각의 데이타 세그먼트의 고정 위치에 제공된다. 데이타 세그먼트 동기 문자는 단지 2-레벨 심볼 만을 구비하고, 데이타 심볼은 그 적용에 따라 2, 4, 8, 16 또는 24 레벨이 될 수 있다. 또한 각 프레임의 제 1 데이타 세그먼트는 프레임의 남아있는 312 데이타 세그먼트의 데이타 심볼의 레벨 M(24, 16, 8, 4 또는 2)을 식별하는 VSB 모드 제어 신호와 프레임 동기화 코드를 나타내는 연속하는 2-레벨 심볼을 구비한다.

파일럿은 오프셋(일정한 DC 레벨)을 심볼값으로 이끌어 송신기에서 편리하게 발생될 수 있다. 수신기에 있어서, 오프셋은 캐리어 복원을 위해 이용되는 일정한 DC를 발생한다. 본 발명의 한 관점에 따라, 이와 같이 수신기에서 "복원된" DC는 이후의 처리를 최적화하기 위해 캐리어 획득 후에 데이타 채널로부터 제거된다.

도 1을 참조하면, 수신된 RF 신호는 마이크로프로세서(12)에 의해 제어되는 튜너(10)에 의해 IF 신호로 변환된다. 마이크로프로세서(12)는, 선택된 채널을 동조하기 위해 적합한 신호를 튜너(10)에 공급하기 위하여 키보드(14) 또는 IR 수신기(16)로부터의 사용자 입력에 응답한다. 46.69 MHz에서의 파일럿 신호를 포함하는 IF 신호는 튜너(10)로부터 약 41-47 MHz의 대역 통과를 갖는 SAW 필터를 통하여 IF 증폭기 및 동기 복조기(20)로 공급된다. 복조기(20)의 아날로그 기저대 출력은 커패시터(21)를 통하여 아날로그 대 디지탈(A/D) 변환기(22)로 연결되며, 변환기에서는 신호를 샘플링하여, 2진 형태의 M-레벨 심볼 정보를 디지탈 프로세서(24)에 제공한다. 커패시터(21)는 A/D(22) 입력으로부터 상술된 DC 오프셋을 제거한다. 이후 보다 상세히 설명될 바와 같이, A/D(22)는 디지탈 프로세서(24)에 의해 발생된 클럭 신호에 응답하여 정확한 심볼 시기에 복조기(20)의 출력을 샘플링하도록 동작한다. 디지탈 프로세서(24)는 데이타를 공급하며, 또한 AGC 제어 신호를 IF 증폭기 및 동기 복조기(20)에 공급하고, 다음으로 상기 복조기는 지연된 AGC 신호를 튜너(10)에 공급한다. 복조기(20) 및 디지탈 프로세서(24)모두는 파워-업, 채널 변경 및 프레임 동기화 또는 데이타 세그먼트의 손실과 같은 선택된 개시 조건에 따라서, 마이크로프로세서(12)에 의해서 발생된 AFC 디피트(Defeat) 신호에 응답한다. 최종적으로, 데이타 출력의 위상이, 동기 복조기내의 FPLL이 2단계 안정되므로 인하여, 반전될 수 있으므로, 적절한 데이타 위상을 제공하기 위한 자동 장치가 역시 포함될 수 있다. 이러한 것은 도 5와 관련하여 더욱 상세히 설명된다.

IF 증폭기 및 동조 복조기(20)는 도 2에서 보다 상세히 도시된다. SAW 필터(18)로부터의 IF 신호는 이득 제어 증폭기(30)를 통하여 IF 스위치(32)의 한 입력으로 공급된다. 증포기(30)의 이득은 AGC 제어 및 충전 펌프(31)에 의해 제어된다. 회로(31)는 증폭기(30)의 이득을 제어하도록 커패시터(33)를 소정의 값으로 충전 및 방전하기 위해 이득-업(상향) 및 이득-다운(하향) 신호에 응답한다. 회로(31)는 또한 튜너(10)로의 적용을 위해 지연된 AGC 신호를 발생한다.

수정 발진기(34)는 파일럿(46.69 MHz)의 주파수에서 비교적 강한 신호를 IF 스위치(32)의 제 2 입력에 공급하기 위하여 마이크로프로세서(12)로부터의 AFC 디피트 신호에 응답하여 인에이블된다. IF 스위치(32)는 또한 수정 발진기(34)의 출력을 스위치 출력에 연결하기 위해 AFC 디피트 신호에 응답하며, 그렇지 않으면 IF 증폭기(30)의 출력을 그 출력에 연결하도록 동작한다. 이와 같이 AFC 디피트 신호가 부재일 때 IF 스위치(32)의 출력은 IF 신호가 되고, AFC 신호가 존재할 때, 수정 발진기(34)의 출력이 된다.

IF 스위치(32)의 출력은 멀티플라이어(40 및 42)쌍의 제 1 입력에 인가된다. 전압 제어가능 발진기(VOC)(44)는 4 ×파일럿 주파수와 같은 주파수(즉, 186.76 MHz)로 출력을 발생하며, 그 출력은 파일럿 주파수에서 90℃ 위상-변위 신호 쌍을 발생하기 위해 4분할 프리스케일러 회로(46)에 공급된다. 동상(0°) 신호는 동상 기저대 성분 Ⅰ를 발생하도록 멀티플라이어(40)의 제 2 입력에 인가되며, 직각(90°) 신호는 직각 기저대 성분 Q를 발생하도록 멀티플라이어(42)의 제 2 입력에 인가된다. I 및 Q 성분은, 제 2 이상의 고조파 혼합기 생성물을 제거하도록 각각의 저역 필터(50 및 52)를 통하여 연결되고, 소정의 출력 레벨을 발생하도록 각각의 증폭기(54 및 56)에 의해 증폭된다. 증폭된 I 및 Q 성분들은, 도 6에 도시된 AFC 필터, 리미터, 제 3 멀티플라이어 및 PLL 필터를 포함하는 FPLL 회로(58)의 각각의 입력들에 공급된다. FPLL 회로(58)는 널리 공지된 방법으로 VCO(44)에 의해 발생된 신호의 주파수 및 위상을 파일럿 주파수의 4배로 로크하기 위한 튜닝 전압 Vt를 발생하도록 동작한다. 상술된 바와 같이, 커패시터(21)는 1 채널 신호의 DC 오프셋이 A/D(22)로 인가되지 못하게 한다. 이러한 방법에 있어서, 분할기(46)에 의해 생성된 직각 신호는 수신된 IF 신호를 적절히 복조하기 위하여 파일럿 IF 주파수로 고정된다.

파워-업 또는 채널 변경 동안과 같은 어떤 개시 형태의 상태 동안에, VCO(44)의 주파수는 186.76 MHz의 그 정규 주파수와는 다르게 될 수 있으므로, 비교적 작은 수신 파일럿에 응답하여 동기 복조기(20)에 의한 빠른 로크-업이 발생할 수 없다. (동기 복조기(20)는 주로 약한 파일럿 신호를 갖는 IF 주파수에서 단지 약 ±100 KHz의 풀-인 범위를 가지며, 이에 반하여 강한 신호를 갖는 그 풀-인 범위는 통상 약 ±750 KHz가 된다.) 이러한 문제를 완화하기 위하여, 수정 발진기(34)의 비교적 강한 46.69 MHz 출력이, AFC 디피트 신호의 지속기간에 의해 규정된, 초기 간격동안 IF 스위치(32)를 통하여 멀티플라이어(40 및 42)의 입력에 공급된다. 즉, IF 증폭기(30)로부터 수신된 IF 신호보다는 AFC 디피트 신호가 인에이블된다. 초기 간격은 최대 이득의 고정된 기간(대략, 200밀리초(ms))을 구비한다. 이득을 최대로 가져가는데는 약 1ms가 걸리는데, 이는 초기 간격의 부분으로 여겨진다. AFC 디피트 신호 지속기간에 상응하는 초기 간격동안에, IF 증폭기 이득은 IF 신호의 실제 레벨에 관련 없이 그 최대 레벨에서 유지된다. 이와 같이, 상기 간격 동안에, AGC 시스템은 무시된다.

IF 파일럿의 주파수에서 비교적 강한 신호는 그 초기 간격동안 수정 발진기(34)로부터 동기 복조기로 공급되어, 동기 복조기(20)로 하여금 VOC(44)의 주파수가 그 공칭값을 빠르게 갖게 하도록 한다. 초기 간격후, AFC 디피트 신호의 부재에 의해 결정된 바에 따라, 증폭기(30)로부터의 IF 신호는 IF 스위치(32)에 의해 동기화 복조기로 공급된다. VOC(44)는 정규 복조 주파수에 매우 근접하게 있게 되고 IF 증폭기 이득은 그 최대치에 있게 되므로, FPLL(58)은 수신된 파일럿의(두 극성 중 어느 하나가 될 수 있는) 주파수 및 위상에 VCO(44)를 용이하게 고정할 수 있게 되어 적합한 복조를 용이하게 한다.

복조된 데이타는 커패시터(21)를 통해 동기 복조기(20)의 Ⅰ 채널로부터 A/D(22)(도 1)의 입력으로 공급된다. A/D(22)는 디지탈 프로세서(24)로부터의 클럭 신호에 응답하여, 정확한 샘플링 지점들에서 아날로그 Ⅰ 채널 데이타 신호를 샘플링하여 그에 따라 수신된 심볼들의 진폭들을 나타내는 2진 Ⅰ 채널 데디타 비트 스트림을 디지탈 프로세서에 제공한다. 심볼 값들은 제로 축에 대하여 바람직하게 대칭적으로 배치되며, DC 오프셋의 어떠한 존재도 제로 축에 대한 값을 경사지게 한다. 그러한 경우에 있어서, A/D(22)는 다른 방향에 비해 한 방향에서 보다 큰 진폭을 처리할 필요가 있다. 이러한 것은 주어진 해상도 레벨에 대해 더 많은 비트들을 갖는 A/D를 필요로 한다. 커패시터(21)에 의한 데이와 채널로부터의 DC 오프셋 제거는 A/D(22)의 대칭 입력을 가능하게 하고, 결과적으로 A/D(22)의 최적 이용을 가능하게 한다. A/D(22)에 의한 클럭 신호 제어 샘플링은 병합 출원 일련번호 07/894,388에 기술된 바에 따라 적절히 발생된다.

디지탈 프로세서(24)를 나타내는 도 3에 도시된 바와 같이, 2진 Ⅰ 채널 데이타 비트 스트림이 극성 변환기(59)(도 5와 관련하여 기술될 바와 같이 극성 변환 제어 신호에 의해 제어됨)로 공급되고, 그로부터 심볼 동기 필터(60) 및 동기 보정 필터(62)로 공급된다. 필터(60)는 각각의 세그먼트 동기 문자에 응답하여 동기 문자의 중심에서 제로-크로싱을 갖는 식별기 형태의 출력을 생성한다. 필터(62)는 필터(60) 출력의 제로 크로싱과 적절하게 일치하는 비교적 큰 펄스를 발생하도록 구성된다. 필터(62)의 출력은 필터(62)에 의해 발생된 펄스에 의해 PLL(64)로 게이트 된다. 심볼 클럭 발생기(66)는 게이트된 신호가 제로인 경우 적절하게 위상에 맞추어 진다. 이러한 상황에서는 PLL(64)에 의해 실행되는 게이트된 신호에 대한 보정은 없게 된다. 하지만, 게이트된 신호가 포지티브 또는 네가티브인 경우에는, 게이트된 신호가 원하는 제로 값에 도달할 때까지, 심볼 클럭의 위상을 보정하도록 PLL(64)에 의해 적절한 에러 신호가 발생된다. 상술한 바와 같이, 본 발명의 이러한 점들은 병합 출원 일련 번호 08/174,867에 청구된 바와 같다.

동기 복조기(20)의 록-업(lock-up)을 용이하게 하기 위하여, 수신기는 초기 간격후 짧은 기간 동안 비-코히런트 AGC 모드로 동작되며, 이후 또 다른 모드로서 정규 신호 수신에 대응하는 보다 긴 주기인 그 정규의 코히런트 AGC 모드로 동작된다. 이들 세 주기들은 도 4에 도시된다. 특히, 초기 기간 (즉, AFC 디피트 신호가 수신기의 턴-온, 채널 변경 또는 신호 상태의 손실로 인하여 인에이블되는) 동안 IF 신호의 비교적 작은 수신 파일럿에 대한 FPLL(58)의 록-업을 용이하게 하도록 고정 기간 동안 최대 이득으로 IF 증폭기(30)를 동작시키는게 바람직하다. 이후, 비-코히런트 AGC 모드 (비-코히런트 주기)동안, 세그먼트 동기 클럭이 얻어질 때까지 IF 증폭기(30)의 이득은 빠르게 감소되며, 이후 AGC는 그 코히런트 모드(코히런트 또는 정규 AGC 주기)에서 동작되고, 증폭기 이득은 IF 신호 진폭의 함수로서 비교적 완만하게 제어된다. 적절한 실시예에 있어서, AGC는 세그먼트 동기로부터 유도된다.

특히(다시 도 3을 참조하면), 디코더(68)는 AFC 디피트 신호 (및, 세그먼트 동기 클럭 신호)에 응답하여, 제 2 디코더(70)로 하여금 충전 펌프(31)로 공급되는 이득-업 신호를 발생하게 하여, 입력 신호 세기와 무관하게 IF 증폭기(30)의 이득을 그 최대값으로 빠르게 증가시키게 한다. 이러한 최대 이득은 초기 간격의 지속 기간 동안 유지된다. 초기 간격 이후, 즉 AFC 디피트 신호가 디스에이블 될 때, 시스템은 비-코히런트 모드로 들어가며, 여기에서 2진 Ⅰ 채널 데이타 신호가 비교기(72)에 의해 최대값 또는 클리핑 레벨과 연속적으로 비교된다. 수신된 데이타 신호의 절대값이 8개의 연속하는 심볼에 대한 클리핑 레벨을 초과한다면, 디코더(68)는, 소정의 양 또는 증분 만큼 증폭기(30)의 이득을 줄이기 위해 디코더(70)가 이득-다운 신호를 발생하도록 하는 출력을 발생한다. 이러한 것은 비교기(72)에 의해 요구되는 조건이 만족되는한 지속된다. 조건이 만족되지 않는 기간동안에는 이득 감소는 발생하지 않는다. 세그먼트 동기 로크가 도달될 때, 디코더(68)는 디스에이블되고, 수신기는 코히런트 AGC 모드로 들어가며, 여기에서, 증폭기(30)의 이득은, 필터(62)의 출력에서 발생된 상관 펄스에 의해 표시되는, 실례로 세그먼트 동기 문자로부터 결정되는 바의 수신된 IF 신호의 세기에 따라 제어된다. 상관 펄스는, 동기 복조기(20)가 두 위상들 중 어느 한 위상에서 로크-업할 수 있으므로 데이타 극성이 바르게 되도록, 극성 선택 회로(도 5에 도시)에 인가된다.

도시된 바와 같이, 상관 펄스 및 극성 선택 부호 비트에 응답하여 전개되는 극성 변환 제어(도 5)는, 기술된 바와 같이 도 6의 FPLL에 접지 전압(제로) 또는 +5V를 공급하는 스위치(73)의 위치와 극성 변환기(59)의 극성을 제어하도록 이용된다. 본 발명은 이러한 특징을 포함하고 있다.

기준 레벨은 합산기(76)에서 상관 펄스로부터 감산되며, 그 결과는 AGC 적분기(74)에 적분되고, 그 출력은 충전 펌프(31)를 제어하기 위해 디코더(70)에 인가된다. 특히 합산기(76)의 적분된 출력이 제 1 레벨을 초과할 때, 이득-다운 신호가 증폭기(30)의 이득을 줄이도록 디코더(70)에 의해 발생되며, 집적된 신호가 제 2 레벨이하로 떨어질 때, 이득-업 신호가 증폭기(30)의 이득을 증가시키도록 디코더(70)에 의해 발생된다. 적분기(74)는 이득-업 또는 이득-다운 신호가 발생된후, 디코더(70)에 의해 리셋된다. 합산기(76)의 출력은 또한 세그먼트 동기 적분기(94)에 인가되고, 그 출력은 비교기(96)의 한 입력에 인가되며, 상기 비교기의 다른 입력에는 제로 신호 기준이 공급된다. 비교기(96)의 출력은 필터(62)로부터의 집적된 상관 펄스가 제로값 보다 크거나 같을 경우는 언제든지 세그먼트 동기 출력을 제공하기 위해 세그먼트 동기 발생기(98)에 공급하고, 세그먼트 동기 로크가 얻어 졌을 때는 세그먼트 동기 로크 신호를 공급한다.

세그먼트 동기 발생기(98)는, 충분한 수의 세그먼트 동기가 밝혀졌을 때(신뢰적인 카운터 장치를 사용함에 의해 달성될 수 있음), 세그먼트 동기 로크 신호를 발생하며, 세그먼트 동기 로크 신호는 도 5의 FPLL 회로로 전달된다. 도시된 바와 같이, 극성 변환 제어, 세그먼트 동기 로크 신호 및 AFC 디피트 신호 부재는 동기 복조기에 대한 AFC 래치의 본 발명을 실현하는데 활용된다.

비-코히런트 AGC 동작은 비교적 빠르므로, 매 8 심볼 클럭마다 이득 변경을 실행할 수 있다. 이에 반하여, 코히런트 AGC 동작은 세그먼트 동기 문자에 응답하며, 데이타 세그먼트당 단지 한 번만 이득 변경을 실행할 수 있다. 코히런트 모드 AGC는 어떠한 신호 문자에도 응답할 수 있으며, 본 발명은 AGC 전압을 전개하도록 세그먼트 동기의 사용에 제한되지 않는다는 것을 이해해야 한다.

상술된 바와 같이, 동기 복조기(20)(도 2)는 2 단계 안정된다. 결과적으로 출력 데이타의 위상은 반전된다. 디지탈 처리기(24)의 극성 변환기(59)는 필요할 경우 디지탈 신호의 위상을 반전시킨다. 극성 변환기(59)는 극성 선택 회로(도 5)로부터의 극성 변환 제어에 의해 제어된다.

도 5에서, 필터(62)의 출력에서 생성되는 상관 동기 패턴의 부호 비트는 제 1 플립-플롭(82)의 D 입력에 연결되며, 그 Q 출력은 제 2 플립=플롭(84)의 P 입력과 비교기(86)의 한 입력에 연결되며, 비교기의 제 2 입력에는 플립-플롭(84)의 Q 출력이 공급된다. 비교기(86)의 출력은 3 비트 카운터(88)의 리셋 입력에 인가되고, 그 캐리 출력(Carry output)은 AND 게이트(90)의 한 입력에 연결된다. AND 게이트(90)의 제 2 입력에는 플립-플롭(82)의 Q 출력이 공급되고, 그 게이트의 출력은 토글 플립-플롭(92)의 토글 입력에 연결된다. 플립-플롭(92)의 Q 출력은 반전 변환기(59)의 동작을 제어하는 극성 반전 변환기 신호를 구비한다. 플립-플롭(82-84) 및 카운터(88)는 세그먼트 동기 발생기(98)(도 3)로부터 유도된 세그먼트 동기 신호에 의해 클럭된다.

필터(62)의 상관 출력의 부호 비트는 동기 복조기(20)의 출력이 적절히 조절될 때 논리 0이 된다. 부호 비트가 논리 1이 된다면, 변환기(59)는 디지탈 프로세서(24)로 공급되는 데이타 신호의 극성을 반전하도록 동작한다.

특히, 플립-플롭(82-84)은 동기 상관 필터(62)의 연속하는 출력의 부호 비트를 기억하도록 동작한다. 논리 0 및 논리 1 부호 비트는 각각 Q=0 및 Q=1 플립-플롭 상태가 되게 한다. 부호 비트가 8개의 연속하는 동기 문자에서 변경되지 않는 다면(즉, 비교기(86)로부터의 출력이 없음), 카운터(88)의 출력은 현재 부호 비트의 극성을 체킹하기 위한 AND 게이트(90)를 인에이블한다. 논리 0이 아니라면, 즉, 플립-플롭(82)의 상태가 Q=1 이라면, AND 게이트(90)는 플립-플롭(92)을 토글하기 위하여 출력을 발생하고, 그에 따라 극성 변환기(59)가 상태를 변경하게 한다. 부호 비트가 논리 0이었다면, AND 게이트(90)는 출력을 발생하지 않으며, 변환기(59)의 상태는 변경되지 않는다. 도 6은 이후에 기술될 본 발명의 래치 장치와 AFC 디피트 신호에 응답하는 FPLL 회로(58)(도 2)의 적절한 실시예를 도시한다. 일반적으로 FPLL 회로(58)는 직력의 저항기 R1, R2 및 R3과, 커패시터 C1, C2 및 C3을 구비하는 AFC 필터(80)를 포함한다. 필터(80)의 입력은 복조된 Ⅰ 채널 데이타 신호를 수신하기 위하여 연결되고, 그 출력은 리미터(82)의 제 1 입력에 연결되며, 리미터(82)의 제 2 입력에는 전위차계(91)에 연결된 저항기(88)를 통하여 기준 전압이 공급된다. 리미터(82)의 출력은 멀티플라이어(84)의 한 입력에 공급된다. 복조된 Q 신호는 멀티플라이어(84)의 제 2 입력에 공급되고, 그 멀티플라이어의 출력은 PLL 필터(86)에 연결되며, 상기 필터는 VCO(44)(도 2)를 제어하기 위해 전압 Vt를 발생한다.

본 발명에 따라, 리미터(82)의 제 2 입력은 또한 저항기(92')를 통하여 세그먼트 동기 로크 신호에 응답하여 동작되는 스위치(94)의 폐쇄 단자(C)에 공급된다. 스위치(94)의 이동식 소자는, 도 3의 스위치(73)로부터 공급되는 AFC 디피트 신호에 응답하여 동작하는 또 다른 스위치(100)에 연결된다. 스위치(73)는 2 단계 안정 FPLL(58)의 로크-업 극성에 따라 +5V 또는 0V(그라운드)에 연결된다. 직열의 다중 스위치의 배치는 세그먼트 로크가 달성되고 AFC 디피트가 비활성될 때까지 동기 복조기가 래치되는 것을 저지한다. 그 결과는 본 발명의 파일럿 증가 회로가 채널 변경, 온/오프 스위치 동작 등에 응답하여 바로 억제된다.

AFC 필터(80)는, (1)Ⅰ 채널 데이타 신호의 고주파 데이타 성분을 제거하고, (2) 입력 신호의 위상 시프트를 제공하기 위하여, 도 7a 및 도 7b의 실선으로 각각 도시된 바와 같이, 진폭 및 위상 대 주파수 응답을 갖는다. 그 공칭 복조 주파수로 부터의 VCO(44)의 주파수 에러는 Ⅰ 및 Q 신호의 비트 주파수의 생성에 반영된다. 비트 주파수가 과도하지 않는 한, 즉, VCO(44)의 주파수가 공칭 복조 주파수의 주어진 범위내에 있는 한, AFC 필터(80)는 VCO 주파수의 보정을 허용하도록 충분한 진폭 및 위상의 출력을 제공한다. 그러한 보정은 주파수 보정 신호를 PLL 필터(86)로 공급하도록 AFC 필터(80)의 제한된 출력을 Q신호로 승산함으로써 달성된다. 도 7a 및 7b를 참조하면, 비트 주파수가 증가함에 따라, AFC 필터 응답의 진폭은 감소하고, 그에 따라 부과된 위상 시프트는 180°에 도달한다. 이들 요인의 모두는 필요한 주파수 보정을 이루도록하는 AFC 필터(80)의 효율을 감소시킨다. 특히, 필터의 위상 시프트가 180°를 초과할 때, VCO(44)의 주파수는 주파수 로크를 달성하는데 요구되는 것과 반대의 방향으로 밀려난다. 턴-온, 채널 변경 또는 신호의 손실이 있게 되는 수신기 상태 동안에, VCO(44)의 주파수는, 동기 복조기가 수정 발진기(34)의 출력에 응답하여 동작되는 경우라도 수신된 신호의 획득을 매우 다르게 하도록 그 공칭 주파수로부터 상당히 다르게 될 수 있다.

전술된 문제들은, 전류를 Ⅰ신호에 응답하여 AFC필터(80)의 출력 노드(90)에 주입하기 위해 AFC 디피트 신호에 의해 인에이블되는 충전 펌프(88)를 제공함으로써 극복된다. 실제로, 이러한 것은 도 7a 및 도 7b의 점선으로 도시된 바와 같이 진폭 및 위상 응답 문자를 변경시킨다. 변경된 진폭 응답은 위상 시프트에서 그리고 주파수 증가를 갖는 필터의 진폭 응답에서 더욱 점진적인 롤-오프(roll-off)를 제공하게 된다는 것을 알 수 있다. 더욱 중요한 것은, 위상 시프트는 주파수를 증가하기 위해 기본적으로 약 90°에서 고정되고, 결코 180°까지 이르지 못한다. 이와 같이, AFC필터(80)는 초기 간격동안에 수정 발진기(34)의 출력에 응답하여 캐리어 획득을 용이하게 하도록 180°보다 적은(즉, 약 90°) 위상 시프트를 갖는 증가된 레벨 출력 신호를 제공한다.

이와 같이, 본 발명은 수신된 신호의 파일럿에 응답하여 작은 DC전압을 전개하는 획득 회로(FPLL 회로(58))의 개선된 실행을 제공한다. 획득이전에 AGC 시스템은 DC 파일럿을 확대하며 주파수 고정의 획득을 돕는 최대 이득에서 동작한다는 것을 알 수 있다.(세그먼트 동기 고정이 얻어진 후) AGC의 정상적인 코히런트 동작동안에, IF 이득은 초기 간격의 시작에서부터 감소되어, 그로써 DC 파일럿이 된다. FPLL(58)이 그 부분이 되는 아날로그 복조기(20)의 여러 회로 소자는 적은 DC 파일럿을 오프셋할 수 있는 DC 전압을 도입한다. 또한, 데이타 심볼은 다중 레벨이 되며, 필터(80)의 출력에서 전개된 DC 파일럿이 크기를 축소함으로써 동기 복조기의 로크 안정에 해로운 영향을 미치게될 수 있다. 일부 경우에 있어서, 복조기(20)의 데이타 또는 의사 DC 전압은 DC를 극복할 수 있으면, VCO(44)의 데이타 종속 위상 변조의 도입 또는 로크의 손실을 야기할 수 있다. 이러한 것은, 본 발명에서는, 세그먼트 동기 로크가 (비교적) 큰 증가 DC 전압을 파일럿 DC에 공급함으로써 얻어지게 될 때, 배제되어 진다. 그로써 침의 의사 DC 전압 또는 데이타에 기인하여 동기 복조기의 언로크를 저지한다. +5V 또는 접지 전위는 세그먼트 동기 로크가 스위치(94 및 100)에 의해 얻어졌을 때, 리미터(82)의 제 2 입력으로 인가된다. +5V 또는 접지 전위는 동기 상관 필터(62)로부터의 검출된 부호 비트에 의해 이루어진다. 부호 비트는 파일럿 및 데이타의 극성에 의해 결정된다. 동기 복조기는 2단계가 되며, 어느 한 극성으로 로크-업 할 수 있고, 로크되는 DC의 극성에 상관없이 본 발명의 장치로 개선된다.

당업자들은 본 발명으로부터 벗어나지 않고서 기술된 본 발명의 다양한 변경을 가능하게 할 수 있다. 본 발명은 단지 규정된 청구범위에 의해서만 제한될 뿐이다.

Claims (8)

1. 데이타 및 그 DC 파일럿 성분을 회복하도록 수신된 신호를 샘플링하는 2단계 안정 동기 복조기를 포함하는 수신기 동작 방법에 있어서,

   상기 데이타는 연속하는 데이타 세그먼트들로 포맷되고, 각각의 데이타 세그먼트는 동기 문자를 포함하며, 상기 방법은 샘플링된 신호로부터 부호 비트를 포함하는 데이타 세그먼트 동기 정보를 유도하고, 복조기의 동작을 안정화하기 위해 상기 데이타 세그먼트 동기 정보에 응답하여 상기 DC 파일럿 성분을 증가시키도록 상기 부호 비트를 이용하는 단계를 포함하는 수신기 동작 방법.
2. 제 1 항에 있어서, 상기 DC 파일럿 신호 성분은 FPLL(주파수 및 위상 로크 루프)을 로크(lock)하기 위하여 회복되고, 상기 부호 비트 이용 단계는 상기 부호 비트가 잘못된 극성을 나타낼 때 회복된 데이타를 반전하며, 상기 데이타 세그먼트 동기 정보 및 상기 부호 비트에 응답하여 상기 DC 파일럿 성분을 증가시키도록 DC 전압을 공급하는 단계를 포함하는, 수신기 동작 방법.
3. 제 1 항 또는 제 2 항에 있어서, 상기 DC 파일럿 성분을 회복하기 위하여 상기 동기 복조기에 필터를 포함하며, 상기 방법은 상기 부호 비트 및 상기 데이타 세그먼트 동기 정보에 응답하여 상기 필터를 무시하도록 DC 전압을 공급하는 단계를 포함하는, 수신기 동작 방법.
4. 동기 문자 및 파일럿 성분을 포함하는 반복적 데이타 세그먼트로 포맷된 디지탈 텔리비전 신호를 수신하는 텔리비전 수상기에 있어서,

   상기 텔리비전 신호로부터 데이타 및 상기 DC 파일럿 성분을 회복하는 샘플링 수단, 상기 샘플링 수단을 제어하기 위해 상기 DC 파일럿 성분에 의해 로크된 2단계 안정 위상 로크 루프를 포함하는 동기 복조기 수단, 상기 회복된 데이타의 위상을 반전시키는 위상 변환 수단, 상기 동기 문자에 응답하여 상기 회복된 데이타의 극성을 나타내는 부호 비트를 생성하는 수단, 상기 부호 비트가 잘못된 극성을 나타낼 때 상기 위상 변환 수단을 동작시키는 수단, 및 상기 부호 비트에 응답하여 상기 2단계 안정 위상 로크 루프를 안정화하도록 DC 파일럿 성분을 증가시키는 수단을 구비하는, 텔리비전 수상기.
5. 제 4 항에 있어서, 상기 데이타 세그먼트 동기 문자에 응답하는 상기 수단은 상기 증가 수단의 동작을 제어하기 위한 세그먼트 로크 신호를 발생하는, 텔리비전 수상기.
6. 제 5 항에 있어서, 상기 2단계 안정 위상 로크 루프는 상기 DC 파일럿 성분을 회복하기 위해 AFC 필터를 포함하고, 상기 증가 수단은 상기 세그먼트 로크 신호에 응답하여 상기 AFC 필터를 무시하도록 비교적 큰 DC 전압을 공급하는 수단을 포함하며, 상기 비교적 큰 DC 전압의 극성은 상기 부호 비트의 극성에 의해 적절히 결정되는, 텔리비전 수상기.
7. 디지탈로 인코드된 변조 신호를 복조하는 장치에 있어서, 상기 디지탈로 인코드된 변조 신호에 응답하여 제 1 극성 또는 제 2 상반 극성을 갖는 복조된 출력 신호를 생성하는 복조기로서, 상기 복조된 신호는 DC 파일럿 성분을 포함하는, 상기 복조기, 상기 복조된 신호의 극성을 결정하는 수단, 및 복조기의 동작을 안정화하기 위해 상기 결정 수단에 응답하여 상기 파일럿 성분을 증가시키는 수단을 포함하는, 복조 장치.
8. 제 7 항에 있어서, 상기 변조 신호는 다중 레벨 심볼들의 반복적 세그먼트들을 구비하고, 각각의 세그먼트는 세그먼트 동기 문자를 포함하며, 상기 장치는, 상기 세그먼트 동기 문자에 응답하여 세그먼트 로크 신호를 발생하는 수단, 상기 DC 파일럿 성분을 회복하기 위한 상기 복조기의 필터 수단, 및 상기 세그먼트 로크 신호 및 상기 결정 수단에 응답하여 상기 필터 수단을 무시하도록 비교적 큰 DC 전압을 공급하는 상기 증가 수단을 포함하는, 복조 장치.