JPH09510790A - 過大電圧の高速検出および保護回路 - Google Patents

Abstract

(57)【要約】 過大電圧保護回路が、感応回路要素の飽和および破壊から保護する。保護回路は、入力信号を基準レベルと比較して受入れ得る入力の予め定めたレンジ内にあるかどうかを判定するレンジ外検出器５２を含む。入力が当該レンジ内にないと判定されるならば、制御回路６２、６４が、入力信号に対するレンジ内の補助信号を置換する。補助信号が置換されつつある間、感応回路要素の出力を訂正するためディジタル訂正を提供することができる。当該保護方式を実現するため、多くの回路設計が使用できる。

Description

【発明の詳細な説明】 過大電圧の高速検出および保護回路 発明の背景 発明の分野 本発明は、高速多重段／サブレンジ設定用アナログ／ディジタル・コンバータ （ｈｉｇｈ ｓｐｅｅｄ ｍｕｌｔｉｓｔｅｐ／ｓｕｂｒａｎｇｉｎｇ ａｎａ ｌｏｇ ｔｏ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）の如き過大電圧感応回路 素子（ｏｖｅｒｖｏｌｔａｇｅ ｓｅｎｓｉｔｉｖｅ ｃｉｒｃｕｉｔ ｅｌｅ ｍｅｎｔ）により使用される過大電圧検出および保護に関する。関連技術の記述 アナログ／ディジタル（Ａ／Ｄ）・コンバータは、アナログ波形を一連のディ ジタル・ワードへ変換するため設計された装置である。このような装置の入力は 、一般に連続的に変化する電圧信号であり、出力はディジタル出力（１と０）を 表わす多重ビット段電圧信号である。Ａ／Ｄコンバータ内部では、入力信号が周 期的な時間間隔（サンプリング速度）で多数の基準電圧と比較される。これらの 比較は、入力電圧が一連の基準レベルより大きいかあるいは小さいかを測定し、 これにより合計として変動入力の状態を近似的に記述する出力を生じる。連続的 であるアナログ入力とは異なり、前記比較は、特徴的に量子化され、従って、連 続的な基準電圧レベル間の間隔の大きさと対応する有限な分解能（ｒｅｓｏｌｕ ｔｉｏｎ）を持つ。 アナログ／ディジタル変換における１つの問題は、変換プロセスが有限量の時 間を要することであり、サンプリング・サイクルを高周波入力を許容するよう任 意に短く設定することができないことを意味する。１秒より多いもの（毎秒１回 より少ないサンプリング）から２ナノ秒より少ないものまでの範囲の変換時間で の多くの異なるタイプのコンバータがある。Ａ／Ｄコンバータに対する異なる材 料および設計が異なる動作速度に最もよく適し、特定の用途が使用される形式の コンバータを典型的に規定する。幾つかの異なる設計が、Ｇｒｅｂｅｎｅの「バ イポーラおよびＭＯＳアナログ集積回路設計（Ｂｉｐｏｌａｒ ａｎｄ ＭＯＳ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ）」（ Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ、１９８４年、８３５〜８６６ページ）に 記載されている。並列または同時型のＡ／Ｄコンバータは、一般に最速設計の一 部であると見なされている。これらは、（変動する基準電圧を持つ同じコンパレ ータを反復的に用いること、あるいは多数のコンパレータを直列に用いることと は対照的に）各量子化ステップに対して並列に別個のコンパレータを使用する。 並列なアナログ／ディジタル変換は、全変換動作を１つのステップで完了するこ とができ、このためフラッシュ変換（ｆｌａｓｈ ｃｏｎｖｅｒｓｉｏｎ）と呼 ばれる。図１は、Ｎ−ビットのフラッシュ・コンバータの基本的設計を示す。 図１に示されるフラッシュＡ／Ｄコンバータにおいては、アナログ入力が端子 ２に与えられ、一連のコンパレータ４の可変入力へ送られる（Ｎ−ビットのフラ ッシュ・コンパレータには（２^N−１）個のコンパレータがある）。基準電圧は 、一連の抵抗６の両端で正のＶ_ref端子８から負のＶ_ref端子１０まで維持される 。これらの抵抗６は、コンパレータ４の基準入力へ印加される段階的な間隔（ｓ ｔｅｐ ｉｎｔｅｒｖａｌ）の基準電圧を与える。コンパレータ４は、それらの 基準値および可変値の入力信号を端子１２で印加されるサンプリング信号により 決定される時間間隔で比較する。（２^N−１）個のコンパレータの出力が復号論 理サブ回路（ｄｅｃｏｄｅ ｌｏｇｉｃ ｓｕｂｃｉｒｃｕｉｔ）１４によって 組合わされて、Ｎビットのディジタル・ワードを生じる。 面積および電力の要件における最小限の増加でコンバータの分解能を増すため 、多数のフラッシュ・コンバータを組合わせることができる。１つのこのような 組立体が多重ステップ／サブレンジ設定コンバータである。図２に示される従来 の多重ステップ／サブレンジ設定コンバータは、変換プロセスを２つのステップ へ分ける。アナログ入力が、入力端子１６に与えられ、追跡および保持要素（ｔ ｒａｃｋ ａｎｄ ｈｏｌｄ ｅｌｅｍｅｎｔ）１８へ送られる。この追跡およ び保持出力は、加算増幅器２０と第１のフラッシュ・コンバータ２２の入力の両 方へ送られる。フラッシュ・コンバータ２２は、ディジタル出力ワードの最初の ビット（この場合、４ビット）を形成する出力を生じる。この出力は、ディジタ ル／ アナログ（Ｄ／Ａ）・コンバータ２４へ送られ、このコンバータがそれを再びア ナログ信号へ変換する。Ｄ／Ａコンバータ２４のアナログ信号出力が加算増幅器 ２０へ送られ、この増幅器がそれを元の入力と比較して、最初の変換によって解 明されなかった入力情報の更なる詳細を含む残留信号を生じる。この残留信号は 次に、より微小な量子化のため第２のフラッシュ・コンバータ２６へ送られる。 第２のフラッシュ・コンバータ２６の出力は、ディジタル出力ワードの２番目の 半分である。しかし、残留信号が第２のフラッシュ・コンバータ２６の電圧範囲 に正確に妥当しなければ、このコンバータはなくなったコード結果を適正に機能 することができない。残留信号は、しばしば増幅される。残留信号の増幅は、第 ２のコンバータの有効感度を過大電圧信号へ増大する。 多くの最速Ａ／Ｄコンバータは、その高速能力をもとめてバイポーラ接合トラ ンジスタ（ＢＪＴ）を用いる。ＢＪＴが過大電圧を受ける時、このトランジスタ はその線形動作レンジから飽和へ駆動される。このため、フラッシュ・コンバー タ２２および２６は、過大電圧を特に受けやすい。過大電圧がゆるやかなもので あったとしても、その線形動作レンジから飽和状態へ駆動されたＢＪＴは、回復 するのに時間がかかる。この回復時間は、特に過大電圧の大きさに依存するが、 しばしば変換サイクルの数倍以上である。極端な過大電圧は、コンバータを恒久 的に破壊し得る。飽和状態にある間、コードの逸失または不正がしばしば生じる 。 従来技術においては、このような過大電圧問題は、入力ダイオードのクランプ 、例えばショットキー・ダイオードで対処されてきた。従来の過大電圧の保護設 計の一例は、図３ａに示される。１対のダイオード２８および３０は、それぞれ それらのアノードおよびカソードがＡ／Ｄコンバータ３４のアナログ入力端子３ ２に接続されている。ダイオード２８および３０の反対の終端は、それぞれ接地 および負電圧Ｖ_refとして示される異なる電圧基準３６および３８に接続されて いる。この異なる電圧基準は一緒に、Ａ／Ｄコンバータへ送られる入力信号のレ ンジの限度を規定する。入力信号がダイオード（越えられたレンジ限度と対応す るダイオード）の規定されたレンジにない時、回路をクランプする。 理想的な回路では、ダイオードのクランプ電圧を所望の入力レンジの極限に正 確に等しく設定することが可能である。しかし、実際には、ダイオードは任意に 狭い電圧レンジ内で急激に開路状態から（回路をクランプする）通電状態へ切換 わることができない。図３ｂは、意図された入力電圧Ｖ_inの関数としてＡ／Ｄコ ンバータ３４の入力へ印加される電圧Ｖ_ADCを制御する際に、０．６ボルトの順 方向バイアスの破壊電圧を有する典型的な１対のダイオード２８および３０の動 作を示す。３つの異なるタイプの応答が明らかである。即ち、（１）充分に通電 レンジの限度内の入力電圧と対応する領域４０における線形の通電、（２）充分 に通電レンジの限度を越える入力電圧と対応する領域４２および４４における定 常の安全クランプ動作、および（３）通電レンジの限度付近（ダイオードの１つ のクランプ電圧付近）の入力電圧と対応する領域４６および４８における非線形 応答である。通電状態の過渡への急激な開路によらなければ、クランプ・レベル の選択は、ＢＪＴを飽和する過大電圧から保護することと、線形動作を保持する こととの間のかね合いを含む。入力電圧がＢＪＴを飽和するレベルに達する前に 安全にクランプするクランプ・レベルを選択することが、入力電圧が受入れ得る 入力の極値を歪める非線形性を結果として生じる。反対に、線形動作を完全に保 証するクランプ電圧は、ダイオードにＢＪＴを飽和するのに必要な電圧を越える 順方向の電圧降下を促す。 線形性を保持することは、通常はこの上なく重要なことである。線形動作レン ジから逸脱すると、コンバータのディジタル出力を入力信号から変化させる。更 にまた、ＢＪＴが線形レンジへ戻る時、これは極限の電圧レベルから必然的に外 れ、これが更に理想的な応答を遅らせ、誤った出力の持続時間を増大する。この ように、かね合いの結果は、典型的にトランジスタの飽和の犠牲において線形性 を保存することである。発明の概要 本発明は、レンジ外の入力信号を検出して、高速多重ステップ／サブレンジ設 定Ａ／Ｄコンバータにおいて用いられる如き感応回路要素におけるこのような信 号によって生じる飽和および過大電圧の破壊を阻止する新規な回路および方法を 提供することを目的とする。本発明は更に、かかる感応要素に対して、レンジ外 の条件の持続時間に対する入力となる補助信号を与えることを目的とする。 これらの目的は、入力信号が予め定めた受入れ得るレンジ内にあるかどうかを 判定する能動型過大電圧入力信号検出器と、予め定めたレンジ内の信号を生じる 補助信号ソースと、入力信号が受入れ得るレンジ外にあることを判定する検出器 に応答して感応回路要素に対する入力としてレンジ外信号に対する補助信号を置 換する制御回路とによって達成される。望ましい実施例においては、前記制御回 路は、検出器の判定に応答する論理ゲートと、レンジ外の信号に対する補助信号 を置換する制御スイッチとを含む。別の望ましい実施例においては、検出器の判 定に応答して感応要素の出力を訂正する出力の訂正が含まれる。 多くの層のこの種の保護回路を用いて、入力バッファと、多数のフラッシュ・ コンバータと、信号処理要素と、多数の破損しやすい入力信号検出器を持つ同じ タイプの他の保護回路とを個々に保護する。 本発明の上記および他の特徴および利点については、当業者には、以降の詳細 な記述を添付図面に関して読めば明らかになるであろう。図面の簡単な説明 図１は、Ｎ−ビットの並列Ａ／Ｄコンバータのブロック図、 図２は、従来の８ビットのサブレンジ設定Ａ／Ｄコンバータのブロック図、 図３ａは、受動クランプ型の過大電圧保護回路のブロック図、および図３ｂは 図３ａに示されたタイプの回路関係で１対のクランプ・ダイオードの出力電圧プ ロット、 図４ａは、本発明の原理による過大電圧保護回路のブロック図、および図４ｂ は、図４ａに示されたレンジ外の過大電圧検出器の概略図、 図５は、図４ａの過大電圧保護回路の別の実施例のブロック図、 図６ａは、図４ａの過大電圧保護回路の別の実施例を示すブロック図、および 図６ｂは、図６ａに示されたディジタル訂正回路の概略図、 図７ａは、本発明の別の特質を示す過大電圧保護回路のブロック図、および図 ７ｂは、図７ａに示された追跡および保持要素の概略図、 図８ａは、図４ａおよび図７ａに示された実施例による２段の過大電圧検出回 路のブロック図、および図８ｂは、図８ａに示されたバッファ回路の概略図であ る。発明の詳細な記述 本発明は本文では多重ステップ／サブレンジ設定Ａ／Ｄコンバータに関して記 述するが、本発明は他の過大電圧感応回路要素の保護にも適用し得る。従って、 特定の過大電圧感応回路要素の記述は、本発明の広い範囲内の特定実施例の例示 として理解すべきであり、かかる広い範囲の限定と見なすべきではない。同様な 要素は同じ番号が示す。 図４ａは、過大電圧が感応回路要素を飽和し、破壊しあるいは遅延し得る前に （単数または複数の）回路要素から過大電圧入力信号を先制して切り離すことで ある本発明によって行われる過大電圧の検出と回路の保護に対する基本的な試み を示す。アナログ入力信号が回路に対して入力端子５０で与えられる。レンジ外 の過大電圧検出器５２が、前記入力信号を受取って、これが（バイポーラ接合ト ランジスタを使用する多重ステップ／サブレンジ設定Ａ／Ｄコンバータの如き） 特定のサブ回路要素５４、または出力端子５６外で接続される他の要素の動作電 圧レンジ外であるかどうか判定する。 検出器５２の出力は、２つの検出器出力信号線５８および６０により制御回路 へ送られる。この実施例の制御回路は、（ＯＲゲートである）論理原理６２と、 スイッチ６４とを含む。論理原理６２は、検出器５２の出力に応答して、線６６ でスイッチ６４（これら実施例において使用されるタイプのスイッチは、Ａｌｌ ｅｎ等の「ＣＭＯＳ アナログ回路設計（ＣＭＯＳ Ａｎａｌｏｇ Ｃｉｒｃｕ ｉｔ Ｄｅｓｉｇｎ）」（１９８〜２０４ページ）に記載される）へ送られる信 号を生じる。スイッチ６４の固定端子６８は、過大電圧感応サブ回路要素５４に 対する直接入力として接続され、この要素は多重ステップ／サブレンジ設定Ａ／ Ｄコンバータとして図示される。検出器５２が入力信号が適切なレンジ内にある ことを判定すると、この検出器はスイッチ６４を入力端子５０に結合された端子 ７０に接続させ、これにより過大電圧感応サブ回路要素５４に対する真のアナロ グ入力を与える。入力信号が入力における過大電圧の検出などにより検出器５２ によってレンジ外にあると判定されるならば、論理ゲート６２を誘導して出力を 生じる検出器５２によって信号が送られ、この出力がスイッチをしてサブ回路要 素５４を真のアナログ入力から遮断させ、その代わりこれを補助信号端子７４に おける補助信号ソース７２（望ましい実施例では、電圧発生器）の出力に接続さ せる。補助信号ソース７２は、入力過大電圧条件の期間中サブ回路要素５４に対 して受入れ得る入力信号電圧を維持する。望ましい実施例においては、補助信号 ソースが、真のアナログ入力端子５０から一旦遮断されると、サブ回路要素５４ が動作し続ける中間電圧の信号を与える。この中間信号は、受入れ得る入力のレ ンジの中間付近の電圧を特徴とする。多重ステップ／サブレンジ設定Ａ／Ｄコン バータが感応回路要素である望ましい実施例においては、受入れ得る入力信号レ ンジは、３ないし４ボルトであり、中間レンジは３．５ボルトである。サブ回路 要素５４の出力は、出力端子５６へ与えられる。 入力信号が動作電圧レンジから外れるかどうかの判定は、レンジ外検出器５２ 内部のコンパレータによって行われ、このコンパレータは高い通常モードの入力 レンジと過大電圧回復問題のない入力を有する。この種のコンパレータは、バイ ポーラまたは金属酸化膜半導体電界効果トランジスタ（ＭＯＦＥＴ）の如き異な るトランジスタ・タイプで設計することができる。図４ｂは、レンジ外検出器５ ２の１つの可能な形態の構成要素および機能を示している。 図４ｂにおいて、端子７６におけるアナログ入力は、コンパレータ７８および ８０の可変入力へ送られる。このコンパレータは、入力信号を予め定めた基準電 圧レベルと比較して、信号が受入れ得るレンジを越えるかどうかを決定する。１ つのコンパレータ７８は、信号がレンジの上限を越えるかどうかを判定し、他の コンパレータ８０は信号が下限を越えるかどうか判定する。コンパレータ７８お よび８０に対する基準電圧は、一連の電圧分割抵抗８４により基準レベルを設定 する電圧ソース８２などによって多くの方法で供給することができる。コンパレ ータが高い共通モードの入力レンジで設計されるので、これらコンパレータは比 較的過大電圧回復問題がない。 図５は、本発明の別の特質を示し、図４ａに示された実施例の補助信号ソース と制御回路の変更例を含む。アナログ電圧入力が入力端子５０で回路により受取 られ、検出器５２によりレンジ内にあるかあるいはレンジ外かが判定され、レン ジ外であるならば、（図４ｂに関して述べた方法で）電圧が受入れ得るレンジよ り高いか低いか判定される。検出器５２により行われた判定は、２重の検出器出 力信号線５８、６０により制御回路へ送られる。当該実施例の制御回路は、スイ ッ チ６４および８８を制御するＯＲゲート論理素子６２および１０２をそれぞれ含 んでいる。図４ａに示された実施例におけるように、スイッチ６４の固定端子６ ８は、過大電圧感応サブ回路要素５４に対する直接入力として接続される。 入力信号が過大電圧感応サブ回路要素５４（多重ステップ／サブレンジ設定Ａ ／Ｄコンバータの如き）に対する受入れ得る電圧レンジ内にあるならば、ＯＲゲ ート６２からの信号はスイッチ６４に要素５４を入力端子７０における真のアナ ログ入力信号に接続させる。この入力信号がレンジ外であるならば、ＯＲゲート ６２は、スイッチ６４にサブ回路要素５４を真の入力から遮断させて、その代わ りこれを他のスイッチ８８の固定端子９２に接続される端子９０に接続させる。 このスイッチ８８は、別の補助信号ソース９８および１００にそれぞれ接続され る端子９４または端子９６のいずれかに接続可能である。同様に検出器５２の出 力に応答するＯＲゲート１０２は、どの信号ソースがスイッチ８８によりスイッ チ端子９２に接続されるかの判定を制御する。検出器５２が入力信号が受入れ得 る電圧の下限を越えると判定するならば、ＯＲゲート１０２が、スイッチ８８を して補助信号ソース１００に接続させ、これはサブ回路要素５４に対する受入れ 得る入力の下限における電圧入力である。入力電圧が受入れ得る電圧の上限を越 えると判定されるならば、受入れ得る入力の上限である電圧入力を提供する補助 信号ソース９８がその代わりに接続される。受入れ得る入力信号レンジの上限お よび下限の電圧限度における入力を提供する別の補助信号ソースを含む目的は、 人為的な入力信号を、図４ａの中間入力レベルよりも更にアナログ入力の真の状 態を表わす過大電圧感応サブ回路へ与えることである。 図６ａは、図４ａに似ているが出力ディジタル訂正回路１０４をも含む本発明 の一実施例を示している。代替的な高低の電圧信号ソース９８および１００の使 用によりコンバータ出力を訂正しようと試みる図５とは対照的に、図６ａの回路 は、出力ディジタル訂正回路１０４による出力の訂正を行う。 図５のレンジ外検出器５２におけるように、線５８および６０上で送られる検 出器出力は、受入れ得る電圧入力レンジのどの極限値が過大電圧により越えられ たかについての情報を含んでいる。出力ディジタル訂正回路１０４は線５８に接 続され、これから入力信号情報を受取って、接続線１０６を介して受取る要素５ ４の出力信号を訂正する。 図６ｂは、１つの可能なディジタル訂正回路の構成要素および機能を示してい る。訂正を必要とするディジタル出力ワードが、訂正回路１０４に対して、各々 が１ビットのディジタル・ワードを受取る端子１０８に送られる。これらビット はＯＲゲート１１０のアレイへ送られ、このアレイは訂正信号を与えられるとビ ットを変更する。訂正信号は、オーバーライド・ゼロ発生器要素（ｏｖｅｒｒｉ ｄｅ ｚｅｒｏ ｇｅｎｅｒａｔｏｒ ｅｌｅｍｅｎｔ）１１２によって与えら れる。この発生器要素１１２は、線５８および６０から検出器出力を受取る別の 対のＯＲゲートと、検出器出力に従ってオーバーライド・ディジタル信号をＯＲ ゲートのアレイへ選択的に送るディジタル信号発生器とを含む。 図７ａは過大電圧保護方式の別の変更例を示し、これにおいては差の入力信号 （真の信号と、その反転対）が入力端子５０および５１で与えられる。この差の 入力信号は、過大電圧破壊に対して感度の少ないサブ回路要素１１４へ直接与え られる。図７ａにおいて、サブ回路要素１１４は追跡および保持回路である。 追跡および保持要素１１４は差の出力線１１６および１１８を有し、後者の線 は入力を感応サブ回路要素５４へ与える。差の入力信号はまた、レンジ外検出器 ５２に接続される。検出器５２の出力は、線５８および６０上をＯＲゲート論理 要素１２０を含む制御回路へ送られ、この制御回路が固定端子１２４を含むスイ ッチ１２２を制御する。検出器が過大電圧を検出しない時は、スイッチ１２２が 開路状態のままであり、感応サブ回路要素５４が出力線１１８からスイッチ端子 １２４を介してサブ回路要素１１４の出力を受取る。過大電圧が検出器５２によ って検出されるならば、スイッチ１２２が、（スイッチ端子１２４と１２６に跨 がって）サブ回路要素１１４の差の出力１１６および１１８を短絡する。差の出 力を短絡することによって中間信号が生成され、これがサブ回路要素５４に与え られる。この中間信号が要素５４を過大電圧から保護する。過大電圧条件にわた って出力端子５６におけるコンバータからの適切なディジタル出力を保証するた め、ディジタル訂正要素１０４が設けられ、これは図６ａおよび図６ｂの要素１ ０４と同じ方法で検出器出力信号線５８および６０によって操作される。図７ａ の回路もまた、サブ回路要素１１４の出力が差である限り（これにより、 中間信号を生じるように短絡可能である）、差のアナログ入力とは対照的にシン グル・エンデッド（ｓｉｎｇｌｅ ｅｎｄｅｄ；非平衡終端）に適用し得る。 図７ｂは、１つの可能な追跡および保持回路の構成要素と機能を示している。 １対の追跡スイッチ１２８および１３０が、各保持コンデンサ１３２および１３ ４に対する、また各出力線１１６および１１８に対する端子５０および５１にお いて差の入力を接続する。端子１３６において誘導された追跡クロック信号が、 規則的なパターンで同期して開閉するようにスイッチ１２８および１３０を制御 する。スイッチが閉路されると、真の入力が回路を介して出力線１１６および１ １８へ送られ、保持コンデンサ１３２および１３４の電圧レベルが差の信号入力 を追跡する。追跡クロック信号がスイッチ１２８および１３０を開路させると、 充電された保持コンデンサは、各線の電圧レベルがスイッチの開路の直前にある 時、その電圧レベルを維持する。図７ａに示された短絡スイッチ１２２の閉路は コンデンサ１３２および１３４を接続して、この接合点に中間信号を生じる。 １つ以上の過大電圧感応要素を含む回路に対して、多くの保護回路を用いるこ とができる。特定の用途に応じて、同じタイプの保護回路を各感応要素に対して 用いることができ、あるいは異なる保護方式を異なる要素に対して用いることが できる。例えば、図８ａは、それぞれ図４ａおよび図７ａに示された保護回路の タイプにより保護される２つの過大電圧感応サブ回路要素５４および５５を含む 回路を示す。この回路における要素５５は、単線の入力と差の出力とを持つ回路 バッファ（図８ｂに示される）である。 要素５５からの差の出力信号線１３８および１４０で始まる回路の第２段は、 図７ａに関して述べた実施例の入力線５０および５１と同じものであり、要素５ ４に対して第２の（および、潜在的に異なる電圧レンジの）保護を提供する。図 ７ａの場合におけるように、要素５５の出力（回路の第２段に対する入力となる ）が差であるか、あるいは要素１１４の出力が差である限り、それらの間には関 連する相違はない。 図８ｂは、差の出力を生じる１つの可能なバッファ回路要素の構成要素と機能 を示している。アナログ入力がバッファ回路５５により入力端子１４２（図４ａ に示されるように、固定端子６８または他の適切な入力信号ソースに接続される ） で受取られる。この入力端子１４２は、トランジスタ１４４のベースに接続され る。中間電圧が第２のトランジスタ１４６のベースに印加される。トランジスタ １４４および1４６のコレクタは、それぞれ抵抗１４８および１５０に接続され 、そのエミッタは抵抗１５２に跨がって相互に接続されている。電流ソース１５ ４および１５６が各トランジスタに流れる電流を調整する。トランジスタ１４４ のベースにおけるアナログ信号が第２のトランジスタ１４６のベースに印加され た中間電圧と異なる時、電流は抵抗１５２に流れ始める。抵抗１５２に流れる電 流は、定常電流ソース１５４に加算しあるいはこれから減算して、定常電流ソー ス１５６に対して反対のことを行い、これにより（等しい値の抵抗を仮定して） 抵抗１４８に生じる電圧を一方向に移動させ、抵抗１５０に生じる電圧は同じ大 きさだけ反対方向に移動する。このように、差の電圧信号がトランジスタ対のコ レクタ間に生成され、線１３８および１４０に沿って送られる。 本発明の特定の実施例を示し記述したが、当業者には多くの変更例および代替 例が着想されよう。従って、本発明は請求の範囲に関してのみ限定されるものと する。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，Ｇ Ｂ，ＨＵ，ＪＰ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＵ，ＬＶ ，ＭＧ，ＭＮ，ＭＷ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ， ＲＵ，ＳＤ，ＳＥ，ＳＫ，ＵＡ，ＵＺ，ＶＮ (72)発明者 クロック，デービッド・ティー アメリカ合衆国ノース・カロライナ州 27358，サマーフィールド，サマーズバ イ・ドライブ 7515 (72)発明者 カットマン，ケビン・エム アメリカ合衆国ノース・カロライナ州 27403，グリーンズボロ，ケンジントン・ ロード 117 (72)発明者 レーン，チャールズ・ディー アメリカ合衆国ノース・カロライナ州 27410，グリーンズボロ，ジェスアップ・ グローブ・ロード 4700

Claims (1)

1. 【特許請求の範囲】 １．予め定めた信号レンジ外の入力信号から感応回路要素を保護する過大電圧保 護回路において、 前記要素に対する入力信号がレンジ外にあるかどうかを決定するレンジ外信号 検出器５２と、 前記レンジ内の補助信号を提供する補助信号ソース７２と、 前記入力信号が前記レンジ外になる時、前記レンジ外信号検出器に応答して、 前記要素に対する入力として前記補助信号を置換する制御回路６２、６４と を備える過大電圧保護回路。 ２．前記補助信号ソースが、前記補助信号を前記信号レンジ内の中間信号として 提供する請求の範囲第１項記載の過大電圧保護回路。 ３．前記補助信号ソースが、前記レンジ内の複数の補助信号を提供し、前記入力 信号が前記レンジ外になる時、前記制御回路が前記レンジ外信号検出器に応答し て前記補助信号の選択された１つを置換する請求の範囲第１項記載の過大電圧保 護回路。 ４．前記補助信号ソースが１つの補助信号を前記信号レンジ内の高い信号として 提供し、別の補助信号を前記信号レンジ内の低い信号として提供する請求の範囲 第３項記載の過大電圧保護回路。 ５．差の入力信号を受取る感応回路要素５４に対して、前記入力信号が前記レン ジ外になる時、前記制御回路が、前記差の信号を短絡して該短絡信号を前記要素 に対する入力として置換することにより、前記レンジ外信号検出器に応答する請 求の範囲第１項記載の過大電圧保護回路。 ６．前記感応回路要素がディジタル出力を提供し、前記保護回路は更に、前記レ ンジ外信号検出器に応答して、感応回路要素のディジタル出力を訂正するように 接続されるディジタル訂正回路要素１０４を含む請求の範囲第１項、第２項、第 ３項、第４項または第５項に記載の過大電圧保護回路。 ７．感応回路要素を、予め定めたレンジ外の入力信号から保護する方法において 、 入力信号が前記レンジ外にあるかどうかを判定するステップと、 前記入力信号が前記レンジ外にあることの判定に応答して、該入力信号を前記 要素から遮断し、前記レンジ内の補助信号を提供するステップと を含む方法。 ８．前記感応回路要素がディジタル出力を提供し、前記レンジ外の判定に応答し て、前記感応回路要素のディジタル出力を訂正するステップを更に含む請求の範 囲第７項記載の方法。