KR20190051844A - 증폭기 출력 전압 제한 기법 - Google Patents

증폭기 출력 전압 제한 기법 Download PDF

Info

Publication number
KR20190051844A
KR20190051844A KR1020180134316A KR20180134316A KR20190051844A KR 20190051844 A KR20190051844 A KR 20190051844A KR 1020180134316 A KR1020180134316 A KR 1020180134316A KR 20180134316 A KR20180134316 A KR 20180134316A KR 20190051844 A KR20190051844 A KR 20190051844A
Authority
KR
South Korea
Prior art keywords
amplifier
voltage
input
output
output voltage
Prior art date
Application number
KR1020180134316A
Other languages
English (en)
Inventor
케리 브렌트 필립스
Original Assignee
아나로그 디바이시즈 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아나로그 디바이시즈 인코포레이티드 filed Critical 아나로그 디바이시즈 인코포레이티드
Publication of KR20190051844A publication Critical patent/KR20190051844A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/129—Means for adapting the input signal to the range the converter can handle, e.g. limiting, pre-scaling ; Out-of-range indication
    • H03M1/1295—Clamping, i.e. adjusting the DC level of the input signal to a predetermined value
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45484—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with bipolar transistors as the active amplifying circuit
    • H03F3/45596—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with bipolar transistors as the active amplifying circuit by offset reduction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/52—Circuit arrangements for protecting such amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
    • H03F3/45085—Long tailed pairs
    • H03F3/45094—Folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
    • H03F3/45174—Mirror types
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/135—Indexing scheme relating to amplifiers there being a feedback over one or more internal stages in the global amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/441—Protection of an amplifier being implemented by clamping means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/474—A current mirror being used as sensor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/78—A comparator being used in a controlling circuit of an amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45108—A diode being used as level shifter between stages or in a follower in relation with a dif amp
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45114—Indexing scheme relating to differential amplifiers the differential amplifier contains another differential amplifier in its feedback circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45186—Indexing scheme relating to differential amplifiers the differential amplifier contains clamping components in the load circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45218—Diode clamping means are present at the output of a differential amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Amplifiers (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

증폭기의 출력 전류에 직접적으로 작용하지 않고 증폭기의 출력 전압을 제한하는 기법이 제공된다. 일 예시에 있어서, 증폭기는 입력 전압을 수신하고 또한 입력 전압에 따른 출력 전압을 제공하도록 구성된 복수의 증폭기단, 및 전압 제한 및 증폭기의 출력 전압의 표현을 수신하고, 출력 전압이 전압 제한을 위반하는 경우 입력에서의 전류를 복수의 증폭기단의 제 1 증폭기단으로 조정하며, 또한 전압 제한으로부터의 오프셋에 출력 전압을 클램프하도록 구성된 비교기;를 포함한다.

Description

증폭기 출력 전압 제한 기법{TECHNIQUES FOR AMPLIFIER OUTPUT VOLTAGE LIMITING}
본 출원은 증폭기의 출력 전류를 제한하기 위한 기법에 관한 것으로, 출력 전류를 직접적으로 션팅(shunting)시키지 않고 증폭기의 출력 전압을 제한하는 기법을 포함한다.
아날로그 디지털 변환기(ADC, analog-to-digital converter) 및 ADC 회로는 해당 ADC의 입력 전압 범위와 매치되는 범위의 전압을 센싱(sense)하였을 때 최적의 성능을 제공할 수 있다. 유감스럽게도, 입력 전압이 입력 전압 범위를 벗어나서 편이하도록 하는 비정상적인 동작이 발생할 수 있다. 입력 전압을 클램프(clamp)할 수 있는 드라이버 증폭기 또는 버퍼를 사용할 수 있으나, 이와 같은 해결책은 비효율적이고, 또한, 예컨대, 다른 ADC 회로가 사용하는 기준 전압 소스(source)와 같은 시스템의 다른 특성을 방해할 수 있다.
축척에 맞춰서 도시하지 않은 첨부 도면에 있어서, 동일한 도면 부호는 서로 다른 도면에서도 동일한 구성 요소를 나타낸다. 다른 문자 접미사를 갖는 동일한 도면 부호는 동일한 구성 요소의 다른 예시를 나타낼 수 있다. 첨부 도면은, 제한하지 않는 예시로서, 본 명세서에서 설명한 다양한 실시예를 대략적으로 도시하고 있다.
도 1은, 예시적인 ADC 시스템을 대략적으로 도시하고 있다. 이 시스템은 증폭기와 ADC를 구비할 수 있다.
도 2는, 증폭기의 출력에 직접적으로 전류를 션팅(shunting)시키기 않고 증폭기의 출력 전압을 제한하기 위한 예시적인 증폭기를 대략적으로 도시한 도면이다.
도 3a 및 도 3b는, 예시적인 전압 제한 증폭기를 대략적으로 도시한 도면이다.
도 4는 예시적인 차동 ADC 시스템을 대략적으로 도시한 도면이다.
도 5는, 증폭기의 출력에 직접적으로 전류를 차단(shutting)시키기 않고 증폭기의 출력 전압을 제한하기 위한 예시적인 증폭기를 대략적으로 도시한 도면이다.
도 6은, 예시적인 차동 드라이버 증폭기용 고전압 클램프 회로를 대략적으로 도시한 도면이다.
도 7은, ADC 드라이버 증폭기의 출력 전류와 직접적으로 간섭하지 않고 또한 증폭기 또는 ADC의 공급 전압을 방해하지 않고 ADC 드라이버 증폭기의 출력을 클램프(clamp)하는 방법을 대략적으로 도시한 도면이다.
아날로그 디지털 변환기(ADC, analog to digital converter)는 전자 디바이스로, 아날로그 입력에 의해서 전송되는 다양한 물리량을 해당 물리량의 크기를 나타내는 디지털 숫자 또는 출력(또는 이 디지털 숫자를 전송하는 디지털 신호)으로 변환한다. 이 변환은 아날로그 입력 신호의 양자화를 포함하며, 따라서 소량의 오차가 동반된다. 전형적으로 양자화는 아날로그 입력 신호를 주기적으로 샘플링하면서 진행한다. 그 결과는 연속적인 시간 및 연속적인 크기의 아날로그 입력 신호를 이산 시간 및 이산 크기의 디지털 신호로 변환한 디지털값의 배열이다.
ADC는 대개 다음과 같은 응용 요구 조건에 의해서 결정된다: (디지털 신호로 전부 변환될 수 있는 아날로그 신호의 주파수 범위인) 대역폭, (분할될 수 있고 또한 디지털 신호로 표현될 수 있는 최대 아날로그 신호의 이산 레벨의 개수인) 해상도, 및 (ADC가 얼마나 정확하게 이 ADC에 동반되는 노이즈에 대한 신호를 측정할 수 있는지인) 신호 대 노이즈("SNR") 비율. 아날로그 디지털 변환기(ADC)는 다수의 다른 디자인을 가지고 있으며, 이 디자인은 애플리케이션 요구 조건에 기초하여 선택될 수 있다.
일반적으로, ADC가 센싱한 아날로그 신호는 업스트림(upstream) 증폭기가 공급한다. 이 증폭기는 이득(gain)을 제공하여 아날로그 신호의 범위가 ADC의 입력 범위와 동등하도록 한다. 적절하게 매칭되었다고 판단되는 시스템에서조차, ADC의 입력 범위를 벗어난 증폭기는 최소 공급 전압 또는 최대 공급 전압을 수신할 수 있다. 비정상 동작은 증폭기로 하여금 공급 전압에 근접하고 또한 ADC의 센싱 가능한 입력 범위를 벗어나는 출력 전압을 제공하도록 발생할 수 있다.
일부 응용에 있어서, ADC의 입력 범위를 벗어나는 입력 전압을 수신하게 되면, ADC의 출력에 있어서, 입력 신호가 이 ADC의 입력 범위를 벗어나는 한 정확한 디지털 변환을 제공할 수 없을 수 있다. 일부 응용에 있어서, ADC의 회복 시간 때문에, 입력 전압의 편이가 ADC의 센싱 가능한 입력 범위를 현저하게 벗어나도록 진행하는 경우, 입력 신호 전압이 ADC의 감지 가능한 입력 범위 내로 들어온 이후에도 상당 시간 동안 ADC의 출력이 부정확하게 유지될 수 있다. 출력 전류 전압을 제한하려는 종래의 시도는 증폭기의 출력에 전류를 소싱(sourcing)하거나 싱킹(sinking)하는 것이었다. 이와 같은 기법은 상당한 전력을 사용할 수 있고, 또한, 증폭기 출력 전류가 현저하게 변동하여, 다른 증폭기 또는 ADC에 공급되는 기준 전압 소스를 방해할 수도 있다. 출력 전류를 제한하는 일종의 방법을 사용하지 않으면, ESD 회로가 손상되거나, 물리적으로 큰 또는 다소 복잡한 특성을 필요로 할 수 있으며, 많은 잠재적인 고객이 외면하게 된다.
본 발명의 발명자들은 전압 제한에 매우 인접하여 증폭기의 출력을 제한할 수 있는 증폭기 기법이 증폭기의 공급 전압 제한, 예컨대 증폭기의 출력을 수신하는 ADC의 센싱 제한에 매우 인접한 전압 제한과는 전혀 상이하다는 것을 알게 되었다. 일부 예시에 있어서, 전압 제한 기법은 증폭기의 이득을 무시하여 전압 제한 기능을 수행할 수 있으며, 따라서, 증폭기 출력 전류는 증폭기의 전압 제한 기능에 의해서 직접적으로 영향을 받지 않는다.
도 1은 예시적인 ADC 시스템(100)을 대략적으로 도시하고 있다. 일부 예시에 있어서, 시스템(100)은 증폭기(101)와 ADC(102)를 구비할 수 있다. 증폭기(101)는 아날로그 신호(103)를 수신하고 처리된 아날로그 신호(104)를 ADC(102)에 제공할 수 있다. ADC(102)는 처리된 아날로그 신호(104)를 디지털 신호로 변환하여 디지털 처리할 수 있다. 증폭기(101)는, 예를 들면, 산업용 센서 또는 의료용 센서를 포함하지만 이에 한정되지 않는 다양한 소스로부터 아날로그 신호(103)를 수신할 수 있다. 일부 예시에 있어서, 증폭기(101)는 이 증폭기(101)로 하여금 증폭되거나, 완충되거나(buffered) 또는 감쇠된 형태의 아날로그 신호(103)를 ADC(102)로 제공하도록 할 수 있는 이득(gain)을 가질 수 있다. 일부 예시에 있어서, 증폭기(101)의 출력 전압의 범위는 일측의 파워 공급 레일(V1)로부터 타측의 파워 공급 레일(V2)까지 연장될 수 있다. 일부 예시에 있어서, 증폭기(101)는 출력 전압 역치(VCLAMP _H, VCLAMP _L)를 수신하기 위한 하나 이상의 별도의 입력을 가지고 있다. 도시한 예시에 있어서, 출력 전압 역치(VCLAMP _H, VCLAMP _L)는 ADC(102)의 공급 전압(V3, GND)에 대응하지만, 본 발명의 청구 대상으로부터 이탈하지 않고 다른 전압 소스를 사용하여 전압 역치(VCLAMP _H, VCLAMP _L)를 제공할 수 있음을 알아야 한다. 일부 예시에 있어서, 입력 아날로그 신호(103)는 처리된 아날로그 신호(104)의 전압이 전압 역치(VCLAMP _H, VCLAMP _L) 중의 하나를 트래버스하도록 할 수 있고, 또한 증폭기(101)의 클램프 회로는 증폭기(101)의 출력에 대해 직접적으로 전류를 싱킹하거나 소싱하지 않고도 전압 역치에서 또는 매우 인접하여 증폭기(101)의 출력 전압을 클램프할 수 있다.
도 2는 증폭기(201)의 출력 전류를 직접적으로 방해하지 않고 증폭기(201)의 출력 전압을 제한하기 위한 예시적인 증폭기(201)를 대략적으로 도시한 도면이다. 일부 예시에 있어서, 증폭기(201)는 하나 이상의 증폭기단(211, 212, 213), 및 입력 아날로그 신호(IN)(203)를 수신하는 입력, 처리된 아날로그 신호(OUT)(204)를 제공하는 출력, 전압 제한 역치(VCLAMP _H, VCLAMP _L)를 수신하는 하나 이상의 입력, 및 전압 제한 역치(VCLAMP _H, VCLAMP _L)에 또는 인접하여 증폭기(201)의 출력 전압을 제한하기 위한 하나 이상의 클램프 회로, 클램프 증폭기(214, 215), 또는 클램프 비교기를 구비할 수 있다. 일반적으로, 증폭기단(211, 212, 213) 및 제 1 피드백 경로는 아날로그 입력 신호(203)의 전압과 각 단의 대응하는 이득을 곱하여 처리된 아날로그 출력 신호(204)를 제공한다. 처리된 아날로그 투입 신호(204)의 전압이 전압 제한 역치(VCLAMP _H, VCLAMP _L)를 위반하게 됨에 따라서, 제 1 증폭기단(211)의 출력 전류, 또는 후속 증폭기단의 입력 전류가 변경되거나 조절되어, 증폭기(201)의 전체 이득을 변경하게 되고, 이에 의해서, 처리된 아날로그 출력 신호(204)의 전압이 각각의 전압 제한 역치(VCLAMP _H, VCLAMP _L)에 또는 이에 인접하여 클램프된다. 증폭기의 출력 전압을 클램핑하는 종래의 방법과는 달리, 상술한 기법은 증폭기의 출력 전류를 직접적으로 변경하지 않고, 대신에, 증폭기의 이득(gain)을 변경하거나, 증폭기의 일 단계 중에서의 이득을 무시할 수 있다. 또한, 본 명세서에서 설명한 바와 같이 증폭기 전압 제한 클램핑 기법은 증폭기의 출력 전류에 직접적으로 영향을 미치는 종래의 클램프 기법과 비교하여 과전압 클램프 이벤트 중에 전류 인출을 최소화할 수 있고 또한 클램프 상태 중의 파워 소산 또한 감소시킬 수 있다.
도 2에 도시한 특정 예시에 있어서, 증폭기(201)는 싱글 엔드 아날로그 신호용으로 구성되고 또한 세 개의 트랜스컨덕턴스 증폭기단(211, 212, 213) 및 두 개의 트랜스컨덕턴스 전압 클램프 증폭기(214, 215)를 구비하고 있다. 일부 예시에 있어서, 각각의 전압 클램프 증폭기(214, 215)는 일방향 클램프 증폭기일 수 있으며, 이에 의해서, 클램프 증폭기는 증폭기의 출력이 대응하는 클램프 역치 또는 전압 제한 역치(VCLAMP _H, VCLAMP _L)를 위반하지 않는 경우 출력을 제공하지 않는다. 상단 전압 역치와 관련하여, 증폭기의 출력 전압이 이 상단 전압 역치(VCLAMP _H)를 초과하게 되면, 상단 전압 제한 트랜스컨덕턴스 증폭기(214)는 전류를 제 1 증폭기단(211)의 출력에 또는 제 2 증폭기단(212)의 입력에 소싱할 수 있다. 소싱된 전류는 제 2 단(212)의 비반전 입력에서의 전압을 상승시킬 수 있다. 제 2 단(212)의 비반전 입력에서 상승한 전압은 제 3 단(213)의 반전 입력에서의 전압을 높일 수 있다. 제 3 단(213)의 반전 입력에서의 상승한 전압은 증폭기(201)의 출력 전압을 낮추게 되고 이에 의해서 출력 전압(OUT)은 상단 전압 제한 역치(VCLAMP _H)에 또는 이에 인접하여 유지될 수 있다.
유사한 방식으로, 하단 전압 제한에 대해서, 증폭기의 출력 전압이 하단 전압 제한 역치(VCLAMP_L)을 초과하기 때문에, 하단 전압 제한 트랜스컨덕턴스 증폭기(215)는 제 1 증폭기단(211)의 출력 또는 제 2 증폭기단(212)의 입력으로부터의 전류를 싱크(sink)할 수 있다. 싱크 전류는 제 2 단(212)의 비반전 입력에서의 전압을 강하시킬 수 있다. 제 2 단(212)의 비반전 입력에서의 떨어진 전압은 제 3 단(213)의 반전 입력에서의 전압을 낮출 수 있다. 제 3 단(213)의 반전 입력에서의 낮아진 전압은 증폭기의 출력 전압(OUT)을 높이게 되고 이에 의해서 출력 전압(OUT)은 하단 전압 제한 역치(VCLAMP_L)에 또는 이에 인접하여 유지될 수 있다.
도 3a 및 도 3b는 예시적인 전압 제한 증폭기(314, 315)를 대략적으로 도시한 도면이다. 도 3a는 예시적인 상단 전압 클램프 증폭기(314)를 대략적으로 도시한 도면이고, 도 3b는 예시적인 하단 전압 클램프 증폭기(315)를 대략적으로 도시한 도면이다. 일부 예시에 있어서, 각각의 전압 클램프 증폭기(314, 315)는 전류 소스(321)와 클램프 회로(322)를 구비할 수 있다. 클램프 회로(322)는 제 1 트랜지스터(323)와 제 2 트랜지스터(324)를 구비할 수 있다. 제 1 트랜지스터(323)는 다이오드 접속되어 있을 수 있고, 전압 제한 역치(VCLAMP _H, VCLAMP _L)를 수신할 수 있으며, 또한 제 2 트랜지스터(324)의 역치 전압(Vt)으로의 레벨 변환을 제공할 수 있다. 제 2 트랜지스터(324)는 증폭기의 출력 전압(OUT)의 표현을 수신할 수 있고 또한 이미터(emitter)가 대응하는 전압 제한 역치(VCLAMP _H, VCLAMP _L)를 초과하거나 미만으로 됨에 따라서 클램프 또는 오차 전류(IOUT)를 제공할 수 있다. 일부 예시에 있어서, 바람직한 증폭기의 전압 제한은 전압 제한 역치(VCLAMP _H, VCLAMP _L)로부터 제로(zero) 오프셋이거나 넌 제로(non-zero) 오프셋일 수 있고, 다이오드(325)는 전원 투입 지점에 추가적인 넌 제로 오프셋 전압을 제공할 수 있으며, 또한 역방향 바이어스 항복으로부터 324의 베이스 이미터 정션(base-emitter junction)을 보호할 수 있다.
도 4는 예시적인 차동 ADC 시스템(400)을 대략적으로 도시한 도면이다. 일부 예시에 있어서, 시스템(400)은 차동 ADC(402)와 차동 증폭기(401)를 구비할 수 있다. 차동 증폭기(401)는 디지털화될 차동 입력 신호(VIN)용 입력, 공급 파워(V1, V2)용 입력, 차동 증폭기(401)의 처리된 신호(VP) 제공용 또는 분배용 출력, 및 상단 전압 역치(VCLAMP _H) 및 하단 전압 역치(VCLAMP _L)용 입력을 구비할 수 있다. 일부 예시에 있어서, 상단 및 하단 전압 역치(VCLAMP _H, VCLAMP _L)는 공급 전압(V3, GND) 또는 ADC(402)의 기준 전압으로부터 직접적으로 유도되거나, 이들에 접속되어 있을 수 있다. 일부 예시에 있어서, 증폭기(401)는 상단 및 하단 전압 역치(VCLAMP _H, VCLAMP _L)를 사용하여 차동 증폭기(401)의 차동 출력 전압(VP)을 상단 및 하단 전압 역치(VCLAMP_H, VCLAMP _L) 사이의 전압 범위로 클램프할 수 있다. 일부 예시에 있어서, 증폭기(402)는 상단 및/또는 하단 전압 역치(VCLAMP _H, VCLAMP _L)의 오프셋 내에서 증폭기(401)의 출력 전압(VP)을 클램프할 수 있다. 일부 예시에 있어서, 차동 증폭기(401)는 공통 모드 피드백 루프를 가지고 있을 수 있으며, 이 루프는 싱글 엔드 증폭기로서 모델링될 수 있고 또한 도 1의 싱글 엔드 증폭기에서와 동일한 방식으로 클램프될 수 있다.
일부 예시에 있어서, ADC(402)의 공급 전압(V3, GND)을 사용하게 되면 증폭기(401)의 출력 신호(VP)가 ADC(402)의 전체 입력 범위에 걸칠 수 있도록 보장되고 따라서 ADC(402)의 해상도를 최대한 활용할 수 있는 신호를 제공할 수 있다. 일부 ADC에 있어서, 유해한 전압으로부터 보호된다고 하여도, ADC로의 입력 전압이 ADC의 측정 가능한 입력 범위를 현저하게 초과하도록 허용되는 경우, ADC로의 입력 신호의 전압이 ADC의 측정 가능한 범위 내로 되돌아 온다고 하여도 ADC가 회복하고 또한 입력 신호의 정확한 디지털 표현을 제공하는데 상당량의 시간을 요할 수 있다. 따라서, 증폭기가 ADC의 측정 가능한 제한에 인접하여 출력 전압을 클램프하도록 하면 ADC의 측정 가능한 범위 내의 값으로 입력 신호가 되돌아 오기만 하면, ADC가 정확한 디지털 표현의 입력 신호를 신속하게 제공하도록 보장하는데 도움이 될 수 있다.
도 5는 증폭기(501)의 출력 전류를 직접적으로 방해하지 않고 증폭기(501)의 출력 전압(VOUT)을 제한하기 위한 예시적인 증폭기(501)를 대략적으로 도시한 도면이다. 일부 예시에 있어서, 증폭기(501)는 하나 이상의 증폭기단(511, 512, 513), 및 입력 아날로그 신호(VIN)(503)를 수신하는 입력, 처리된 아날로그 신호(VOUT)를 제공하는 출력, 전압 제한 역치(VCLAMP _H, VCLAMP _L)를 수신하는 하나 이상의 입력, 및 전압 제한 역치(VCLAMP _H, VCLAMP _L)에 또는 인접하여 증폭기(501)의 출력 전압(VOUT)을 제한하기 위한 하나 이상의 클램프 회로, 클램프 증폭기(514, 515), 또는 클램프 비교기를 구비할 수 있다. 일반적으로, 증폭기단(511, 512, 513) 및 제 1 피드백 경로는 아날로그 입력 신호(VIN)의 전압과 각 단의 대응하는 이득을 곱하여 처리된 아날로그 출력 신호(VOUT)를 제공할 수 있다. 처리된 아날로그 출력 신호(VOUT)의 전압이 전압 제한 역치(VCLAMP _H, VCLAMP _L)를 위반하게 됨에 따라서, 제 1 증폭기단(511)의 출력 전류는 조정되어 증폭기(501)의 전체 이득을 변경하게 되고, 이에 의해서, 처리된 아날로그 출력 신호(VOUT)의 전압이 각각의 전압 제한 역치(VCLAMP_H, VCLAMP _L)에 또는 이에 인접하여 클램프된다.
도 6은 예시적인 차동 드라이버 증폭기용 고전압 클램프 회로(614)를 대략적으로 도시한 도면이다. 고전압 클램프 회로(614)는 전류 소스(621)와 다단 전류 미러(current mirror)(622)를 구비할 수 있다. 전류 미러(622)는 고압 역치 입력(VCLAMP_H) 및 전류 기준(621)에 결합된 센스 트랜지스터(623)를 구비할 수 있다. 다단 전류 미러(622)는 또한 증폭기의 차동 출력 중의 제 1 출력(OUT+)으로부터의 전압을 수신하도록 구성된 제 1 미러 트랜지스터(641) 및 증폭기의 차동 출력 중의 다른 출력(OUT-)으로부터의 전압을 수신하도록 구성된 제 2 미러 트랜지스터(642)를 구비하는 미러 회로(640)를 구비할 수 있다. 각각의 제 1 미러 트랜지스터 및 제 2 미러 트랜지스터(641, 642)는 전류 미러 회로(640)의 추가 전류 미러단에서의 전류 흐름을 개시할 수 있다. 차동 출력 전압(VOUT)이 고전압 역치 입력(VCLAMP _H)을 초과하게 되면, 센스 트랜지스터(623) 및 대응하는 미러 회로(640)는 차동 증폭기의 증폭기단의 차동 입력에서의 전류, 고압 클램프 회로(614)의 출력(HiZ+, HiZ-)을 변경하고, 증폭기의 이득을 감소시키고 또한 고전압 역치(VCLAMP _H)에서의 출력 전압(VOUT)을 클램프하기 시작한다. 일부 예시에 있어서, 다이오드(625, 626)는 증폭기의 하나 이상의 차동 출력(OUT+, OUT-)을 대응하는 제 1 또는 제 2 미러 트랜지스터(641, 642)에 접속시켜 고압 역치(VCLAMP _H)로부터의 오프셋 전압에 출력 전압(VOUT)을 클램프할 수 있도록 한다.
도 7은, ADC 드라이버 증폭기의 출력 전류와 직접적으로 간섭하지 않고 또한 증폭기 또는 ADC의 공급 전압을 방해하지 않고 ADC 드라이버 증폭기의 출력을 클램프(clamp)하는 방법을 대략적으로 도시한 도면이다. 일부 예시에 있어서, 이 방법은 증폭기의 출력에서 전류를 직접적으로 분류하지 않고 증폭기의 출력 전압을 클램프할 수 있다. 단계(701)에서, 증폭기는 공급 전압을 수신하여 증폭기의 출력을 구동할 수 있다. 단계(702)에서, 증폭기는 하나 이상의 클램프 역치를 수신할 수 있다. 일부 예시에 있어서, 클램프 역치는 증폭기의 공급 전압 사이의 전압일 수 있다. 일부 예시에 있어서, 고압 역치는 증폭기의 고압 공급 전압 미만의 1 이상의 볼트일 수 있다. 일부 예시에 있어서, 저압 역치는 증폭기의 하단 공급 전압을 초과하는 1 이상의 볼트일 수 있다. 단계(703)에서, 증폭기 입력 전압에 따른 증폭기 출력 전압은, 전압 역치까지 구동될 수 있다. 단계(704)에서, 증폭기의 출력 전압은 출력 전압 클램프 회로의 전류 미러로 하여금 입력에서의 전류를 증폭기의 내부단(internal stage)으로 변경시키도록 할 수 있다. 단계(705)에서, 증폭기의 이득은, 출력 전압 클램프의 전류 출력을 증폭기의 증폭단의 입력에 인가하여 증폭기의 출력이 전압 역치를 위반하지 않도록 하는 값까지 증폭기의 입력 전압이 이동할 때까지 출력 전압 클램프의 전류 출력을 증폭기의 증폭단의 입력에 인가하여 출력 전압을 전압 역치에 또는 이에 인접하여 유지되도록 수정될 수 있다.
기타 메모 및 예시
이상 설명한 "발명을 실시하기 위한 구체적인 내용"은 첨부 도면의 참조를 포함하며, 첨부 도면은 발명을 실시하기 위한 구체적인 내용의 일부를 형성한다. 도면은, 도시의 목적에 의해서, 본 발명을 실시할 수 있는 구체적인 실시예를 나타내고 있다. 또한 이들 실시예는 본 발명에서 "예시"(example)로 참조된다. 이들 예시는 도시되어 있거나 설명된 구성 요소에 추가되는 구성 요소를 구비할 수 있다. 하지만, 본 발명의 발명자들은 또한 도시하거나 설명한 이들 구성 요소만이 제공되는 예시를 상정하였다. 더욱이, 본 발명의 발명자들은 또한 본 명세서에 도시되어 있거나 설명된 특정 예시(또는 이들의 하나 이상의 측면), 또는 다른 예시(또는 이들의 하나 이상의 측면) 중의 하나에 대해서 도시되어 있거나 설명된 이들 구성 요소(또는 이들의 하나 이상의 측면)에 대한 임의의 조합이나 치환을 사용하는 예시도 상정하였다.
본 명세서와 참조에 의해서 합체된 임의의 명세서간의 일관성이 없는 경우라면, 본 명세서의 사용 방법이 기준이 된다.
특허 명세서에서는 보편적인 바와 같이, 본 명세서에 있어서, "적어도 하나" 또는 "하나 이상"과 같은 임의의 다른 경우 또는 사용 방법과는 무관하게 하나 이상을 포함하도록 "일" 또는 "하나"라는 단어를 사용하고 있다. 본 명세서에 있어서, "또는"이라는 용어는 '포괄적인 또는'을 지칭하는데 사용되며, 그 결과 "A 또는 B"는 다른 방식으로 지시하지 않는 이상은 "A가 아닌 B", "B가 아닌 A", 및 "A와 B"를 포함하고 있다. 본 명세서에 있어서, "구비하는" 및 "~인"이라는 용어는 각각 "포함하는" 및 "여기에서"라는 용어의 쉬운 영어의 동의어로 사용되었다. 또한, "구비하는" 및 "포함한"이라는 용어는 개방형 용어, 즉, 이와 같은 용어 뒤에 나열된 구성 요소에 추가한 구성 요소를 구비하는 시스템, 장치, 구성, 제제, 또는 프로세스가 상술한 본 발명의 청구 대상에 여전히 포함되는 것으로 간주된다. 더욱이, 청구 범위에서 나타날 수도 있는 용어인 "제 1", "제 2", 및 "제 3" 등은 단지 표지로서 사용되었을 뿐이며, 이들 대상에 대한 수치적인 요건을 부여하고 의도한 것은 아니다.
본 명세서에서 설명한 방법의 예시는 적어도 일부는 기계 또는 컴퓨터로 구현될 수 있다. 일부 예시는 명령(instruction)이 인코딩되어 상술한 예시에서 설명된 것과 같은 방법을 전자 장치가 수행할 수 있도록 구성된 컴퓨터 판독 가능 매체 또는 기계 판독 가능 매체를 포함할 수 있다 이와 같은 방법의 구현은 마이크로 코드와 같은 코드, 어셈블리 언어 코드, 고급 언어 코드 등을 포함할 수 있다. 이와 같은 코드는 다양한 방법을 수행하기 위한 컴퓨터 판독 가능 명령을 포함할 수 있다. 코드는 컴퓨터 프로그램 제품의 일부를 형성할 수 있다. 또한, 일 예시에 있어서, 코드는, 예컨대, 실행 중에 또는 다른 시간에, 하나 이상의 휘발성, 비일시적, 또는 유형의 비휘발성 컴퓨터 판독 가능 매체에 실제로 저장되어 있을 수 있다. 이들 유형의 컴퓨터 판독 가능 매체는 하드 디스크, 탈착식 자기 디스크, 탈착식 광학 디스크(예컨대, 컴팩트 디스크 및 디지털 비디오 디스크), 자기 카세트, 메모리 카드 또는 스틱, 랜덤 액세스 메모리(RAM, random access memory), 판독 전용 메모리(ROM, read only memory) 등을 포함하지만, 이들만으로 제한되지는 않는다.
상술한 설명은 예시적인 것을 의도하였으며, 제한적인 것을 의도하지 않는다. 예를 들면, 상술한 설명의 예시(또는 이들 중의 하나 이상의 측면)는 서로 조합하여 사용될 수 있다. 다른 실시예를 사용할 수 있는데, 예컨대 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 상술한 발명의 설명을 검토하여 사용할 수 있다. 요약서는 미국 특허법 시행 규칙 37 C.F.R.§1.72(b)의 규정을 충족하기 위해서 제공되며, 본 명세서의 독자가 기술적인 개시 내용의 본질을 신혹하게 확인할 수 있도록 한다. 요약서는 청구 범위의 권리 범위 또는 의미를 해석하거나 제한하는데 사용될 수 없음을 이해하고 제출된 것이다. 또한, 상술한 "발명을 실시하기 위한 구체적인 내용" 항목에 있어서, 본 개시 내용을 단순화하기 위해서 여러 가지 특징을 그룹화할 수도 있다. 이는 청구 범위에서 청구하지 않고 개시된 특징이 임의의 청구항에 필수 불가결한 특징임을 의도하는 것으로 해석해서는 아니된다. 오히려, 본 발명의 청구 대상은 개시된 특정 실시예의 모든 특징보다 작을 수 있다. 여기에서 후술하는 측면은 각각의 측면이 별도의 실시예로서 독립적인 예시 또는 실시예로서 "발명을 실시하기 위한 구체적인 내용" 항목에 합체되며, 이와 같은 각 실시예는 다양한 조합 또는 치환에 의해서 서로 조합될 수 있음을 알아야 한다.

Claims (20)

  1. 증폭기로서, 상기 증폭기의 출력 전류를 변경할 필요없이 전류 제한에 기초하여 출력 전압을 클램프하여 클램프된 출력 상태를 유지하도록 구성된 증폭기에 있어서,
    입력 전압을 수신하고 또한 상기 입력 전압의 함수로서 상기 출력 전압을 제공하도록 구성된 복수의 증폭기단; 및
    상기 전압 제한 및 상기 증폭기의 상기 출력 전압의 표현을 수신하고, 상기 출력 전압이 상기 전압 제한을 위반하는 경우 입력에서의 전류를 상기 복수의 증폭기단의 제 1 증폭기단으로 조정하며, 또한 상기 전압 제한으로부터의 오프셋에 상기 출력 전압을 클램프하도록 구성된 비교기;를 포함하는,
    증폭기.
  2. 청구항 1에 있어서,
    상기 전압 제한은 상기 증폭기의 공급 전압 입력과는 상이한 상기 증폭기의 입력에서 수신되는,
    증폭기.
  3. 청구항 1에 있어서,
    상기 전압 제한은 상기 증폭기에 의해서 생성되고 또한 상기 증폭기의 상기 공급 전압과는 상이한,
    증폭기.
  4. 청구항 1 내지 3 중 어느 한 항에 있어서,
    상기 비교기는 트랜스컨덕턴스 증폭기인,
    증폭기.
  5. 청구항 1 내지 3 중 어느 한 항에 있어서,
    상기 입력 전압을 수신하도록 구성된 차동 입력 단자; 및
    상기 출력 전압을 제공하도록 구성된 차동 출력 단자;를 포함하는,
    증폭기.
  6. 청구항 1 내지 3 중 어느 한 항에 있어서,
    상기 비교기는,
    클램프 회로;
    상기 클램프 회로의 제 1 트랜지스터에 결합되는 전류 기준; 및
    상기 클램프 회로의 제 2 트랜지스터에 결합되고 또한 상기 증폭기의 상기 출력 전압의 표현을 수신하도록 구성된 다이오드;를 포함하는,
    증폭기.
  7. 청구항 6에 있어서,
    상기 제 1 트랜지스터의 제어 노드는 상기 제 2 트랜지스터의 제어 노드에 직접적으로 결합되어 있는, 증폭기.
  8. 청구항 6에 있어서,
    상기 다이오드는 상기 오프셋를 제공하도록 구성되어 있는,
    증폭기.
  9. 증폭기의 출력 전압 제한 방법으로서, 상기 증폭기의 출력 전류를 변경할 필요없이 클램프된 출력 상태를 유지하기 위한 증폭기의 출력 전압 제한 방법에 있어서,
    출력 전압을 제공하도록 상기 증폭기의 증폭기단을 사용하여 입력 전압을 증폭하는 단계;
    전압 제한을 수신하는 단계;
    오프셋 전압 제한을 제공하도록 상기 전압 제한을 오프셋하는 단계;
    상기 출력 전압의 표현을 상기 오프셋 전압 제한과 비교하는 단계; 및
    상기 출력 전압이 상기 오프셋 전압 제한을 위반하는 경우 상기 증폭기단의 입력 전류를 조정하는 단계;를 포함하는,
    증폭기의 출력 전압 제한 방법.
  10. 청구항 9에 있어서,
    상기 증폭기의 제 1 입력에서 공급 전압을 수신하는 단계; 및
    상기 증폭기의 제 2 입력에서 상기 오프셋 전압 제한을 수신하는 단계;를 포함하는,
    증폭기의 출력 전압 제한 방법.
  11. 청구항 9에 있어서,
    상기 비교하는 단계는,
    트랜스컨덕턴스 증폭기의 입력에서 상기 출력 전압 및 상기 오프셋 전압 제한을 수신하는 단계; 및
    상기 트랜스컨덕턴스 증폭기의 출력에 오차 전류를 제공하는 단계;를 포함하는,
    증폭기의 출력 전압 제한 방법.
  12. 청구항 9 내지 11 중 어느 한 항에 있어서,
    상기 전압 제한은 고압 역치인 것을 특징으로 하는,
    증폭기의 출력 전압 제한 방법.
  13. 청구항 9 내지 11 중 어느 한 항에 있어서,
    상기 출력 전압이 상기 오프셋 전압 제한을 위반하는 경우 상기 증폭기단의 입력 전류를 조정하는 단계는 상기 출력 전압이 고압 역치 또는 저압 역치 중의 하나를 위반하는 경우 상기 증폭기의 입력 전류를 조정하는 단계를 포함하는,
    증폭기의 출력 전압 제한 방법.
  14. 청구항 9 내지 11 중 어느 한 항에 있어서,
    상기 증폭하는 단계는 차동 출력 전압을 제공하도록 상기 증폭기의 증폭단을 사용하여 차동 입력 전압을 증폭하는 단계를 포함하며;
    상기 비교하는 단계는 상기 차동 출력 전압의 표현을 오프셋 전압 제한과 비교하는 단계를 포함하며; 및
    상기 증폭기단의 입력 전류를 조정하는 상기 단계는 상기 차동 출력 전압이 상기 오프셋 전압 제한을 위반하는 경우 상기 증폭기의 차동 입력 전류를 조정하는 단계;를 포함하는,
    증폭기의 출력 전압 제한 방법.
  15. 아날로그 디지털 변환기(ADC, analog-to-digital converter)의 입력 전압 제한 시스템에 있어서,
    상기 ADC; 및
    상기 ADC의 입력에 결합된 출력을 갖는 증폭기;를 포함하며, 상기 증폭기는,
    입력 전압을 수신하고 또한 상기 입력 전압의 함수로서 출력 전압을 제공하도록 구성된 복수의 증폭기단; 및
    전압 제한 및 상기 증폭기의 상기 출력 전압의 표현을 수신하고, 상기 출력 전압이 상기 전압 제한을 위반하는 경우 입력에서의 전류를 상기 복수의 증폭기단의 제 1 증폭기단으로 조정하며, 또한 상기 전압 제한으로부터의 오프셋에 상기 출력 전압을 클램프하도록 구성된 비교기;를 포함하는,
    입력 전압 제한 시스템.
  16. 청구항 15에 있어서,
    상기 비교기는 고압 클램프 비교기이고 또한 상기 전압 제한은 고압 역치이며, 상기 고압 클램프 비교기는 상기 고압 역치로서 상기 ADC의 공급 전압을 수신하도록 구성되어 있는,
    입력 전압 제한 시스템.
  17. 청구항 16에 있어서,
    상기 증폭기는 저압 역치로서 상기 ADC의 제 2 공급 전압을 수신하고, 상기 출력 전압이 상기 저압 역치를 위반하는 경우 입력에서의 전류를 상기 복수의 증폭기단의 제 1 증폭기단으로 조정하며, 또한 상기 저압 역치로부터의 오프셋에 상기 출력 전압을 클램프하도록 구성된 저압 클램프 비교기를 구비하는,
    입력 전압 제한 시스템.
  18. 청구항 17에 있어서,
    상기 ADC는 차동 입력을 구비하며, 상기 증폭기는 차동 증폭기인,
    입력 전압 제한 시스템.
  19. 청구항 17에 있어서,
    고압 클램프 비교기는 제 1 트랜스컨덕턴스 증폭기;를 구비하며, 또한
    상기 저압 클램프 비교기는 제 2 트랜스컨덕턴스 증폭기;를 구비하는,
    입력 전압 제한 시스템.
  20. 청구항 15 내지 19 중 어느 한 항에 있어서,
    단일 집적 회로 다이는 상기 ADC 및 상기 증폭기를 포함하는,
    입력 전압 제한 시스템.
KR1020180134316A 2017-11-06 2018-11-05 증폭기 출력 전압 제한 기법 KR20190051844A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/804,115 US10211846B1 (en) 2017-11-06 2017-11-06 Techniques for amplifier output voltage limiting
US15/804,115 2017-11-06

Publications (1)

Publication Number Publication Date
KR20190051844A true KR20190051844A (ko) 2019-05-15

Family

ID=63878514

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180134316A KR20190051844A (ko) 2017-11-06 2018-11-05 증폭기 출력 전압 제한 기법

Country Status (4)

Country Link
US (1) US10211846B1 (ko)
EP (1) EP3480948A1 (ko)
KR (1) KR20190051844A (ko)
CN (1) CN109756196A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10972117B2 (en) * 2019-09-09 2021-04-06 Analog Devices International Unlimited Company Differential clamp circuits with current recirculation
US11277106B2 (en) 2019-09-25 2022-03-15 Analog Devices International Unlimited Company Transimpedance amplifiers with adjustable input range

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6139625A (ja) * 1984-07-28 1986-02-25 Victor Co Of Japan Ltd アナログ／デイジタル変換装置
JPH08111616A (ja) * 1994-10-07 1996-04-30 Olympus Optical Co Ltd 演算増幅回路
US5973561A (en) * 1997-06-03 1999-10-26 Texas Instruments Incorporated Differential clamp for amplifier circuits
JP3797186B2 (ja) * 2001-10-15 2006-07-12 株式会社デンソー クランプ回路
US7253687B2 (en) * 2004-07-23 2007-08-07 Microchip Technology Incorporated Clamping circuit for operational amplifiers
US8063665B1 (en) * 2008-07-01 2011-11-22 Cypress Semiconductor Corporation Programmable buffer circuit
US9444434B1 (en) 2014-04-30 2016-09-13 Maxim Integrated Products, Inc. Systems, methods and apparatus for voltage clamping
US10284153B2 (en) * 2014-10-03 2019-05-07 Skyworks Solutions, Inc. Peak voltage limiting circuits and methods for power amplifiers

Also Published As

Publication number Publication date
EP3480948A1 (en) 2019-05-08
US10211846B1 (en) 2019-02-19
CN109756196A (zh) 2019-05-14

Similar Documents

Publication Publication Date Title
US11082010B2 (en) Systems and methods for TIA base current detection and compensation
US7236055B2 (en) Differential amplifier circuit and method for reducing thermally induced offsets caused by large differential signals
US10284156B2 (en) Amplifier and semiconductor apparatus using the same
US11169218B2 (en) Current monitor with fault detection
US11567522B2 (en) Voltage reference buffer circuit
KR20190051844A (ko) 증폭기 출력 전압 제한 기법
US7345542B2 (en) Circuit and method for avoiding circuit performance degradation caused by time-variable thermal imbalances
US20150277470A1 (en) Current mirror circuit and receiver using the same
US10224951B2 (en) Configurable input range for continuous-time sigma delta modulators
US9319041B1 (en) Squelch detector
US10797661B2 (en) Capacitive-coupled chopper instrumentation amplifiers and associated methods
CN112332791A (zh) 一种可变增益放大器
US9360505B1 (en) Squelch detector
EP2963814B1 (en) Class AB amplifier with bias control
US7239259B1 (en) Digitizer with enhanced accuracy
US6456215B1 (en) Method and system for quantizing an input signal
KR101373005B1 (ko) 입력 신호 레벨 검출 장치 및 방법
US20200259324A1 (en) Supply-side output over-current protection techniques
US6091353A (en) Bias circuit for flash analog to digital converter circuits
US11150280B2 (en) Apparatus and method for current measurement
US7538613B2 (en) Systems and methods for common mode detection
KR20220072537A (ko) 감지 회로 및 이를 포함하는 소스 드라이버
CN113206670A (zh) 一种数模转换器及处理器
CN113125828A (zh) 电流检测电路
WO2020147984A1 (en) Large input current detection and fast response optical receiver

Legal Events

Date Code Title Description
A201 Request for examination