KR20220072537A - 감지 회로 및 이를 포함하는 소스 드라이버 - Google Patents

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Abstract

패널 로드에 따른 적분기의 성능 영향이 적고 적분기의 피드백 커패시터를 배제하여 칩 면적을 줄일 수 있는 감지 회로 및 이를 포함하는 소스 드라이버를 개시한다. 상기 감지 회로는, 표시 패널로부터 입력 전류를 수신하는 복수의 채널들 각각에 포함될 수 있고, 상기 입력 전류를 상기 복수의 채널들의 수의 비율만큼 상기 입력 전류에 대하여 선형성을 가지는 출력 전류로 변환하는 증폭 회로를 포함할 수 있다.

Description

감지 회로 및 이를 포함하는 소스 드라이버{SENSING CIRCUIT AND DISPLAY DRIVING DEVICE INCLUDING THE SAME}
본 발명은 디스플레이 장치에 관한 것으로, 보다 상세하게는 표시 패널의 화소 신호들을 감지하는 감지 회로 및 이를 포함하는 소스 드라이버에 관한 것이다.
일반적으로 디스플레이 장치는 디스플레이 패널, 디스플레이 구동 장치 및 타이밍 컨트롤러 등을 포함한다.
디스플레이 구동 장치는 칩(chip)으로 집적되는 소스 드라이버를 포함할 수 있으며, 디스플레이 패널의 크기와 해상도를 고려하여 복수 개의 소스 드라이버들을 포함할 수 있다. 이러한 소스 드라이버는 타이밍 컨트롤러로부터 제공되는 디지털 영상 데이터를 소스 신호로 변환하고, 이를 디스플레이 패널에 제공한다.
그리고, 소스 드라이버는 디스플레이 패널의 화소 신호들을 감지하고, 이를 디지털 데이터로 변환한다.
종래 기술에 따른 소스 드라이버는 화소 신호들을 감지하는 감지 회로를 포함할 수 있으며, 감지 회로는 입력 전류를 전압으로 변환하는 적분기를 포함할 수 있다.
그런데, 종래 기술에 따른 소스 드라이버는 패널 로드에 따른 적분기의 성능 영향이 있으며, 멀티 채널들 각각에 대하여 적분기의 피드백 커패시터를 필요로 한다.
따라서, 패널 로드에 따른 적분기의 성능 영향이 적고 적분기의 피드백 커패시터를 배제하여 칩 면적을 줄일 수 있는 기술이 요구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 패널 로드에 따른 적분기의 성능 영향이 적고 적분기의 피드백 커패시터를 배제하여 칩 면적을 줄일 수 있는 감지 회로 및 이를 포함하는 소스 드라이버를 제공하는데 있다.
일 실시예에 따른 감지 회로는, 표시 패널로부터 입력 전류를 수신하는 복수의 채널들 각각에 포함되고, 상기 입력 전류를 상기 복수의 채널들의 수의 비율만큼 상기 입력 전류에 대하여 선형성을 가지는 출력 전류로 변환하는 증폭 회로를 포함할 수 있다.
일 실시예에 따른 소스 드라이버는, 표시 패널로부터 입력 전류를 수신하는 복수의 채널들 각각에 포함되고, 상기 입력 전류를 감지하여 샘플링 전압을 출력하는 감지 회로; 상기 샘플링 전압을 증폭하여 증폭 신호를 출력하는 글로벌 증폭기; 및 상기 증폭 신호를 디지털 데이터로 변환하는 아날로그 디지털 컨버터를 포함할 수 있다. 상기 감지 회로는, 상기 입력 전류를 상기 복수의 채널들의 수의 비율만큼 상기 입력 전류에 대하여 선형성을 가지는 출력 전류로 변환하는 증폭 회로를 포함할 수 있다.
상술한 바와 같이, 입력 전류를 출력 전류로 변환하는 증폭 회로를 포함함으로써 패널 로드에 따른 적분기의 성능 영향을 줄일 수 있고 적분기의 피드백 커패시터를 배제하여 칩 면적을 줄일 수 있다.
또한, 증폭 회로의 기준 전압을 종래 기술 대비 낮은 레벨로 설정할 수 있다.
또한, 멀티 채널들의 개수 증가에 상관없이 화소들의 신호를 정확히 감지할 수 있다.
도 1은 일 실시예에 따른 감지 회로 및 이를 포함하는 소스 드라이버의 블록도이다.
도 2는 일 실시예에 따른 감지 회로의 회로도이다.
도 3은 도 1 및 도 2에 도시된 증폭 회로의 회로도이다.
도 4은 일 실시예에 따른 감지 회로의 타이밍도이다.
표시 패널의 로드에 따른 적분기의 성능 영향이 적고 적분기의 피드백 커패시터를 배제하여 칩 면적을 줄일 수 있는 감지 회로 및 이를 포함하는 소스 드라이버를 개시한다.
실시예들에서, 복수의 채널들은 표시 패널의 센싱 라인에 연결될 수 있으며, 복수의 채널들을 통해서 수신되는 입력 전류는 화소 특성을 검출하는데 이용되는 화소 신호로 정의될 수 있다. 일례로, 화소 특성에는 구동 트랜지스터와 유기 발광 다이오드의 문턱전압, 이동도 등을 포함할 수 있다.
실시예들에서, 복수의 채널들 각각은 감지 회로를 포함할 수 있으며, 설명의 편의를 위해 한 채널의 감지 회로에 대하여 설명한다.
실시예들에서, 제1 및 제2와 같은 용어는 다양한 구성 요소들을 식별하기 위해 사용될 수 있다. 구성 요소들은 제1 및 제2와 같은 용어들에 의해 한정되지 않는다.
도 1은 일 실시예에 따른 감지 회로(10) 및 이를 포함하는 소스 드라이버(100)의 블록도이다.
도 1을 참고하면, 디스플레이 장치는 표시 패널(200) 및 소스 드라이버(100)를 포함할 수 있다.
표시 패널(200)은 매트릭스 형태로 형성된 화소들을 포함할 수 있으며, 각 화소들은 유기 발광 다이오드, 스토리지 커패시터, 구동 트랜지스터, 게이트 트랜지스터 및 센싱 트랜지스터를 포함할 수 있다.
소스 드라이버(100)는 감지 회로(10), 글로벌 증폭기(GA) 및 아날로그 디지털 컨버터(ADC)를 포함할 수 있다.
감지 회로(10)는 복수의 채널들 각각에 포함될 수 있으며, 표시 패널(200)의 화소로부터 입력되는 입력 전류(Iin)를 수신할 수 있으며, 입력 전류(Iin)를 복수의 채널들의 수(N, N은 자연수이다.)의 비율만큼 입력 전류(Iin)에 대하여 선형성을 가지는 출력 전류(Iout)로 변환할 수 있다.
감지 회로(10)는 복수의 채널들 각각에 대한 출력 전류(Iout)를 샘플하고, 샘플링 전압(Vsam)을 글로벌 증폭기(GA)에 순차적으로 출력할 수 있다.
글로벌 증폭기(GA)는 감지 회로(10)로부터 순차적으로 출력되는 샘플링 전압(Vsam)을 증폭할 수 있으며, 증폭 신호를 아날로그 디지털 컨버터(ADC)에 출력할 수 있다.
아날로그 디지털 컨버터(ADC)는 증폭 신호를 디지털 데이터로 변환하고 디지털 데이터를 타이밍 컨트롤러에 제공할 수 있다. 타이밍 컨트롤러는 디지털 데이터를 이용하여 화소 특성에 대응하는 보상 데이터를 생성할 수 있으며, 보상 데이터를 이용하여 영상 데이터를 보정할 수 있다.
도 2는 일 실시예에 따른 감지 회로(10)의 회로도이다. 그리고, 도 3은 도 1 및 도 2에 도시된 증폭 회로(20)의 회로도이다.
도 2를 참고하면, 감지 회로(10)는 증폭 회로(20) 및 샘플링 회로(30)를 포함할 수 있다.
증폭 회로(20)는 입력 전류(Iin)를 복수의 채널들의 수의 비율만큼 입력 전류(Iin)에 대하여 선형성을 가지는 출력 전류(Iout)로 변환할 수 있다.
이러한 증폭 회로(20)를 도 3을 참고하여 상세히 설명하면 다음과 같다.
증폭 회로(20)는 입력 및 로드 스테이지 회로(22), 출력 스테이지 회로(24) 및 전류 미러 회로(26)를 포함할 수 있다.
입력 및 로드 스테이지 회로(22)는 입력 전류(Iin)를 수신하는 제1 입력단(Vin(+))과 제1 기준 전압(Vpre)을 수신하는 제2 입력단(Vin(-))을 포함할 수 있다.
입력 및 로드 스테이지 회로(22)는 입력 전류(Iin)와 제1 기준 전압(Vpre)에 응답하여 풀업 신호(UP)와 풀다운 신호(DN)를 출력할 수 있다.
출력 스테이지 회로(24)는 제1 출력 스테이지 회로 및 제2 출력 스테이지 회로를 포함할 수 있다.
제1 출력 스테이지 회로는 풀업 신호(UP)와 풀다운 신호(DN)에 응답하여 제1 출력 전압(Vout)을 출력할 수 있다. 일례로, 제1 출력 스테이지 회로는 제1 전원전압(VDD) 단자와 접지전압 단자 사이에 직렬 연결된 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)를 포함할 수 있다. 제1 출력 스테이지 회로의 제1 출력단(OT1)과 입력 및 로드 스테이지 회로(22)의 제2 입력단(Vin(+))은 상호 연결될 수 있다.
제2 출력 스테이지 회로는 풀업 신호(UP)와 풀다운 신호(DN)에 응답하여 입력 전류(Iin)와 동일 세기를 가지는 전류 패스(Ipath)를 형성할 수 있다. 일례로, 제2 출력 스테이지 회로는 제1 전원전압(VDD) 단자와 접지전압 단자 사이에 직렬 연결된 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)를 포함할 수 있다.
제2 출력 스테이지 회로는 제1 출력 스테이지 회로와 1:1의 출력비를 가질 수 있다.
전류 미러 회로(26)는 입력 전류(Iin)와 동일 세기를 가지는 전류 패스(Ipath)의 전류를 복사하여 입력 전류(Iin)에 대하여 선형성을 가지는 출력 전류(Iout)를 제2 출력단(OT2)에 출력할 수 있다. 일례로, 전류 미러 회로(26)는 입력 전류(Iin)를 복수의 채널들의 수(N)로 나눔 연산한 세기를 가지는 출력 전류(Iout)로 변환할 수 있다.
전류 미러 회로(26)는 제2 전원전압(VCC) 단자와 노드(ND) 사이에 PMOS 트랜지스터(P3)를 포함할 수 있고, 제2 전원전압(VCC) 단자와 제2 출력단(OT2) 사이에 PMOS 트랜지스터(P4)를 포함할 수 있다. 여기서, PMOS 트랜지스터(P3)와 PMOS 트랜지스터(P4)의 게이트 단자는 상호 연결될 수 있으며, 노드(ND)에 연결될 수 있다. 노드(ND)는 제2 출력 스테이지 회로의 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2) 사이에 형성되는 노드로, 입력 전류(Iin)와 동일한 세기를 가지는 전류 패스(Ipath)에 포함될 수 있다.
여기서, 전류 미러 회로(26)는 제2 출력 스테이지 회로와 N:1의 출력비를 가질 수 있다. 그리고, 전류 미러 회로(26)의 제2 전원전압(VCC)은 출력 스테이지 회로(24)의 제1 전원전압(VDD)보다 낮은 레벨로 설정될 수 있다.
도 2의 설명으로 돌아와서, 샘플링 회로(30)는 증폭 회로(20)로부터 출력되는 출력 전류(Iout)를 샘플할 수 있으며, 샘플링 전압(Vsam)을 순차적으로 출력할 수 있다.
샘플링 회로(30)는 제1 스위치(SWsam), 샘플링 커패시터(Cs), 제2 스위치(SWcarry) 및 제3 스위치(SWRST)를 포함할 수 있다.
제1 스위치(SWsam)는 증폭 회로(20)로부터 출력되는 출력 전류(Iout)를 샘플링 커패시터(Cs)에 전달할 수 있다. 일례로, 복수의 채널들의 제1 스위치들(SWsam)은 동시에 턴-온될 수 있다.
샘플링 커패시터(Cs)는 제1 스위치(SWsam)를 통해서 전달되는 출력 전류(Iout)를 샘플할 수 있다.
제2 스위치(SWcarry)는 샘플링 커패시터(Cs)를 통해서 샘플된 샘플링 전압(Vsam)을 글로벌 증폭기(GA)에 출력할 수 있다. 일례로, 복수의 채널들의 제2 스위치들(SWcarry)은 일정 시간 간격으로 순차적으로 턴-온될 수 있다.
제3 스위치(SWRST)는 샘플링 커패시터(Cs)를 제2 기준 전압(Vref)으로 초기화할 수 있다.
여기서, 샘플링 회로(30)의 제2 기준 전압(Vref)은 증폭 회로(20)의 제1 기준 전압(Vpre)보다 낮은 레벨로 설정될 수 있다.
도 4은 일 실시예에 따른 감지 회로(10)의 타이밍도이다.
도 2 및 도 4를 참고하면, 먼저 감지 회로(10)는 제1 스위치(SWsam)와 제3 스위치(SWRST)의 턴-온으로 샘플링 커패시터(Cs)의 샘플링 전압(Vsam)을 제2 기준 전압(Vref)으로 초기화할 수 있다.
이어서, 감지 회로(10)는 제1 스위치(SWsam)의 턴-온과 제3 스위치(SWRST)의 턴-오프로 증폭 회로(20)로부터 출력되는 출력 전류(Iout)를 샘플링 커패시터(Cs)를 통해서 샘플할 수 있다.
이때, 감지 회로(10)는 일정 시간(t1) 동안 제1 스위치(SWsam)를 통해서 전달되는 출력 전류(Iout)를 샘플할 수 있다. 샘플링 커패시터(Cs)는 출력 전류(Iout)를 통해서 전하가 충전될 수 있으며, 이를 통해 샘플링 전압(Vsam)은 일정 시간(t1) 동안 상승될 수 있다.
이어서, 감지 회로(10)는 제1 스위치(SWsam)의 턴-오프로 샘플링 전압(Vsam)을 유지할 수 있다.
샘플링 전압(Vsam)의 세기(??V)는 아래의 <수학식 1>과 같이 연산될 수 있다.
Figure pat00001
샘플링 전압(Vsam)의 세기(??V)는 복수의 채널들의 수(N)의 비율만큼 입력 전류(Iin)에 대하여 선형성을 가지는 출력 전류(Iout)와 샘플링 커패시터(Cs)의 값에 따라 결정될 수 있다.
이어서, 감지 회로(10)는 제2 스위치(SWcarry)의 턴-온으로 샘플링 전압(Vsam)을 순차적으로 글로벌 증폭기(GA)에 출력할 수 있다.
상술한 바와 같이, 감지 회로 및 이를 포함하는 소스 드라이버는 입력 전류를 출력 전류로 변환하는 증폭 회로를 포함함으로써 패널 로드에 따른 적분기의 성능 영향을 줄일 수 있고 적분기의 피드백 커패시터를 배제하여 칩 면적을 줄일 수 있다.
또한, 증폭 회로의 기준 전압을 종래 기술 대비 낮은 레벨로 설정할 수 있다.
또한, 멀티 채널들의 개수 증가에 상관없이 화소들의 신호를 정확히 감지할 수 있다.

Claims (16)

  1. 표시 패널로부터 입력 전류를 수신하는 복수의 채널들 각각에 포함되고, 상기 입력 전류를 상기 복수의 채널들의 수의 비율만큼 상기 입력 전류에 대하여 선형성을 가지는 출력 전류로 변환하는 증폭 회로;
    를 포함하는 감지 회로.
  2. 제 1 항에 있어서,
    상기 증폭 회로는,
    상기 입력 전류와 제1 기준 전압에 응답하여 풀업 신호와 풀다운 신호를 출력하는 입력 및 로드 스테이지 회로;
    상기 풀업 신호와 상기 풀다운 신호에 응답하여 제1 출력 전압을 출력하는 제1 출력 스테이지 회로;
    상기 풀업 신호와 상기 풀다운 신호에 응답하여 상기 입력 전류와 동일 세기를 가지는 전류 패스를 형성하는 제2 출력 스테이지 회로; 및
    상기 전류를 상기 복수의 채널들의 수의 비율만큼 복사하여 상기 출력 전류를 출력하는 전류 미러 회로;
    를 포함하는 감지 회로.
  3. 제 2 항에 있어서,
    상기 제1 출력 전압이 출력되는 상기 제1 출력 스테이지 회로의 출력단과 상기 입력 전류가 입력되는 상기 입력 및 로드 스테이지 회로의 입력단은 상호 연결되는 감지 회로.
  4. 제 2 항에 있어서,
    상기 제1 출력 스테이지 회로 및 상기 제2 출력 스테이지 회로는 제1 전원전압을 수신하고,
    상기 전류 미러 회로는 상기 제1 전원전압보다 낮은 레벨로 설정되는 제2 전원전압을 수신하는 감지 회로.
  5. 제 4 항에 있어서,
    상기 전류 미러 회로는 상기 입력 전류를 상기 복수의 채널들의 수의 비율만큼 상기 입력 전류보다 낮은 세기를 가지는 상기 출력 전류로 변환하는 감지 회로.
  6. 제 1 항에 있어서,
    상기 출력 전류를 샘플하여 샘플링 전압을 출력하는 샘플링 회로;를 더 포함하는 감지 회로.
  7. 제 6 항에 있어서,
    상기 샘플링 회로는,
    상기 출력 전류를 전달하는 제1 스위치;
    상기 제1 스위치를 통해서 전달되는 상기 출력 전류를 샘플하는 샘플링 커패시터;
    상기 샘플링 커패시터를 통해서 샘플된 샘플링 전압을 출력하는 제2 스위치; 및
    상기 샘플링 커패시터를 제2 기준 전압으로 초기화하는 제3 스위치를 포함하는 감지 회로.
  8. 제 7 항에 있어서,
    상기 샘플링 회로의 상기 제2 기준 전압은 상기 증폭 회로의 제1 기준 전압보다 낮은 레벨로 설정되는 감지 회로.
  9. 표시 패널로부터 입력 전류를 수신하는 복수의 채널들 각각에 포함되고, 상기 입력 전류를 감지하여 샘플링 전압을 출력하는 감지 회로;
    상기 샘플링 전압을 증폭하여 증폭 신호를 출력하는 글로벌 증폭기; 및
    상기 증폭 신호를 디지털 데이터로 변환하는 아날로그 디지털 컨버터;를 포함하고,
    상기 감지 회로는,
    상기 입력 전류를 상기 복수의 채널들의 수의 비율만큼 상기 입력 전류에 대하여 선형성을 가지는 출력 전류로 변환하는 증폭 회로;
    를 포함하는 소스 드라이버.
  10. 제 9 항에 있어서,
    상기 증폭 회로는,
    상기 입력 전류와 제1 기준 전압에 응답하여 풀업 신호와 풀다운 신호를 출력하는 입력 및 로드 스테이지 회로;
    상기 풀업 신호와 상기 풀다운 신호에 응답하여 제1 출력 전압을 출력하는 제1 출력 스테이지 회로;
    상기 풀업 신호와 상기 풀다운 신호에 응답하여 상기 입력 전류와 동일 세기를 가지는 전류 패스를 형성하는 제2 출력 스테이지 회로; 및
    상기 전류를 상기 복수의 채널들의 수의 비율만큼 복사하여 상기 출력 전류를 출력하는 전류 미러 회로;
    를 포함하는 소스 드라이버.
  11. 제 10 항에 있어서,
    상기 제1 출력 전압이 출력되는 상기 제1 출력 스테이지 회로의 출력단과 상기 입력 전류가 입력되는 상기 입력 및 로드 스테이지 회로의 입력단은 상호 연결되는 소스 드라이버.
  12. 제 10 항에 있어서,
    상기 제1 출력 스테이지 회로 및 상기 제2 출력 스테이지 회로는 제1 전원전압을 수신하고,
    상기 전류 미러 회로는 상기 제1 전원전압보다 낮은 레벨로 설정되는 제2 전원전압을 수신하는 소스 드라이버.
  13. 제 12 항에 있어서,
    상기 전류 미러 회로는 상기 입력 전류를 상기 복수의 채널들의 수의 비율만큼 상기 입력 전류보다 낮은 세기를 가지는 상기 출력 전류로 변환하는 소스 드라이버.
  14. 제 9 항에 있어서,
    상기 출력 전류를 샘플하여 샘플링 전압을 출력하는 샘플링 회로;를 더 포함하는 소스 드라이버.
  15. 제 14 항에 있어서,
    상기 샘플링 회로는,
    상기 출력 전류를 전달하는 제1 스위치;
    상기 제1 스위치를 통해서 전달되는 상기 출력 전류를 샘플하는 샘플링 커패시터;
    상기 샘플링 커패시터를 통해서 샘플된 샘플링 전압을 출력하는 제2 스위치; 및
    상기 샘플링 커패시터를 제2 기준 전압으로 초기화하는 제3 스위치를 포함하는 소스 드라이버.
  16. 제 15 항에 있어서,
    상기 샘플링 회로의 상기 제2 기준 전압은 상기 증폭 회로의 제1 기준 전압보다 낮은 레벨로 설정되는 감지 회로.
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