KR20210080734A - 화소의 특성을 센싱하는 화소센싱장치 및 패널구동장치 - Google Patents

화소의 특성을 센싱하는 화소센싱장치 및 패널구동장치 Download PDF

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Abstract

본 실시예는 화소센싱에 있어서, 연산증폭기와 결합된 전류미러회로를 이용하여 센싱라인에 형성되는 기생임피던스가 적분회로에 영향을 미치지 못하게 하는 기술을 제공한다.

Description

화소의 특성을 센싱하는 화소센싱장치 및 패널구동장치{PIXEL SENSING DEVICE AND PANEL DRIVING DEVICE FOR SENSING CHARACTERISTICS OF PIXELS}
본 실시예는 화소 센싱 기술에 관한 것이다. 더욱 상세하게는 화소 센싱 회로의 성능을 개선하는 기술에 관한 것이다.
표시장치에는 패널에 배치되는 화소들을 구동하기 위한 소스드라이버가 포함된다.
소스드라이버는 영상데이터에 따라 데이터전압을 결정하고, 이러한 데이터전압을 화소들로 공급함으로써 각 화소의 밝기를 제어한다.
한편, 동일한 데이터전압이 공급되더라도 화소들의 특성에 따라 각 화소의 밝기는 달라질 수 있다. 예를 들어, 화소에는 구동트랜지스터가 포함되는데, 구동트랜지스터의 문턱전압이 달라지면 동일한 데이터전압이 공급되더라도 화소의 밝기가 달라진다. 소스드라이버가 이러한 화소들의 특성변화를 고려하지 않게 되면 화소들이 원하지 않는 밝기로 구동되고, 화질이 저하되는 문제가 발생할 수 있다.
구체적으로, 화소들은 시간에 따라 혹은 주변 환경에 따라 특성이 변한다. 이때, 소스드라이버가 화소들의 변화된 특성을 고려하지 않고 데이터전압을 공급하게 되면, 화질이 저하되는 문제-예를 들어, 화면얼룩 등의 문제-가 발생한다.
이러한 화질 저하의 문제를 개선하기 위해 표시장치는 화소들의 특성을 센싱하는 화소센싱장치를 포함할 수 있다.
화소센싱장치는 각 화소와 연결되는 센싱라인을 통해 각 화소에 대한 센싱신호를 수신할 수 있다. 그리고, 화소센싱장치는 센싱신호를 센싱데이터로 변환하여 타이밍컨트롤러로 전송하는데, 타이밍컨트롤러는 이러한 센싱데이터를 통해 각 화소의 특성을 파악하게 된다. 그리고, 타이밍컨트롤러는 각 화소의 특성을 반영하여 영상데이터를 보상함으로써 화소의 편차에 따른 화질 저하의 문제를 개선시킬 수 있다.
한편, 화소센싱장치는 화소의 특성전류를 센싱하기 위해 적분회로를 사용하는 것이 일반적이다. 화소센싱장치에서 사용하는 아날로그디지털변환회로는 전압신호를 디지털데이터로 변환하는데, 화소센싱장치는 화소의 특성전류를 아날로그디지털변환회로에서 사용할 수 있는 전압신호로 변환하기 위해 적분회로를 사용한다. 적분회로는 연산증폭기와 적분캐패시터로 구성될 수 있는데, 화소에서 센싱라인을 통해 전달되는 특성전류는 적분캐패시터에 누적되면서 전압신호를 형성하게 된다.
그런데, 이러한 구조에서 센싱라인에 형성되는 기생저항 및 기생캐패시턴스는 적분회로의 성능 저하의 문제를 야기시킬 수 있다. 화소와 적분회로는 센싱라인을 통해 연결되는데, 센싱라인은 선폭 및 선길이에 따라 자체적으로 기생저항을 가지게 되며, 다른 전극과 함께 기생캐패시턴스를 형성하게 된다. 이러한 센싱라인의 기생저항 및 기생캐패시턴스는 적분회로의 측면에서 부하로 인식되면서 이른 바 로딩이펙트를 발생시키게 된다. 그리고, 이러한 로딩이펙트는 적분회로의 정확도를 낮추는 원인이 된다.
이러한 배경에서, 본 실시예의 목적은, 일 측면에서, 화소센싱장치의 성능을 개선하는 기술을 제공하는 것이다. 다른 측면에서, 본 실시예의 목적은, 화소센싱장치의 센싱 정확도를 제고하는 기술을 제공하는 것이다. 또 다른 측면에서, 본 실시예의 목적은, 화소센싱장치에서 센싱라인의 로딩이펙트를 최소화시키는 기술을 제공하는 것이다.
전술한 목적을 달성하기 위하여, 일 실시예는, 제1입력단자, 제2입력단자 및 출력단자가 형성되는 연산증폭기, 및 상기 연산증폭기에서 상기 출력단자로 입력되는 전류가 흐르는 제1트랜지스터와 전류미러회로를 구성하는 제2트랜지스터를 포함하고, 상기 제1입력단자는 화소 및 상기 출력단자와 연결되는 증폭회로, 및 상기 제2트랜지스터로 흐르는 전류를 적분하는 적분회로를 포함하는 아날로그전단부; 상기 적분회로의 출력전압에 대응되는 센싱데이터를 생성하는 아날로그디지털변환부; 및 상기 센싱데이터를 외부장치로 송신하는 데이터송신부를 포함하는 화소센싱장치를 제공한다.
상기 증폭회로는, 상기 연산증폭기에서 상기 출력단자로 출력되는 전류가 흐르는 제3트랜지스터와 전류미러회로를 구성하는 제4트랜지스터를 더 포함하고, 상기 적분회로는, 상기 제2트랜지스터로 흐르는 전류 혹은 상기 제4트랜지스터로 흐르는 전류를 적분할 수 있다.
상기 제1트랜지스터의 일측은 저바이어스전압과 연결되고 타측은 출력단자와 연결되며, 상기 제2트랜지스터의 일측은 상기 저바이어스전압과 연결되고 타측은 미러링단자와 연결되며, 상기 적분회로는 상기 미러링단자와 연결될 수 있다.
상기 제1트랜지스터와 상기 제2트랜지스터는 N(N은 양의 실수)대1 전류미러회로를 구성하고, 상기 제2트랜지스터로 흐르는 전류는 상기 제1트랜지스터로 흐르는 전류의 1/N배가 될 수 있다.
상기 제2입력단자로 기준전압이 연결되고, 상기 연산증폭기에 의해 상기 제1입력단자에 상기 기준전압이 형성될 수 있다.
상기 적분회로는 다른 일 연산증폭기를 포함하고, 상기 다른 일 연산증폭기의 일 입력단자는 상기 제2트랜지스터와 연결되고, 다른 일 입력단자는 기준전압과 연결되며, 상기 다른 일 연산증폭기의 상기 일 입력단자와 출력단자 사이에 적분캐패시터가 배치될 수 있다.
상기 화소센싱장치는, 상기 적분회로의 출력전압을 일시적으로 저장하는 샘플앤홀드부 및 상기 샘플앤홀드부의 출력을 증폭시켜 상기 아날로그디지털변환부로 전달하는 증폭부를 더 포함할 수 있다.
다른 실시예는, 복수의 화소가 배치되고 상기 화소와 연결되는 복수의 데이터라인 및 복수의 센싱라인이 배치되는 패널을 구동하는 장치에 있어서, 영상데이터를 데이터전압으로 변환하여 상기 데이터라인으로 공급하는 데이터구동회로; 상기 화소로부터 전달되는 특성전류의 적분전압에 대응되는 센싱데이터를 생성하는 화소센싱회로; 및 상기 센싱데이터를 이용하여 상기 영상데이터를 보상처리하는 데이터처리회로를 포함하고, 상기 화소센싱회로는, 상기 특성전류를 연산증폭기의 출력단자로 입력시키고, 상기 특성전류가 흐르는 상기 연산증폭기 내부의 제1트랜지스터와 전류미러회로를 구성하는 제2트랜지스터의 전류를 적분하여 상기 적분전압을 형성하는 패널구동장치를 제공한다.
상기 화소는 유기발광다이오드(OLED: organic light emitting diode)를 포함할 수 있다.
상기 화소센싱회로는, 상기 유기발광다이오드로 구동전류를 공급하는 구동트랜지스터와 상기 유기발광다이오드의 접점노드에 연결되고, 상기 구동트랜지스터로 흐르는 전류 혹은 상기 유기발광다이오드로 흐르는 전류를 상기 특성전류로 전달받을 수 있다.
이상에서 설명한 바와 같이 본 실시예에 의하면, 화소센싱장치에서 센싱라인의 로딩이펙트를 최소화할 수 있고, 화소센싱장치의 센싱 정확도를 제고시킬 수 있으며, 화소센싱장치의 성능을 개선시킬 수 있다.
도 1은 일 실시예에 따른 표시장치의 구성도이다.
도 2는 도 1의 각 화소에 대한 구조 및 데이터구동회로와 센싱회로에서 화소로 입출력되는 신호를 나타내는 도면이다.
도 3은 일 실시예에 따른 센싱회로의 구성도이다.
도 4는 일 실시예에 따른 아날로그전단부의 구성도이다.
도 5는 일 실시예에 따른 증폭회로의 내부 구성도이다.
도 6은 도 4에서 센싱전압과 기준전압의 차이에 해당되는 델타전압의 시간에 따른 변화 그래프이다.
도 1은 일 실시예에 따른 표시장치의 구성도이다.
도 1을 참조하면, 표시장치(100)는 패널(160) 및 패널(160)을 구동하는 패널구동장치(120, 130, 140, 150)를 포함할 수 있다.
패널(160)에는 복수의 데이터라인(DL), 복수의 게이트라인(GL) 및 복수의 센싱라인(SL)이 배치되고, 복수의 화소(P)가 배치될 수 있다.
패널구동장치는 데이터구동회로(120), 센싱회로(130), 게이트구동회로(140), 데이터처리회로(150) 등으로 구성될 수 있다.
패널구동장치에서, 게이트구동회로(140)는 턴온전압 혹은 턴오프전압의 스캔신호를 게이트라인(GL)으로 공급할 수 있다. 턴온전압의 스캔신호가 화소(P)로 공급되면 해당 화소(P)는 데이터라인(DL)과 연결되고 턴오프전압의 스캔신호가 화소(P)로 공급되면 해당 화소(P)와 데이터라인(DL)의 연결은 해제된다.
패널구동장치에서, 데이터구동회로(120)는 데이터라인(DL)으로 데이터전압을 공급한다. 데이터라인(DL)으로 공급된 데이터전압은 스캔신호에 따라 데이터라인(DL)과 연결된 화소(P)로 전달되게 된다.
패널구동장치에서, 센싱회로(130)는 각 화소(P)에 형성되는 센싱신호-예를 들어, 전압, 전류 등-를 수신한다. 센싱회로(130)는 스캔신호에 따라 각 화소(P)와 연결될 수도 있고, 별도의 센싱스캔신호에 따라 각 화소(P)와 연결될 수도 있다. 이때, 센싱스캔신호는 게이트구동회로(140)에 의해 생성될 수 있다.
패널구동장치에서, 데이터처리회로(150)는 게이트구동회로(140) 및 데이터구동회로(120)로 각종 제어신호를 공급할 수 있다. 데이터처리회로(150)는 각 프레임에서 구현하는 타이밍에 따라 스캔이 시작되도록 하는 게이트제어신호(GCS)를 생성하여 게이트구동회로(140)로 전송할 수 있다. 그리고, 데이터처리회로(150)는 외부에서 입력되는 영상데이터를 데이터구동회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환한 영상데이터(RGB)를 데이터구동회로(120)로 출력할 수 있다. 또한, 데이터처리회로(150)는 각 타이밍에 맞게 데이터구동회로(120)가 각 화소(P)로 데이터전압을 공급하도록 제어하는 데이터제어신호(DCS)를 전송할 수 있다.
데이터처리회로(150)는 화소(P)의 특성에 따라 영상데이터(RGB)를 보상하여 전송할 수 있다. 이때, 데이터처리회로(150)는 센싱회로(130)로부터 센싱데이터(SDAT)를 수신할 수 있다. 센싱데이터(SDAT)에는 화소(P)의 특성에 대한 측정값이 포함될 수 있다.
한편, 데이터구동회로(120)는 소스드라이버라는 명칭으로 불리울 수 있다. 그리고, 게이트구동회로(140)는 게이트드라이버라는 명칭으로 불리울 수 있다. 그리고, 데이터처리회로(150)는 타이밍컨트롤러라는 명칭으로 불리울 수 있다. 데이터구동회로(120)와 센싱회로(130)는 하나의 집적회로(110)에 포함되어 있으면서, 소스드라이버IC(Integrated Circuit)라는 명칭으로 불리울 수 있고, 화소센싱장치라는 명칭으로 불리울 수 있다. 또한, 데이터구동회로(120), 센싱회로(130) 및 데이터처리회로(150)는 하나의 집적회로에 포함되어 있으면서, 통합IC라는 명칭으로 불리울 수 있다. 본 실시예가 이러한 명칭으로 제한되는 것은 아니나, 아래 실시예에 대한 설명에서는 소스드라이버, 게이트드라이버, 타이밍컨트롤러 등에서 일반적으로 알려진 일부 구성들의 설명은 생략한다. 따라서, 실시예에 대한 이해에 있어서는 이러한 일부 구성들이 생략되어 있는 것을 고려하여야 한다.
한편, 패널(160)은 유기발광표시패널일 수 있다. 이때, 패널(160)에 배치되는 화소(P)들은 유기발광다이오드(OLED: Organic Light Emitting Diode) 및 하나 이상의 트랜지스터를 포함할 수 있다. 각 화소(P)에 포함되는 유기발광다이오드(OLED) 및 트랜지스터의 특성은 시간 혹은 주변 환경에 따라 변할 수 있다. 일 실시예에 따른 센싱회로(130)는 각 화소(P)에 포함된 이러한 구성요소들의 특성을 센싱하여 데이터처리회로(150)로 전송할 수 있다.
도 2는 도 1의 각 화소에 대한 구조 및 데이터구동회로와 센싱회로에서 화소로 입출력되는 신호를 나타내는 도면이다.
도 2를 참조하면, 화소(P)는 유기발광다이오드(OLED), 구동트랜지스터(DRT), 스위칭트랜지스터(SWT), 센싱트랜지스터(SENT) 및 스토리지캐패시터(Cstg) 등을 포함할 수 있다.
유기발광다이오드(OLED)는 애노드전극, 유기층 및 캐소드전극 등으로 이루어질 수 있다. 구동트랜지스터(DRT)의 제어에 따라 애노드전극은 구동전압(EVDD)과 연결되고 캐소드전극은 기저전압(EVSS)과 연결되면서 발광하게 된다.
구동트랜지스터(DRT)는 유기발광다이오드(OLED)로 공급되는 구동전류를 제어함으로써 유기발광다이오드(OLED)의 밝기를 제어할 수 있다.
구동트랜지스터(DRT)의 제1노드(N1)는 유기발광다이오드(OLED)의 애노드전극과 전기적으로 연결될 수 있으며, 소스 노드 혹은 드레인 노드일 수 있다. 구동트랜지스터(DRT)의 제2노드(N2)는 스위칭트랜지스터(SWT)의 소스 노드 혹은 드레인 노드와 전기적으로 연결될 수 있으며, 게이트 노드일 수 있다. 구동트랜지스터(DRT)의 제3노드(N3)는 구동전압(EVDD)을 공급하는 구동전압라인(DVL)과 전기적으로 연결될 수 있으며, 드레인 노드 혹은 소스 노드일 수 있다.
스위칭트랜지스터(SWT)는 데이터라인(DL)과 구동트랜지스터(DRT)의 제2노드(N2) 사이에 전기적으로 연결되고, 제1게이트 라인(GL1)을 통해 스캔신호를 공급받아 턴온될 수 있다.
이러한 스위칭트랜지스터(SWT)가 턴온되면 데이터라인(DL)을 통해 데이터구동회로(120)로부터 공급된 데이터전압(Vdata)이 구동트랜지스터(DRT)의 제2노드(N2)로 전달되게 된다.
스토리지캐패시터(Cstg)는 구동트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2) 사이에 전기적으로 연결될 수 있다.
스토리지캐패시터(Cstg)는 구동트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2) 사이에 존재하는 기생캐패시터일 수도 있고, 구동트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터일 수 있다.
센싱트랜지스터(SENT)는 구동트랜지스터(DRT)의 제1노드(N1)와 센싱라인(S)을 연결시키고, 센싱라인(SL)은 제1노드(N1)로 기준전압을 전달하고 제1노드(N1)의 특성치-예를 들어, 전압 혹은 전류(Is)-를 센싱회로(130)로 전달할 수 있다.
그리고, 센싱회로(130)는 센싱라인(SL)을 통해 전달되는 센싱신호(Is)를 이용하여 화소(P)의 특성을 측정하게 된다.
센싱신호(Is)는 화소의 특성을 나타내는 특성전류로서, 구동트랜지스터(DRT)로 흐르는 전류이거나 유기발광다이오드(OLED)로 흐르는 전류일 수 있다. 센싱회로(130)는 이러한 특성전류를 측정하고 측정값을 데이터처리회로(도 1의 150 참조)로 전송할 수 있다. 그리고, 데이터처리회로(도 1의 150 참조)는 이러한 특성전류의 측정값을 분석하여 각 화소(P)의 특성을 파악할 수 있다.
도 3은 일 실시예에 따른 센싱회로의 구성도이다.
도 3을 참조하면, 센싱회로(130)는 아날로그전단부(310, AFE:Analog Front End), 샘플앤홀드부(320, S/H:Sample and Hold), 증폭부(330, AMP:AMPlifier), 아날로그디지털변환부(350, ADC:Analog Digital Converter), 및 데이터송신부(360, TX:Transmitter) 등을 포함할 수 있다.
아날로그전단부(310)는 화소(P)를 센싱하고, 화소(P)로부터 전달되는 전류(Is)를 처리하여 센싱전압(Vi)을 형성할 수 있다. 실시예에 따라, 센싱전압(Vi)은 화소로부터 전달되는 전류(Is)가 적분된 전압과 동일할 수 있다. 아날로그전단부(310)는 센싱전압(Vi)을 증폭부(330)로 전달하고 증폭부(330)는 센싱전압(Vi) 혹은 센싱전압과 기준전압의 차분(ΔVi)을 증폭하여 아날로그디지털변환부(350)로 전달할 수 있다.
아날로그전단부(310)와 증폭부(330) 사이에는 샘플앤홀드부(320)가 배치될 수 있다. 샘플앤홀드부(320)는 아날로그전단부(310)와 증폭부(330)를 신호적으로 분리시키고, 아날로그전단부(310)에서 출력되는 센싱전압(Vi)을 일시적으로 저장했다가 센싱전압(Vi)을 혹은 센싱전압과 기준전압의 차분(ΔVi)을 증폭부(330)로 입력시킬 수 있다.
증폭부(330)는 입력단자로 전달되는 센싱전압(Vi)을 혹은 센싱전압과 기준전압의 차분(ΔVi)을 증폭시킨 후에 아날로그디지털변환부(350)로 전달할 수 있다. 그리고, 아날로그디지털변환부(350)는 증폭부(330)의 출력전압을 디지털신호(Ao)로 변환할 수 있다.
그리고, 데이터송신부(360)는 다수의 채널에서 수집된 디지털신호(Ao)를 처리하여 센싱데이터(SDAT)를 생성하고, 센싱데이터(SDAT)를 외부장치(예를 들어, 데이터처리회로(150))로 송신할 수 있다.
도 4는 일 실시예에 따른 아날로그전단부의 구성도이다.
도 4를 참조하면, 아날로그전단부(310)는 증폭회로(410) 및 적분회로(420) 등을 포함할 수 있다.
아날로그전단부(310)는 센싱라인(SL)을 통해 화소(P)로부터 특성전류(Is)를 전달받을 수 있다. 센싱라인(SL)에는 기생저항(Rp) 및 기생캐패시턴스(Cp)가 존재할 수 있는데, 아날로그전단부(310)는 증폭회로(410)를 이용하여 적분회로(420)와 화소(P)를 분리시킴으로써 적분회로(420)에 대한 센싱라인(SL)의 로딩이펙트가 최소화될 수 있다.
증폭회로(410)는 제1연산증폭기(AP1)를 포함할 수 있다.
제1연산증폭기(AP1)에는 제1입력단자, 제2입력단자 및 출력단자가 형성될 수 있다. 제1입력단자는 제1노드(N1)와 연결되고, 화소(P)와 연결되는 센싱라인(SL)이 제1노드(N1)와 연결될 수 있다. 제2입력단자는 제2노드(N2)와 연결되고, 제2노드(N2)로는 제1기준전압(Vpre1)이 공급될 수 있다. 그리고, 출력단자는 제3노드(N3)와 연결되고, 제1노드(N1)는 제3노드(N3)와 연결될 수 있다. 제1입력단자와 출력단자가 연결되는 피드백구조에서, 연산증폭기의 매우 큰 증폭게인 특성에 따라 제2입력단자의 전압은 제1입력단자와 실질적으로 동일할 수 있다. 이에 따라, 제2입력단자로 제1기준전압(Vpre1)이 공급되는 시간에는 제1입력단자에도 제1기준전압(Vpre1)이 형성될 수 있고, 센싱라인(SL)은 실질적으로 제1기준전압(Vpre1)으로 초기화 혹은 유지될 수 있다.
제1연산증폭기(AP1)는 고바이어스전압(VDD) 및 저바이어스전압(VSS)을 바이어스전압으로 공급받아 구동될 수 있다.
제1연산증폭기(AP1)의 출력단자에는 내부적으로 두 개의 트랜지스터(TR1, TR3)가 연결될 수 있다. 그리고, 두 개의 트랜지스터(TR1, TR3)와 각각 전류미러회로를 구성하는 다른 두 개의 트랜지스터(TR2, TR4)가 증폭회로(410)에 더 포함될 수 있다.
제1연산증폭기(AP1)의 출력단자에 연결되는 두 개의 트랜지스터(TR1, TR3) 중 제1트랜지스터(TR1)는 출력단자로 입력되는 전류가 저바이어스전압(VSS)으로 흘러나가는 경로를 제공할 수 있다. 그리고, 제3트랜지스터(TR3)는 출력단자로 출력되는 전류가 고바이어스전압(VDD)으로부터 흘러나가는 경로를 제공할 수 있다.
제2트랜지스터(TR2)는 제1트랜지스터(TR1)와 전류미러회로를 구성할 수 있다. 제2트랜지스터(TR2)와 제1트랜지스터(TR1)는 게이트가 서로 연결될 수 있으며, 동일하게 저바이어스전압(VSS)과 연결되는 N타입-트랜지스터일 수 있다. 이러한 구조에 따라, 제1트랜지스터(TR1)로 흐르는 전류에 비례하거나 동일한 크기의 전류가 제2트랜지스터(TR2)로 흐를 수 있다.
제4트랜지스터(TR4)는 제3트랜지스터(TR3)와 전류미러회로를 구성할 수 있다. 제4트랜지스터(TR4)와 제3트랜지스터(TR3)는 게이트가 서로 연결될 수 있으며, 동일하게 고바이어스전압(VDD)과 연결되는 P타입-트랜지스터일 수 있다. 이러한 구조에 따라, 제3트랜지스터(TR3)로 흐르는 전류에 비례하거나 동일한 크기의 전류가 제4트랜지스터(TR4)로 흐를 수 있다.
화소(P)로부터 전달되는 특성전류(Is)는 센싱라인(SL)을 거쳐 제1노드(N1)로 전달될 수 있다. 제1연산증폭기(AP1)의 내부 임피던스가 매우 높음으로, 제1노드(N1)로 전달된 전류는 제1연산증폭기(AP1)의 제1입력단자로 흐르지 않고 출력단자로 흐를 수 있다. 그리고, 특성전류(Is)가 양의 크기를 가지는 전류인 경우, 출력단자에서 제1트랜지스터(TR1)를 거쳐 저바이어스전압(VSS)으로 흘러나갈 수 있다. 그리고, 특성전류(Is)가 음의 크기를 가지는 전류인 경우(예를 들어, 전류가 화소(P) 방향으로 흘러나가는 경우), 고바이어스전압(VDD)으로부터 제3트랜지스터(TR3)를 거쳐 출력단자로 특성전류(Is)가 흘러나갈 수 있다.
적분회로(420)는 제2트랜지스터(TR2)로 흐르는 전류 혹은 제4트랜지스터(TR4)로 흐르는 전류를 적분할 수 있다.
제2트랜지스터(TR2)의 일측은 저바이어스전압(VSS)과 연결되고 타측은 미러링단자에 해당되는 제4노드(N4)와 연결될 수 있다. 그리고, 제4트랜지스터(TR4)의 일측은 고바이어스전압(VDD)과 연결되고 타측은 미러링단자에 해당되는 제4노드(N4)와 연결될 수 있다.
적분회로(420)는 증폭회로(410)의 출력단자가 아닌 미러링단자(제4노드(N4))와 연결될 수 있다. 그리고, 적분회로(420)는 미러링단자(제4노드(N4))에 형성되는 전류를 적분할 수 있다. 미러링단자에는 출력단자에 비례하거나 동일한 크기의 전류가 형성되기 때문에 적분회로(420)는 특성전류(Is)에 대한 적분전압을 센싱전압(Vi)으로 생성할 수 있다. 하지만, 화소(P)는 제1연산증폭기(AP1)의 출력단자와만 연결되고 미러링단자와는 분리되어 있음으로 적분회로(420)는 센싱라인(SL)의 영향을 거의 받지 않게 된다.
적분회로(420)는 제2연산증폭기(AP2)를 포함하고, 제2연산증폭기(AP2)의 제1입력단자와 출력단자 사이에 배치되는 적분캐패시터(Ci)를 더 포함할 수 있다. 제2연산증폭기(AP2)의 제1입력단자는 제5노드(N5)와 연결될 수 있고, 제5노드(N5)는 미러링단자에 해당되는 제4노드(N4)와 연결될 수 있다.
제2연산증폭기(AP2)의 제2입력단자와 연결되는 제6노드(N6)로는 제2기준전압(Vpre2)이 연결될 수 있다. 제2연산증폭기(AP2)의 매우 높은 증폭게인에 따라, 제2입력단자에 형성되는 전압과 제1입력단자에 형성되는 전압은 실질적으로 동일할 수 있고, 제6노드(N6)로 제2기준전압(Vpre2)이 공급되는 시간에는 제5노드(N5)의 전압이 제2기준전압(Vpre2)을 유지할 수 있다. 이에 따라, 제3노드(N3)에 형성되는 전압과 제4노드(N4)에 형성되는 전압이 동일해질 수 있다. 여기서, 제2기준전압(Vpre2)은 제1기준전압(Vpre1)과 동일한 전압레벨을 가질 수 있고, 서로 다른 전압레벨을 가질 수 있다.
적분캐패시터(Ci)의 일측은 제5노드(N5)와 연결되고 타측은 제7노드(N7)와 연결될 수 있다. 그리고, 제2연산증폭기(AP2)의 출력단자는 제7노드(N7)와 연결될 수 있다.
제2트랜지스터(TR2)로 흐르는 전류 혹은 제4트랜지스터(TR4)로 흐르는 전류는 제5노드(N5), 적분캐패시터(Ci) 및 제7노드(N7)를 지나는 경로를 따라 흐르면서, 적분캐패시터(Ci)의 전압을 상승시킬 수 있다. 그리고, 적분캐패시터(Ci)에 따라 제7노드(N7)에 형성된 전압은 센싱전압(Vi)으로 샘플앤홀드부 혹은 아날로그디지털변환부로 전달될 수 있다.
제1트랜지스터(TR1)와 제2트랜지스터(TR2)는 N(N은 양의 실수)대1 전류미러회로를 구성할 수 있다. 이에 따라 제2트랜지스터(TR2)로 흐르는 전류는 제1트랜지스터(TR1)로 흐르는 전류의 1/N배가 될 수 있다.
제3트랜지스터(TR3)와 제4트랜지스터(TR4)는 N(N은 양의 실수)대1 전류미러회로를 구성할 수 있다. 이에 따라 제4트랜지스터(TR4)로 흐르는 전류는 제3트랜지스터(TR3)로 흐르는 전류의 1/N배가 될 수 있다.
제2트랜지스터(TR2) 혹은 제4트랜지스터(TR4)로 흐르는 전류가 작아지면 적분캐패시터(Ci)로 흐르는 전류도 작아질 수 있다. 이에 따라, 적분캐패시터(Ci)의 용량도 작게 설계될 수 있다.
도 5는 일 실시예에 따른 증폭회로의 내부 구성도이다.
도 5를 참조하면, 증폭회로(410)는 다수의 트랜지스터를 이용하여 제1연산증폭기(AP1)를 구성할 수 있다.
제3노드(N3)와 연결되는 제1연산증폭기(AP1)의 출력단자에는 제1트랜지스터(TR1)와 제3트랜지스터(TR3)가 연결될 수 있다. 그리고, 제1트랜지스터(TR1)와 게이트전압을 공유하는 제2트랜지스터(TR2)가 제4노드(N4)와 저바이어스전압(VSS) 사이에 배치될 수 있고, 제3트랜지스터(TR3)와 게이트전압을 공유하는 제4트랜지스터(TR4)가 제4노드(N4)와 고바이어스전압(VDD) 사이에 배치될 수 있다.
이러한 구조에 따라, 증폭회로(410)는 제3노드(N3)를 통해 입출력되는 화소의 특성전류에 비례하거나 동일한 크기를 가지는 전류를 제3노드(N3)와 분리된 제4노드(N4)를 통해 출력할 수 있게 된다.
도 6은 도 4에서 센싱전압과 기준전압의 차이에 해당되는 델타전압의 시간에 따른 변화 그래프이다.
도 4 및 도 6을 참조하면, 아날로그전단부(310)는 대기시구간(T1)과 적분시구간(T2)에서 서로 다르게 작동할 수 있다. 아날로그전단부(310)는 대기시구간(T1)에서 특성전류(Is)를 수신하지 않는다. 이에 따라, 적분캐패시터(Ci)에는 전류가 흐르지 않고, 적분캐패시터(Ci)의 양단 전압은 동일할 수 있다. 센싱전압(Vi)과 제2기준전압(Vpre2)의 차이에 해당되는 델타전압(ΔVi)은 적분캐패시터(Ci)의 양단 전압과 동일할 수 있다. 이에 따라, 대기시구간(T1)에서 델타전압(ΔVi)은 0의 값을 가질 수 있다.
적분시구간(T2)에서 아날로그전단부(310)는 화소(P)로부터 특성전류(Is)를 수신할 수 있다. 이때, 적분캐패시터(Ci)에는 제7노드(N7)에서 제5노드(N5) 방향으로 특성전류(Is)의 1/N배에 해당되는 전류가 흐르게 되고, 적분캐패시터(Ci)의 양단 전압, 즉, 델타전압(ΔVi)은 양의 방향으로 증가할 수 있다. 그리고, 델타전압(ΔVi)과 특성전류(Is)는 수학식 1의 관계를 가질 수 있다.
[수학식 1]
ΔVi(t)=(Is/N)·t, 여기서, t는 시간
아날로그전단부(310)는 정해진 시간동안 적분캐패시터(Ci)를 특성전류(Is)의 1/N배의 전류로 적분하고, 그 전압을 센싱전압(Vi)으로 출력할 수 있다.
그리고, 샘플앤홀드부, 증폭부 및 아날로그디지털변환부는 센싱전압(Vi)에 대응되는 디지털신호를 생성하고, 데이터송신부는 각 채널로부터 디지털신호를 수집하고 센싱데이터를 생성하여 데이터처리회로로 송신할 수 있다.
그리고, 데이터처리회로는 센싱데이터를 이용하여 영상데이터를 보상처리하고 보상처리된 영상데이터를 데이터구동회로로 송신할 수 있다. 그리고, 데이터구동회로는 보상처리된 영상데이터를 이용하여 패널에 이미지를 출력시킬 수 있다.
이러한 실시예에 의하면, 화소센싱장치에서 센싱라인의 로딩이펙트를 최소화할 수 있고, 화소센싱장치의 센싱 정확도를 제고시킬 수 있으며, 화소센싱장치의 성능을 개선시킬 수 있다.

Claims (10)

  1. 제1입력단자, 제2입력단자 및 출력단자가 형성되는 연산증폭기, 및 상기 연산증폭기에서 상기 출력단자로 입력되는 전류가 흐르는 제1트랜지스터와 전류미러회로를 구성하는 제2트랜지스터를 포함하고, 상기 제1입력단자는 화소 및 상기 출력단자와 연결되는 증폭회로, 및
    상기 제2트랜지스터로 흐르는 전류를 적분하는 적분회로를 포함하는 아날로그전단부;
    상기 적분회로의 출력전압에 대응되는 센싱데이터를 생성하는 아날로그디지털변환부; 및
    상기 센싱데이터를 외부장치로 송신하는 데이터송신부
    를 포함하는 화소센싱장치.
  2. 제1항에 있어서,
    상기 증폭회로는,
    상기 연산증폭기에서 상기 출력단자로 출력되는 전류가 흐르는 제3트랜지스터와 전류미러회로를 구성하는 제4트랜지스터를 더 포함하고,
    상기 적분회로는,
    상기 제2트랜지스터로 흐르는 전류 혹은 상기 제4트랜지스터로 흐르는 전류를 적분하는 화소센싱장치.
  3. 제1항에 있어서,
    상기 제1트랜지스터의 일측은 저바이어스전압과 연결되고 타측은 출력단자와 연결되며,
    상기 제2트랜지스터의 일측은 상기 저바이어스전압과 연결되고 타측은 미러링단자와 연결되며,
    상기 적분회로는 상기 미러링단자와 연결되는 화소센싱장치.
  4. 제1항에 있어서,
    상기 제1트랜지스터와 상기 제2트랜지스터는 N(N은 양의 실수)대1 전류미러회로를 구성하고,
    상기 제2트랜지스터로 흐르는 전류는 상기 제1트랜지스터로 흐르는 전류의 1/N배가 되는 화소센싱장치.
  5. 제1항에 있어서,
    상기 제2입력단자로 기준전압이 연결되고, 상기 연산증폭기에 의해 상기 제1입력단자에 상기 기준전압이 형성되는 화소센싱장치.
  6. 제1항에 있어서,
    상기 적분회로는 다른 일 연산증폭기를 포함하고,
    상기 다른 일 연산증폭기의 일 입력단자는 상기 제2트랜지스터와 연결되고, 다른 일 입력단자는 기준전압과 연결되며, 상기 다른 일 연산증폭기의 상기 일 입력단자와 출력단자 사이에 적분캐패시터가 배치되는 화소센싱장치.
  7. 제1항에 있어서,
    상기 적분회로의 출력전압을 일시적으로 저장하는 샘플앤홀드부 및 상기 샘플앤홀드부의 출력을 증폭시켜 상기 아날로그디지털변환부로 전달하는 증폭부를 더 포함하는 화소센싱장치.
  8. 복수의 화소가 배치되고 상기 화소와 연결되는 복수의 데이터라인 및 복수의 센싱라인이 배치되는 패널을 구동하는 장치에 있어서,
    영상데이터를 데이터전압으로 변환하여 상기 데이터라인으로 공급하는 데이터구동회로;
    상기 화소로부터 전달되는 특성전류의 적분전압에 대응되는 센싱데이터를 생성하는 화소센싱회로; 및
    상기 센싱데이터를 이용하여 상기 영상데이터를 보상처리하는 데이터처리회로를 포함하고,
    상기 화소센싱회로는,
    상기 특성전류를 연산증폭기의 출력단자로 입력시키고, 상기 특성전류가 흐르는 상기 연산증폭기 내부의 제1트랜지스터와 전류미러회로를 구성하는 제2트랜지스터의 전류를 적분하여 상기 적분전압을 형성하는 패널구동장치.
  9. 제8항에 있어서,
    상기 화소는 유기발광다이오드(OLED: organic light emitting diode)를 포함하는 패널구동장치.
  10. 제8항에 있어서,
    상기 화소센싱회로는,
    상기 유기발광다이오드로 구동전류를 공급하는 구동트랜지스터와 상기 유기발광다이오드의 접점노드에 연결되고, 상기 구동트랜지스터로 흐르는 전류 혹은 상기 유기발광다이오드로 흐르는 전류를 상기 특성전류로 전달받는 패널구동장치.
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