JP5960906B2

JP5960906B2 - 増幅回路

Info

Publication number: JP5960906B2
Application number: JP2015507390A
Authority: JP
Inventors: アイバン，リイスニールセン，
Original assignee: Epcos AG
Current assignee: TDK Electronics AG
Priority date: 2012-05-21
Filing date: 2012-05-21
Publication date: 2016-08-02
Anticipated expiration: 2032-05-21
Also published as: DE112012006395T5; US20150162883A1; US9559647B2; JP2015518337A; WO2013174412A1

Description

本発明は、増幅回路に関するものであり、具体的には、小型コンデンサマイクに用いるような容量型トランスデューサ用の増幅回路に関する。

主増幅器とフィードバック増幅器とを備えた増幅回路は、特許文献１によって知られている。しかし、この回路は、その交流特性に温度依存性が大きいという問題がある。

欧州特許第１５５３６９６号明細書

本発明の目的の１つは、例えば回路の直流バイアス点の制御方法を改善した増幅回路など、性能を改善した増幅回路を提供することにある。

この目的は、特に独立請求項の主題によって達成される。有効な態様及び改善は、従属請求項の主題となっている。但し、請求項に示す構成に加え、更なる有効な構成もここに開示する。

特徴の１つは、容量型トランスデューサ用の増幅回路に関するものである。この増幅回路は、入力ノードを介してトランスデューサ信号を受け取り、出力ノードから増幅信号を供給するプリアンプと、第１入力部及び出力部を有したトランスコンダクタンスアンプとを備える。また、トランスコンダクタンスアンプの第１入力部は出力ノードに接続され、トランスコンダクタンスアンプの出力部は入力ノードに接続されている。

従って、増幅回路は、トランスコンダクタンスアンプが設けられたフィードバックループを備え、これにより、良好な伝達機能が得られる。
また、トランスコンダクタンスアンプの出力部とプリアンプの入力ノードとの間には、
容量型アッテネータ回路が接続されている。容量型アッテネータは、必要なトランスコンダクタンス値を、より実用的な大きさまで増大させることが可能である。
更に、容量型アッテネータ回路は、トランスコンダクタンスアンプの出力部とプリアンプの入力ノードとの間に、直列に接続された第１キャパシタンス素子と、第１キャパシタンス素子に並列に接続された１対の逆並列ダイオードとを備える。この１対の逆並列ダイオードは、互いに逆向きに並列接続されている。これらのダイオードは、ＰＮ接合半導体ダイオードであってもよい。

トランスコンダクタンスアンプは、プリアンプの直流バイアス点を設定または規定するように構成されている。また、フィードバックループは、いかなるリーク電流も自動的に平均化することにより、増幅回路の適正な直流バイアス点を与えるようにして、プリアンプの入力ノードにおいて流入または流出する寄生リーク電流による影響を、プリアンプが受けないようにする。

一態様において、トランスコンダクタンスアンプは、ＡＢ級アンプとしてもよい。トランスコンダクタンスアンプの出力ノイズ電力はバイアス電流に比例するので、このようにすることは有効である。Ａ級アンプとは異なり、ＡＢ級アンプは、要求される最大出力電流より小さな電流でバイアスされることにより、出力ノイズ電力を可能な限り低く抑えることができる。

一態様において、トランスコンダクタンスアンプは、基準電圧源に接続された第２入力部を更に備え、第１入力部に入力された信号と第２入力部に入力された信号との差異に対応する信号を出力部から供給するように構成される。

従って、トランスコンダクタンスアンプの出力部において得られる電流は、基準電圧源によって供給される電圧からの、プリアンプの出力ノードで得られる電圧の偏差に対応したものとなる。

一態様において、トランスコンダクタンスアンプの出力部と、プリアンプの入力ノードとの間に、カレントミラー回路が挿入される。カレントミラー回路は、回路の一方の能動デバイスを流れる電流を制御することにより、回路の他方の能動素子に流れる電流を複製して、負荷の大きさにかかわらず、出力電流を一定に維持するように構成された回路である。

カレントミラー回路は、トランスコンダクタンスアンプの出力部から供給された出力電流を縮小するように構成されていてもよい。

一態様において、１対の逆並列ダイオードの交流インピーダンスは、第１キャパシタンス素子の交流インピーダンスより高い。しかしながら、１対の逆並列ダイオードは直流電流経路を提供することが可能である。

一態様において、容量型アッテネータ回路は、基準端子と、トランスコンダクタンスアンプを第１キャパシタンス素子に接続する接続路に位置するノードとの間に直列に接続された第２キャパシタンス素子を備えることにより、第１キャパシタンス素子を有する電流経路に並列な電流経路に第２キャパシタンス素子が設けられる。第２キャパシタンス素子は、第１キャパシタンス素子よりも大きな静電容量を有していてもよい。

増幅回路のブロック図である。カレントミラー回路の回路図である。

本発明の好ましい実施の形態について、添付の図面に基づき、以下に説明する。

図１は、モノリシックダイ３にまとめられた増幅回路２と組み合わされた、小型マイクロフォンの容量型トランスデューサ素子１を示している。容量型トランスデューサ素子１は、ダイヤフラム４とバックプレート５とを備え、バックプレート５に対してダイヤフラム４が相対移動可能となっている。ダイヤフラム４とバックプレート５との間にバイアス電圧を印加するようにしてもよい。

モノリシックダイ３は、入力端子６及び出力端子７を備える。容量型トランスデューサ素子１は、モノリシックダイ３の入力端子６に接続される。

増幅回路２は、入力ノード９と出力ノード１０とを有したプリアンプ８を備えている。プリアンプ８の入力ノード９は、モノリシックダイ３の入力端子６に接続されている。従って、容量型トランスデューサ素子１から出力された信号は、プリアンプ８の入力ノード９に伝達される。更に、プリアンプ８は、この信号を増幅して出力ノード１０から供給するように構成されている。

プリアンプ８は反転増幅器とすることができる。この場合、プリアンプ８は、入力信号を反転すると共に増幅する。これに代えて、プリアンプ８を非反転増幅器とすることもできるが、この場合には、トランスコンダクタンスアンプが反転を行う必要がある。

また、プリアンプ８の出力ノード１０は、モノリシックダイ３の出力端子７に接続されている。

更に、増幅回路２は、トランスコンダクタンスアンプ１１を備えている。トランスコンダクタンスアンプ１１は、第１入力部１２、第２入力部１３、及び出力部１４を備える。トランスコンダクタンスアンプ１１の第１入力部１２は、プリアンプ８の出力ノード１０に接続されている。トランスコンダクタンスアンプ１１の第２入力部１３は、基準電圧源１５に接続されている。基準電圧源１５は一定電圧を供給する。また、トランスコンダクタンスアンプ１１は、第１入力部１２に入力された信号と、第２入力部１３に入力された信号との差異に対応する信号を、出力部１４から供給するように構成されている。

更に、増幅回路２は、トランスコンダクタンスアンプ１１に直列に接続されたカレントミラー回路２３を備えていてもよいが、図１には示されていない。

カレントミラー回路２３とトランスコンダクタンスアンプ１１との組み合わせにより、ＡＢ級トランスコンダクタンスアンプが形成される。即ち、トランスコンダクタンスＧｍ１＝Ｇｍ・Ｍを有したＡ級アンプのトランスコンダクタンスアンプ１１を用い、カレントミラー回路２３を挿入することにより、ＡＢ級トランスコンダクタンスアンプが構成される。後述するように、カレントミラー回路２３は、トランスコンダクタンスアンプ１１によってトランスコンダクタンスアンプ１１の出力部１４から供給される信号を係数Ｍにより縮小する。即ち、ＡＢ級動作は、カレントミラー回路２３によって得ることができる。トランスコンダクタンスＧｍ１を有したＡ級アンプのトランスコンダクタンスアンプ１１と、縮小用のＡＢ級のカレントミラー回路２３とを組み合わせることにより、トランスコンダクタンスＧｍを有した新たなＡＢ級トランスコンダクタンスアンプが得られる。このようにして組み合わせたアンプを、トランスコンダクタンスアンプ１１に代えて増幅回路２に設けてもよい。

トランスコンダクタンスアンプ１１はフィードバックループ内に設けられる。トランスコンダクタンスアンプ１１の出力部１４は、プリアンプ８の入力ノード９に接続されている。フィードバックループにより、プリアンプ８の動作点の制御及び設定が可能となる。

但し、トランスコンダクタンスアンプ１１によってフィードバックループ内に供給されるノイズを低減するのが望ましい。ノイズ電流は、概ねＳ_noise＝４・ｋ_B・Ｔ・Ｇによって表され、この式中、ｋ_Bはボルツマン定数、Ｔは温度、Ｇはトランスコンダクタンスアンプ１１のトランスコンダクタンスである。従って、ノイズ電流のスペクトル密度は、トランスコンダクタンスアンプ１１のトランスコンダクタンスに比例する。

特に低周波数の場合、ノイズは信号に比べて増大する。このため、トランスコンダクタンスアンプ１１の出力部１４とプリアンプ８の入力ノード９との間には、容量型アッテネータ１６が組み込まれている。

図１の実施形態において、容量型アッテネータ１６は、トランスコンダクタンスアンプ１１の出力部１４とプリアンプ８の入力ノード９との間に直列に接続された第１キャパシタンス素子１７を備える。更に、容量型アッテネータ１６は、第１キャパシタンス素子１７に並列に接続された１対の逆並列ダイオード１８、１９を備える。この１対の逆並列ダイオード１８、１９は、互いに逆向きに並列接続されている。ダイオード１８及びダイオード１９は、ＰＮ接合半導体ダイオードとすることができる。これらに代えて、トランスコンダクタンスアンプ出力に大きな電圧変動が生じた場合に直流電流経路を提供するような、別の回路に置き換えることも可能である。

更に、容量型アッテネータ１６は、基準端子２１と、トランスコンダクタンスアンプ１１の出力部１４を第１キャパシタンス素子１７に接続する接続路に設けられたノード２２との間に直列に接続された第２キャパシタンス素子２０を備える。基準端子２１は、接地端子とすることができる。従って、第２キャパシタンス素子２０を有する電流経路は、第１キャパシタンス素子１７を有する電流経路に並列に接続されている。第２キャパシタンス素子２０を有する電流経路は、第１キャパシタンス素子１７を有する電流経路から電流を分離して引き込む。

第１キャパシタンス素子１７は、容量型トランスデューサ素子１のバックプレート５とダイヤフラム４との間の静電容量と、プリアンプ８の入力静電容量との総和より小さな静電容量を有するものが選択される。また、第２キャパシタンス素子２０は、第１キャパシタンス素子１７より大きな静電容量を有していてもよい。例えば、第２キャパシタンス素子２０は、第１キャパシタンス素子１７の２００倍の静電容量を有していてもよい。この場合、容量型アッテネータ１６は、信号を４６ｄＢ減衰させる。

第１キャパシタンス素子１７の静電容量Ｃ１が、容量型トランスデューサ素子１のバックプレート５とダイヤフラム４との間の静電容量と、プリアンプ８の入力静電容量との総和よりかなり小さい場合、静電容量Ｃ１はＣｓｅｒとほぼ等しいと見なされる（Ｃｓｅｒ≒Ｃ１）。また、トランスコンダクタンスアンプ１１から静電容量Ｃｓｅｒに流入する電流は、容量型アッテネータ１６の出力電流でもある。容量型アッテネータ１６の入力電流には、Ｃｐａｒ＝Ｃ２の静電容量を有した第２キャパシタンス素子２０を流れる電流も含まれる。このことは、電流伝達比がＣｓｅｒ／（Ｃｓｅｒ＋Ｃｐａｒ）≒Ｃ１／（Ｃ１＋Ｃ２）となることを意味する。静電容量Ｃ２が静電容量Ｃ１よりかなり小さく、例えば、比を２００とすると、減衰は、ほぼ２０×ｌｏｇ₁₀（Ｃ２／Ｃ１）＝２０×ｌｏｇ₁₀（２００）＝４６ｄＢとなる。

同じ動特性を得るため、トランスコンダクタンスアンプ１１のトランスコンダクタンスは、第１キャパシタンス素子１７の静電容量と第２キャパシタンス素子２０の静電容量との比に相当する倍率、例えば倍率２００で増大される。ノイズＳ_noiseはトランスコンダクタンスに比例するので、ノイズ電力もこの倍率で増大する。従って、トランスコンダクタンスアンプ１１におけるノイズ電流は、２３ｄＢ増大することになる。しかしながら、容量型アッテネータ１６の減衰機能により、ノイズ電流は、プリアンプ８において２３ｄＢ減少することになる。

更に、１対の逆並列ダイオード１８、１９の交流インピーダンスは、第１キャパシタンス素子１７の交流インピーダンスより高い。但し、直流電流は逆並列ダイオード１８、１９を通過することができる。従って、これら逆並列ダイオード１８、１９は直流電流経路を提供する。

全般に、容量型アッテネータ１６は、トランスコンダクタンスアンプ１１の出力を縮小する。このため、容量型アッテネータ１６によって、ノイズは信号よりも大幅に減衰することになる。

本発明は、逆並列ダイオード１８、１９を備えた容量型アッテネータ１６に限定されるものではない。容量型アッテネータ１６は、例えばＰＭＯＳ型及びＮＭＯＳ型トランジスタといった、トランジスタからなる回路で構成するようにしてもよい。

容量型アッテネータ１６に加えて、または容量型アッテネータ１６に代えて、ＡＢ級のカレントミラー回路２３を、トランスコンダクタンスアンプ１１の出力部１４とプリアンプ８の入力ノード９との間に挿入するようにしてもよい。図２は、カレントミラー回路２３の回路図である。カレントミラー回路２３は、トランスコンダクタンスアンプ１１の出力部１４から供給された信号を縮小するように構成されている。縮小された信号は、プリアンプ８の入力ノード９に入力される。容量型アッテネータも用いている場合には、縮小された信号が容量型アッテネータのノード２２に入力される。

カレントミラー回路２３はトランジスタを備える。具体的には、カレントミラー回路２３が７つのトランジスタを備えている。カレントミラー回路２３は、５つのＰＭＯＳ型トランジスタＰ１ａ、Ｐ１ｂ、Ｐ２ａ、Ｐ２ｂ、Ｐ１ｃと、２つのＮＭＯＳ型トランジスタＮ１ａ、Ｎ１ｂとを備える。これらＰＭＯＳ型トランジスタ及びＮＭＯＳ型トランジスタのそれぞれは、ゲートＧと、第１ポートＡ及び第２ポートＢを有したソース・ドレイン間チャネルとを備えている。各トランジスタでは、第１ポートＡをドレインとすると共に第２ポートＢをソースとするか、或いはその逆とすることができる。

更に、カレントミラー回路２３は、一定のバイアス電流ＩＢを供給するように構成されたバイアス電流源２９を備えている。

また、カレントミラー回路２３の入力ポート２４は、トランスコンダクタンスアンプ１１の出力部１４に接続されている。この入力ポート２４は、ＰＭＯＳ型トランジスタＰ１ｂ、Ｐ１ｃのゲートに接続された第１ノード２６に接続されている。更に、この第１ノード２６がＰＭＯＳ型トランジスタＰ１ｂのソース・ドレイン間チャネルの第１ポートＡに接続されている。そして、第１ノード２６は、ＰＭＯＳ型トランジスタＰ２ｂのソース・ドレイン間チャネルの第２ポートＢに接続されている。

ＰＭＯＳ型トランジスタＰ１ｂのソース・ドレイン間チャネルの第２ポートＢは、第２ノード２７に接続されている。この第２ノード２７は、ＰＭＯＳ型トランジスタＰ１ｃのソース・ドレイン間チャネルの第２ポートＢに接続されている。更に、ＰＭＯＳ型トランジスタＰ１ｃのソース・ドレイン間チャネルの第１ポートＡは、カレントミラー回路２３の出力ポート２５に接続されている。

また、第２ノード２７は、ＰＭＯＳ型トランジスタＰ１ａのソース・ドレイン間チャネルの第２ポートＢに接続され、ＰＭＯＳ型トランジスタＰ１ａの第１ポートＡは、ＰＭＯＳ型トランジスタＰ１ａのゲートＧに接続されている。更に、ＰＭＯＳ型トランジスタＰ１ａの第１ポートＡは、ＰＭＯＳ型トランジスタＰ２ａのソース・ドレイン間チャネルの第２ポートＢに接続されている。そして、ＰＭＯＳ型トランジスタＰ２ａの第１ポートＡは、ＰＭＯＳ型トランジスタＰ２ａ及びＰＭＯＳ型トランジスタＰ２ｂのそれぞれのゲートＧに接続されている。また、ＰＭＯＳ型トランジスタＰ２ａの第１ポートＡは、一定のバイアス電流ＩＢを供給するように構成されたバイアス電流源２９に接続されている。

更に、ＰＭＯＳ型トランジスタＰ２ａの第１ポートＡは第３ノード２８に接続されている。この第３ノード２８は、ＮＭＯＳ型トランジスタＮ１ａのソース・ドレイン間チャネルの第２ポートＢに接続されている。そして、ＮＭＯＳ型トランジスタＮ１ａの第１ポートＡは、ＰＭＯＳ型トランジスタＰ２ｂのソース・ドレイン間チャネルの第１ポートＡに接続されている。また、ＮＭＯＳ型トランジスタＮ１ａの第１ポートＡは、ＮＭＯＳ型トランジスタＮ１ａ及びＮＭＯＳ型トランジスタＮ１ｂのそれぞれのゲートＧに接続されている。更に、第３ノード２８は、ＮＭＯＳ型トランジスタＮ１ｂのソース・ドレイン間チャネルの第２ポートＢに接続されている。ＮＭＯＳ型トランジスタＮ１ｂのソース・ドレイン間チャネルの第１ポートＡは、カレントミラー回路２３の出力ポート２５に接続されている。

以下では、カレントミラー回路２３の作動の状態について説明する。

初めに、カレントミラー回路２３の入力ポート２４において、トランスコンダクタンスアンプ１１からの入力電流が零となる休止状態を想定する。この場合、バイアス電流ＩＢは、ＰＭＯＳ型トランジスタＰ１ａ及びＰＭＯＳ型トランジスタＰ２ａを通って流れる。ＰＭＯＳ型トランジスタＰ１ａとＰＭＯＳ型トランジスタＰ１ｂとを、チャネル長に対するチャネル幅の比が同じになるように構成すると共に、ＰＭＯＳ型トランジスタＰ２ａとＰＭＯＳ型トランジスタＰ２ｂとを、チャネル長に対するチャネル幅の比が同じになるように構成した場合、ＰＭＯＳ型トランジスタＰ１ｂ、ＰＭＯＳ型トランジスタＰ２ｂ、及びＮＭＯＳ型トランジスタＮ１ａを流れる電流がバイアス電流ＩＢに等しいことになる。ＰＭＯＳ型トランジスタＰ１ｃのチャネル長に対するチャネル幅の比が、ＰＭＯＳ型トランジスタＰ１ｂのチャネル長に対するチャネル幅の比のＭ分の１となるように構成すると共に、ＮＭＯＳ型トランジスタＮ１ｂのチャネル長に対するチャネル幅の比が、ＮＭＯＳ型トランジスタＮ１ａのチャネル長に対するチャネル幅の比のＭ分の１となるように構成した場合、ＮＭＯＳ型トランジスタＮ１ｂ及びＰＭＯＳ型トランジスタＰ１ｃを流れる電流は、ＩＢ／Ｍであることになる。従って、カレントミラー回路２３の出力ポート２５から流出する電流は零となる。

次に、小電流がカレントミラー回路２３の入力ポート２４に流入している状態を想定する。この場合は、上記の場合に比べ、幾分大きな電流がＰＭＯＳ型トランジスタＰ２ｂ、ＮＭＯＳ型トランジスタＮ１ａ、及びＮＭＯＳ型トランジスタＮ１ｂを流れ、幾分小さな電流がＰＭＯＳ型トランジスタＰ１ｂ、及びＰＭＯＳ型トランジスタＰ１ｃを流れることになる。従って、入力電流をＭで除した小さな出力電流が、出力ポート２５から供給されることになる。これは、カレントミラー回路のＡ級動作である。

最後に、大電流、即ちバイアス電流ＩＢより大きな電流が、カレントミラー回路２３の入力ポート２４に流入している状態を想定する。この場合には、実質的に全ての入力電流が、ＰＭＯＳ型トランジスタＰ２ｂ、及びＮＭＯＳ型トランジスタＮ１ａを流れ、ＰＭＯＳ型トランジスタＰ１ｂを流れる電流は零に近付くことになる。ＮＭＯＳ型トランジスタＮ１ｂを流れる電流は、入力電流をＭで除した電流にほぼ等しくなり、ＰＭＯＳ型トランジスタＰ１ｃを流れる電流はほぼ零となる。従って、入力電流をＭで除した電流に等しい出力電流が、出力ポート２５から供給されることになる。これは、カレントミラー回路のＢ級動作である。大電流がカレントミラー回路２３の入力ポート２４から流出している場合も同様の状態となるが、この場合には、ＰＭＯＳ型トランジスタＰ１ｂ、及びＰＭＯＳ型トランジスタＰ１ｃが電流を引き出し、ＮＭＯＳ型トランジスタＮ１ａ、及びＮＭＯＳ型トランジスタＮ１ｂを流れる電流はほぼ零となる。

１容量型トランスデューサ素子
２増幅回路
３モノリシックダイ
４ダイヤフラム
５バックプレート
６入力端子
７出力端子
８プリアンプ
９入力ノード
１０出力ノード
１１トランスコンダクタンスアンプ
１２第１入力部
１３第２入力部
１４出力部
１５基準電圧源
１６容量型アッテネータ
１７第１キャパシタンス素子
１８ダイオード
１９ダイオード
２０第２キャパシタンス素子
２１基準端子
２２ノード
２３カレントミラー回路
２４入力ポート
２５出力ポート
２６第１ノード
２７第２ノード
２８第３ノード
２９バイアス電流源
Ｐ１ａ、Ｐ１ｂ、Ｐ２ａ、Ｐ２ｂ、Ｐ２ｃＰＭＯＳ型トランジスタ
Ｎ１ａ、Ｎ１ｂＮＭＯＳ型トランジスタ
Ｇゲート
Ａ第１ポート
Ｂ第２ポート

Claims

容量型トランスデューサ（１）用の増幅回路（２）であって、
入力ノード（９）を介してトランスデューサ信号を受け取り、出力ノード（１０）から増幅信号を供給するプリアンプ（８）と、
第１入力部（１２）及び出力部（１４）を有し、前記第１入力部（１２）が前記出力ノード（１０）に接続され、前記出力部（１４）が前記入力ノード（９）に接続されたトランスコンダクタンスアンプ（１１）と
を備え、
前記トランスコンダクタンスアンプ（１１）の前記出力部（１４）と、前記プリアンプ（８）の前記入力ノード（９）との間に、容量型アッテネータ回路（１６）が接続されており、
前記容量型アッテネータ回路（１６）は、
前記トランスコンダクタンスアンプ（１１）の前記出力部（１４）と、前記プリアンプ（８）の前記入力ノード（９）との間に直列に接続された第１キャパシタンス素子（１７）と、
前記第１キャパシタンス素子（１７）に並列に接続された１対の逆並列ダイオード（１８，１９）とを備える
ことを特徴とする増幅回路。
前記トランスコンダクタンスアンプ（１１）は、ＡＢ級アンプであることを特徴とする請求項１に記載の増幅回路。
前記トランスコンダクタンスアンプ（１１）は、基準電圧源（１５）に接続された第２入力部（１３）を更に備え、前記第１入力部（１２）に入力された信号と、前記第２入力部（１３）に入力された信号との差異に対応した信号を前記出力部（１４）から供給するように構成されることを特徴とする請求項１または２に記載の増幅回路。
前記トランスコンダクタンスアンプ（１１）の前記出力部と、前記プリアンプ（８）の前記入力ノード（９）との間に、カレントミラー回路（２３）が直列に接続されていることを特徴とする請求項１〜３のいずれかに記載の増幅回路。
前記カレントミラー回路（２３）は、前記トランスコンダクタンスアンプ（１１）の前記出力部から供給された出力電流を縮小するように構成されることを特徴とする請求項４に記載の増幅回路。
前記１対の逆並列ダイオード（１８，１９）の交流インピーダンスは、前記第１キャパシタンス素子（１７）の交流インピーダンスより高いことを特徴とする請求項１に記載の増幅回路。
前記容量型アッテネータ回路（１６）は、基準端子（２１）と、前記トランスコンダクタンスアンプ（１１）の前記出力部（１４）を前記第１キャパシタンス素子（１７）に接続する接続路に位置するノード（２２）との間に直列に接続された第２キャパシタンス素子（２０）を備えることを特徴とする請求項１〜６のいずれかに記載の増幅回路。
前記第２キャパシタンス素子（２０）は、前記第１キャパシタンス素子（１７）より大きな静電容量を有することを特徴とする請求項７に記載の増幅回路。