JP6784375B2 - トランスインピーダンスアンプ - Google Patents

Description

本発明は、光通信システムの受信器で利用されているトランスインピーダンスアンプの回路構成に関する技術であって、特に広帯域化や低電力化が可能な技術に関するものである。

トランスインピーダンスアンプ（ＴＩＡ：Transimpedance Amplifier）は、光通信の受信回路として用いられ、フォトダイオード（ＰＤ：Photodiode）によって光電変換された電流信号を電圧信号に変換しつつ、信号増幅する役割を担う。

ＰＤとＴＩＡが接続される場合、ＴＩＡの入力にはＰＤの寄生容量などによる入力容量Ｃ_pdが付随する。このため、入力容量Ｃ_pdとＴＩＡの入力抵抗Ｒ_INによって形成されるローパスフィルタ（入力時定数≒Ｃ_pdＲ_IN）がＴＩＡの帯域を制限する。一方、低電力で高利得を得るために、電流再利用型ＴＩＡ（Current Re-use TIA：ＣＲ−ＴＩＡ）の構成が提案されている（非特許文献１）。

図７に非特許文献１で提案されているＣＲ−ＴＩＡの構成例を示す。ＣＲ−ＴＩＡは、Ｎ型のゲート接地型ＴＩＡ１００−１と、Ｐ型のゲート接地型ＴＩＡ１００−２と、加算回路１０１と、反転増幅器１０２とから構成される。Ｎ型のゲート接地型ＴＩＡ１００−１は、Ｎ型トランジスタＭ_Nと、出力抵抗Ｒ_Nとから構成される。Ｐ型のゲート接地型ＴＩＡ１００−２は、Ｐ型トランジスタＭ_Pと、出力抵抗Ｒ_Pとから構成される。加算回路１０１は、インバーター回路１０３，１０４と、加算器１０５と、出力抵抗Ｒ_Dとから構成される。図７の１０６はＰＤであり、Ｃ_pdはＰＤ１０６の寄生容量、Ｉ_inはＰＤ１０６から出力される電流信号を表す。このように、ＣＲ−ＴＩＡは、Ｎ型とＰ型の２つのゲート接地型ＴＩＡ１００−１，１００−２を縦に接続し同一の電流で駆動するものである。

ＣＲ−ＴＩＡでは、高利得を得るために２つのゲート接地型ＴＩＡ１００−１，１００−２の出力を加算する必要がある。図７に示す回路では、２つのゲート接地型ＴＩＡ１００−１，１００−２の出力がそれぞれ加算回路１０１のインバーター回路１０３，１０４に接続され、インバーター回路１０３，１０４の出力が加算器１０５によって加算される構成となっている。

しかしながら、インバーター回路１０３の入力端子は、図８に示すようにＮ型トランジスタＭ_N2のゲート端子とＰ型トランジスタＭ_P2のゲート端子とに接続されるため、大きな寄生容量が存在する。インバーター回路１０４の入力端子についても同様である。そのため、２つのゲート接地型ＴＩＡ１００−１，１００−２の各出力端子に大きな極が発生し、ＣＲ−ＴＩＡ全体の帯域が制限される要因となる。以上の理由により、従来のＣＲ−ＴＩＡでは、低電力かつ広帯域特性を有する回路の実現が困難であった。

A.H.Masnadi Shirazi，et al.，"A Low-Power DC-to-27-GHz Transimpedance Amplifier in 0.13-μm CMOS Using Inductive-Peaking and Current-Reuse Techniques"，IEEE International Midwest Symposium on Circuits and Systems (MWSCAS)，pp.961-964，Aug.2014

本発明は、上記課題を解決するためになされたもので、低電力と広帯域特性を両立させることができるＴＩＡを提供することを目的とする。

本発明のトランスインピーダンスアンプは、信号入力端子に入力される信号を増幅するＮ型ゲート接地増幅回路からなる第１のトランスインピーダンスアンプコア回路と、正側電源電圧と負側電源電圧との間の、前記第１のトランスインピーダンスアンプコア回路と同じ電流経路に挿入され、前記信号入力端子に入力される信号を増幅するＰ型ゲート接地増幅回路からなる第２のトランスインピーダンスアンプコア回路と、前記信号入力端子に入力される信号を増幅する反転増幅器と、ゲート端子が前記反転増幅器の出力端子に接続された第１のトランジスタとを備え、前記第１のトランスインピーダンスアンプコア回路は、ソース端子が前記信号入力端子に接続され、ドレイン端子が第１のトランスインピーダンスアンプコア回路の出力端子に接続されたＮ型の第２のトランジスタと、一端が前記正側電源電圧に接続され、他端が前記第２のトランジスタのドレイン端子に接続された第１の出力抵抗とから構成され、前記第２のトランスインピーダンスアンプコア回路は、ソース端子が前記信号入力端子に接続され、ドレイン端子が第２のトランスインピーダンスアンプコア回路の出力端子に接続されたＰ型の第３のトランジスタと、一端が前記負側電源電圧に接続され、他端が前記第３のトランジスタのドレイン端子に接続された第２の出力抵抗とから構成され、前記第１、第２のトランスインピーダンスアンプコア回路のそれぞれの出力端子のうちいずれか一方が信号出力端子に接続され、前記第１のトランジスタのドレイン端子が前記信号出力端子に接続され、前記第１のトランジスタのソース端子が前記第１、第２のトランスインピーダンスアンプコア回路の出力端子のうち前記信号出力端子と接続されていない方の端子に接続されることを特徴とするものである。

また、本発明のトランスインピーダンスアンプの１構成例において、前記第１のトランジスタはＮ型トランジスタであり、前記第１のトランスインピーダンスアンプコア回路の出力端子が前記信号出力端子に接続され、前記第１のトランジスタのソース端子が前記第２のトランスインピーダンスアンプコア回路の出力端子に接続されることを特徴とするものである。
また、本発明のトランスインピーダンスアンプの１構成例において、前記第１のトランジスタはＰ型トランジスタであり、前記第２のトランスインピーダンスアンプコア回路の出力端子が前記信号出力端子に接続され、前記第１のトランジスタのソース端子が前記第１のトランスインピーダンスアンプコア回路の出力端子に接続されることを特徴とするものである。

また、本発明のトランスインピーダンスアンプの１構成例において、前記第２、第３のトランジスタのゲート端子にそれぞれ固定のバイアス電圧が印加されることを特徴とするものである。
また、本発明のトランスインピーダンスアンプの１構成例において、前記第２、第３のトランジスタのゲート端子に前記反転増幅器によって反転増幅された信号が入力されることを特徴とするものである。

本発明によれば、２つのトランスインピーダンスアンプコア回路の出力を第１のトランジスタで合成する。第１のトランジスタは２つのトランスインピーダンスアンプコア回路からの分流電流で駆動されるため、従来のトランスインピーダンスアンプよりも加算回路の消費電力を削減でき、低消費電力なトランスインピーダンスアンプを実現することができる。さらに、トランスインピーダンスアンプの広帯域化を妨げる要因の一つとして、ゲート接地増幅回路の出力端子に接続される出力抵抗および寄生容量による帯域フィルタがある。本発明では、加算回路を１個の第１のトランジスタで構成するため、従来のトランスインピーダンスアンプに比べて寄生容量を低減し易い。このため、利得が同一条件の場合には周波数帯域を改善することができる。特に、ゲート接地増幅回路の出力抵抗の値が大きい場合、従来のトランスインピーダンスアンプに比べ、より大幅な電流低減かつ寄生容量低減の効果が得られ易いため、大きな低電力化効果と帯域延伸効果を同時に得ることが可能となる。その結果、本発明により、従来技術と比較し同一利得条件において低電力で広い周波数帯域が得られるという利点がある。周波数帯域を広くできるということは、より大容量の光通信が可能になることを意味する。

また、本発明では、第２、第３のトランジスタのゲート端子に反転増幅器によって反転増幅された信号を入力することにより、更なる高利得、広帯域化を実現することができる。

図１は、本発明の第１の実施例に係るＴＩＡの構成を示す回路図である。 図２は、本発明の第１の実施例に係るＴＩＡの反転増幅器の構成の１例を示す回路図である。 図３は、本発明の第１の実施例に係るＴＩＡの別の構成を示す回路図である。 図４は、本発明の第２の実施例に係るＴＩＡの構成を示す回路図である。 図５は、従来のＴＩＡと本発明の第２の実施例に係るＴＩＡにおける利得・帯域積および消費電力と出力抵抗値との関係の１例を示す図である。 図６は、本発明の第２の実施例に係るＴＩＡの別の構成を示す回路図である。 図７は、従来の電流再利用型ＴＩＡの構成を示す回路図である。 図８は、従来の電流再利用型ＴＩＡのインバーター回路の構成を示す回路図である。

［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係るＴＩＡの構成を示す回路図である。本実施例のＴＩＡは、入力端子がＴＩＡの信号入力端子ＩＮに接続され、出力端子がＴＩＡの信号出力端子ＯＵＴに接続されたＮ型ゲート接地増幅回路からなるトランスインピーダンスアンプコア（ＴＩＡコア）回路１_Nと、正側電源電圧Ｖ_DDと負側電源電圧（接地）との間の、ＴＩＡコア回路１_Nと同じ電流経路に挿入され、入力端子がＴＩＡの信号入力端子ＩＮに接続されたＰ型ゲート接地増幅回路からなるＴＩＡコア回路１_Pと、信号入力端子ＩＮに入力される信号を増幅する反転増幅器２と、ゲート端子が反転増幅器２の出力端子に接続され、ドレイン端子がＴＩＡの信号出力端子ＯＵＴに接続され、ソース端子がＴＩＡコア回路１_Pの出力端子に接続されたＮ型トランジスタＭ_N4とから構成される。

ＴＩＡコア回路１_Nは、ゲート端子にバイアス電圧Ｂｉａｓ１が供給され、ドレイン端子（ＴＩＡコア回路１_Nの出力端子）が信号出力端子ＯＵＴに接続され、ソース端子（ＴＩＡコア回路１_Nの入力端子）が信号入力端子ＩＮに接続されたＮ型トランジスタＭ_N3と、一端が正側電源電圧Ｖ_DDに接続され、他端がＮ型トランジスタＭ_N3のドレイン端子に接続された出力抵抗Ｒ_Nとから構成される。

ＴＩＡコア回路１_Pは、ゲート端子にバイアス電圧Ｂｉａｓ２が供給され、ドレイン端子（ＴＩＡコア回路１_Pの出力端子）がＮ型トランジスタＭ_N4のソース端子に接続され、ソース端子（ＴＩＡコア回路１_Pの入力端子）が信号入力端子ＩＮに接続されたＰ型トランジスタＭ_P3と、一端が負側電源電圧（接地）に接続され、他端がＰ型トランジスタＭ_P3のドレイン端子に接続された出力抵抗Ｒ_Pとから構成される。

図２は反転増幅器２の構成の１例を示す回路図である。反転増幅器２は、ドレイン端子が反転増幅器２の出力端子に接続され、ソース端子が正側電源電圧Ｖ_DDに接続されたＰ型トランジスタＭ_P5と、ゲート端子が反転増幅器２の入力端子に接続され、ドレイン端子が反転増幅器２の出力端子に接続され、ソース端子が負側電源電圧（接地）に接続されたＮ型トランジスタＭ_N5と、一端が正側電源電圧Ｖ_DDに接続され、他端が反転増幅器２の出力端子に接続された出力抵抗Ｒ₁と、反転増幅器２の入力端子とＰ型トランジスタＭ_P5とのゲート端子間に接続されたコンデンサＣ₁とから構成される。なお、図２では記載を省略したが、Ｐ型トランジスタＭ_P5のゲート端子に適切な直流電位を与えるために例えば高抵抗を介した固定電位に接続することで、図２中の回路を適切に動作させることが可能である。

なお、図２の例では、インバーター回路を用いた反転増幅器２の例で説明したが、これに限るものではなく、反転増幅器２はＮ型トランジスタまたはＰ型トランジスタを用いたソース接地増幅回路であってもよい。

本実施例では、図７に示した従来例と同様に正側電源電圧Ｖ_DDと負側電源電圧（接地）との間に、Ｎ型とＰ型の２つのＴＩＡコア回路１_N，１_Pを縦に直列接続し、同一の電流で駆動させるＣＲ−ＴＩＡを用いることで、低電力かつ高利得を得ることができる。ＴＩＡコア回路１_N，１_Pでは、それぞれの回路が所望の動作点で動作するように、トランジスタＭ_N3，Ｍ_P3のゲート端子に供給するバイアス電圧Ｂｉａｓ１，Ｂｉａｓ２を適宜設定すればよい。

ＣＲ−ＴＩＡでは、Ｎ型とＰ型の２つのＴＩＡコア回路（ゲート接地増幅回路）１_N，１_Pの出力を加算する回路が必要である。本実施例では、加算回路を１つのＮ型トランジスタＭ_N4で実現している。このＮ型トランジスタＭ_N4は、ドレイン端子とソース端子が初段のＴＩＡコア回路１_N，１_Pの出力端子に接続されており、ＴＩＡコア回路１_N，１_Pからの分流電流で駆動されるようになっている。

本実施例では、Ｎ型トランジスタＭ_N3の出力（ドレイン端子）に付随する寄生容量Ｃ_Nと出力抵抗Ｒ_Nとによって形成されるローパスフィルタ（出力時定数≒Ｃ_NＲ_N）、およびＰ型トランジスタＭ_P3の出力に付随する寄生容量Ｃ_Pと出力抵抗Ｒ_Pとによって形成されるローパスフィルタ（出力時定数≒Ｃ_PＲ_P）が、ＴＩＡの広帯域化を妨げる一要因となる。

出力抵抗Ｒ_P，Ｒ_Nの値を小さく設定することで、ローパスフィルタの時定数≒Ｃ_PＲ_P，Ｃ_NＲ_Nが小さくなり、ＴＩＡの帯域を広げることは可能である。一方で、出力抵抗Ｒ_P，Ｒ_Nの値を小さくすると、ＴＩＡの利得が小さくなる。したがって、高利得かつ広帯域なＴＩＡを実現するためには、寄生容量Ｃ_P，Ｃ_Nを低減する、すなわち入力容量が小さな加算回路を用いることが重要と言える。

一般的にトランジスタの各端子に付随する寄生容量は、ゲート端子の寄生容量が最も大きく、ソース端子、ドレイン端子の順に小さくなる。図７に示した加算回路１０１では、インバーター回路１０３のゲート容量（２つのトランジスタＭ_N2，Ｍ_P2のゲート端子の寄生容量）がトランジスタＭ_Nの出力に接続され、同様にインバーター回路１０４のゲート容量がトランジスタＭ_Pの出力に接続されていた。また一般的にインバーター回路は大きな増幅率を持つため、ゲート容量の一部（ゲート−ドレイン間容量）がミラー効果により、およそ増幅率倍されるため、大きな寄生容量が付随する。

これに対して、本実施例では、Ｎ型トランジスタＭ_N3の出力に付随する寄生容量Ｃ_Nの大半はＮ型トランジスタＭ_N4のドレイン端子の寄生容量であり、Ｐ型トランジスタＭ_P3の出力に付随する寄生容量Ｃ_Pの大半はＮ型トランジスタＭ_N4のソース端子の寄生容量である。したがって、本実施例では、図７に示した従来例と比較して寄生容量Ｃ_P，Ｃ_Nを低減することができ、ＴＩＡの広帯域化が可能となる。

前述したとおり、一般的にＴＩＡの入力にはＰＤの寄生容量などによる入力容量Ｃ_pdが付随し、この入力容量Ｃ_pdとＴＩＡの入力抵抗Ｒ_INによって形成されるローパスフィルタ（入力時定数≒Ｃ_pdＲ_IN）がＴＩＡの帯域を制限する。本実施例では、出力時定数が入力時定数よりも大きくなるような条件、すなわち出力抵抗Ｒ_P，Ｒ_Nを大きい値に設定した場合に従来例よりも広い帯域特性を得ることができる。出力抵抗Ｒ_P，Ｒ_Nの値が大きくなると、ＴＩＡの消費電力削減効果や高利得特性も得られるため、本実施例では低電力、高利得、広帯域を両立させることが可能な構成となる。
なお、図１中で信号入力端子ＩＮとトランジスタＭ_N4のゲート端子間に用いている反転増幅器２は、入力信号を反転増幅し、トランジスタＭ_N4のゲート端子に入力することで入力信号を非反転増幅した信号を信号出力端子ＯＵＴに伝える、すなわちＴＩＡ回路の利得をさらに高める役割を果たす。

本実施例では、加算回路をＮ型トランジスタＭ_N4で構成した例について説明したが、図３に示すようにＰ型トランジスタＭ_P4を用いて構成することも可能である。この場合は、ＴＩＡコア回路１_Pの出力端子（Ｐ型トランジスタＭ_P3のドレイン端子）をＴＩＡの信号出力端子ＯＵＴに接続し、Ｐ型のトランジスタＭ_P4のゲート端子を反転増幅器２の出力端子に接続し、ドレイン端子を信号出力端子ＯＵＴに接続し、ソース端子をＴＩＡコア回路１_Nの出力端子（Ｎ型トランジスタＭ_N3のドレイン端子）に接続すればよい。

すなわち、加算回路としてトランジスタＭ_N4，Ｍ_P4のいずれを使用する場合でも、トランジスタＭ_N4，Ｍ_P4のドレイン端子をＴＩＡの信号出力端子ＯＵＴに接続し、トランジスタＭ_N4，Ｍ_P4のソース端子をＴＩＡコア回路１_N，１_Pの出力端子のうち信号出力端子ＯＵＴに接続されていない方の端子に接続すればよい。

［第２の実施例］
次に、本発明の第２の実施例について説明する。図４は本発明の第２の実施例に係るＴＩＡの構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。ＴＩＡコア回路１_N’，１_P’は、第１の実施例のＴＩＡコア回路１_N，１_Pと同様の構成を有するものであるが、第１の実施例との差分はＴＩＡコア回路１_N’を構成するＮ型トランジスタＭ_N3のゲート端子が反転増幅器２の出力端子と接続され、ＴＩＡコア回路１_P’を構成するＰ型トランジスタＭ_P3のゲート端子がコンデンサＣ₂を介して反転増幅器２の出力端子と接続されている点である。これにより、本実施例のＴＩＡは、トランジスタＭ_N3，Ｍ_P3のゲート端子に、反転増幅した入力信号を帰還するレギュレーテッドカスコード型ＴＩＡ（ＲＧＣ−ＴＩＡ）となっている。図４では、図２と同じくＰ型トランジスタＭ_P3のゲート端子の直流動作電位を与えるパスを省略して記載しているが、こちらも例えば高抵抗を介して固定電位に接続することでＰ型トランジスタＭ_P3の動作電位を適切な値に設定することができる。

ＲＧＣ−ＴＩＡは、反転増幅器２の作用によりＴＩＡの入力インピーダンスを下げることが可能であり、第１の実施例で述べた効果に加えて、更なる高利得、広帯域化が可能となる。

図７に示した従来のＴＩＡと本実施例のＴＩＡにおける利得・帯域積および消費電力と出力抵抗値との関係を回路シミュレーションを用いて導出した結果を図５に示す。図５における５０は従来のＴＩＡの利得・帯域積を示し、５１は本実施例のＴＩＡの利得・帯域積を示し、５２は従来のＴＩＡの消費電力を示し、５３は本実施例のＴＩＡの消費電力を示している。本シミュレーションは全て６５ｎｍ世代のＣＭＯＳプロセスパラメタを用いて計算した。

図５によると、出力抵抗Ｒ_N，Ｒ_Pを大きい値に設定した場合には本実施例の方が従来のＴＩＡよりも広い帯域特性を得ることができ、その結果、利得・帯域積が改善していることが分かる。また、加算回路をトランジスタ一つで実現したことにより、低消費電力化の効果も重ねて得られていることが分かる。例えば出力抵抗Ｒ_P，Ｒ_Nが１．２ｋΩの場合で従来のＴＩＡに対し本実施例のＴＩＡの利得・帯域積が５０％増加し、消費電力が１５％低減していることが分かる。すなわち、本実施例で提案する回路構成は低電力、高利得、広帯域を両立させることが可能である。

本実施例では、加算回路をＮ型トランジスタＭ_N4で構成した例について説明したが、図６に示すようにＰ型トランジスタＭ_P4を用いて構成することも可能である。この場合は、ＴＩＡコア回路１_P’の出力端子（Ｐ型トランジスタＭ_P3のドレイン端子）をＴＩＡの信号出力端子ＯＵＴに接続し、Ｐ型のトランジスタＭ_P4のゲート端子を反転増幅器２の出力端子に接続し、ドレイン端子を信号出力端子ＯＵＴに接続し、ソース端子をＴＩＡコア回路１_N’の出力端子（Ｎ型トランジスタＭ_N3のドレイン端子）に接続すればよい。

本発明は、トランスインピーダンスアンプに適用することができる。

１_N，１_P，１_N’，１_P’…トランスインピーダンスアンプコア回路、２…反転増幅器、Ｍ_N3，Ｍ_N4，Ｍ_N5…Ｎ型トランジスタ、Ｍ_P3，Ｍ_P4，Ｍ_P5…Ｐ型トランジスタ、Ｒ_N，Ｒ_P，Ｒ₁…抵抗、Ｃ₁，Ｃ₂…コンデンサ。

Claims (5)

1. 信号入力端子に入力される信号を増幅するＮ型ゲート接地増幅回路からなる第１のトランスインピーダンスアンプコア回路と、
   正側電源電圧と負側電源電圧との間の、前記第１のトランスインピーダンスアンプコア回路と同じ電流経路に挿入され、前記信号入力端子に入力される信号を増幅するＰ型ゲート接地増幅回路からなる第２のトランスインピーダンスアンプコア回路と、
   前記信号入力端子に入力される信号を増幅する反転増幅器と、
   ゲート端子が前記反転増幅器の出力端子に接続された第１のトランジスタとを備え、
   前記第１のトランスインピーダンスアンプコア回路は、
   ソース端子が前記信号入力端子に接続され、ドレイン端子が第１のトランスインピーダンスアンプコア回路の出力端子に接続されたＮ型の第２のトランジスタと、
   一端が前記正側電源電圧に接続され、他端が前記第２のトランジスタのドレイン端子に接続された第１の出力抵抗とから構成され、
   前記第２のトランスインピーダンスアンプコア回路は、
   ソース端子が前記信号入力端子に接続され、ドレイン端子が第２のトランスインピーダンスアンプコア回路の出力端子に接続されたＰ型の第３のトランジスタと、
   一端が前記負側電源電圧に接続され、他端が前記第３のトランジスタのドレイン端子に接続された第２の出力抵抗とから構成され、
   前記第１、第２のトランスインピーダンスアンプコア回路のそれぞれの出力端子のうちいずれか一方が信号出力端子に接続され、
   前記第１のトランジスタのドレイン端子が前記信号出力端子に接続され、前記第１のトランジスタのソース端子が前記第１、第２のトランスインピーダンスアンプコア回路の出力端子のうち前記信号出力端子と接続されていない方の端子に接続されることを特徴とするトランスインピーダンスアンプ。
2. 請求項１記載のトランスインピーダンスアンプにおいて、
   前記第１のトランジスタはＮ型トランジスタであり、
   前記第１のトランスインピーダンスアンプコア回路の出力端子が前記信号出力端子に接続され、
   前記第１のトランジスタのソース端子が前記第２のトランスインピーダンスアンプコア回路の出力端子に接続されることを特徴とするトランスインピーダンスアンプ。
3. 請求項１記載のトランスインピーダンスアンプにおいて、
   前記第１のトランジスタはＰ型トランジスタであり、
   前記第２のトランスインピーダンスアンプコア回路の出力端子が前記信号出力端子に接続され、
   前記第１のトランジスタのソース端子が前記第１のトランスインピーダンスアンプコア回路の出力端子に接続されることを特徴とするトランスインピーダンスアンプ。
4. 請求項１乃至３のいずれか１項に記載のトランスインピーダンスアンプにおいて、
   前記第２、第３のトランジスタのゲート端子にそれぞれ固定のバイアス電圧が印加されることを特徴とするトランスインピーダンスアンプ。
5. 請求項１乃至３のいずれか１項に記載のトランスインピーダンスアンプにおいて、
   前記第２、第３のトランジスタのゲート端子に前記反転増幅器によって反転増幅された信号が入力されることを特徴とするトランスインピーダンスアンプ。