JPH09507994A - エラー統計を選択的に記憶するための装置および方法 - Google Patents

Abstract

(57)【要約】 回路は、データパケットに関連した所望の情報を受取り、かつメモリに転送するためのフォーマットにビットを配列するためのデータフォーマッタと、マイクロプロセッサによって後にアクセスするために所望の情報を記憶するためのメモリと、データフォーマッタから前記メモリに所望の情報を選択的に転送かつ書込するための制御装置とを含む。この回路は、エラーを有するデータパケットに対する所望の情報だけを記憶することによって性能を向上させる。すなわち、ソースアドレスのような、データパケット自体の内部の情報と、中継器のポート番号のような、データパケットの外部の情報と、エラー条件のようなデータパケットのエラー情報とが、マイクロプロセッサが都合のよいときに読取るようにメモリにエラー統計として記憶できる。この発明は、データパケットのエラー統計を集める際により効率的かつ経済的であり、また、複雑なエラー統計をパケットごとに特定するための向上した能力を与えるという利点を有する。

Description

【発明の詳細な説明】 エラー統計を選択的に記憶するための 装置および方法 発明の背景 この発明はコンピュータネットワークにおいてエラー統計を集めることに関し 、特に、コンピュータネットワークで伝送されるデータパケットのエラー統計を 選択的に記憶するネットワーク管理に役立つ回路および方法に関する。 コンピュータネットワークのどんなアプリケーションでも、円滑に動作するネ ットワークを維持することが最も重要である。ネットワークでのデータパケット 伝送を監視し、エラー条件を識別することによって、ネットワークにおいて問題 の位置を突き止めるユーザの能力が高められる。すなわち、エラータイプ、発生 頻度、およびエラーソースのような情報がネットワークにおける特定の問題を示 すことができる。したがって、ユーザはネットワークの信頼性を高めるために補 正処置をとることができる。 簡単なネットワークでは、ユーザはエラーを求めてネットワークを手動で監視 できる。より大きく複雑なネットワークでは、ネットワークの手動による監視は 扱いにくくかつ不十分になる。大きいネットワークはより複雑な自動管理を必要 とする。自動監視および管理を実現するネットワークは管理ネットワークと称さ れる。このようなネットワークでは、多様なエラー統計に関する特殊情報を得る 能力がネットワークの障害追跡問題において非常に貴重である。 ＩＥＥＥ８０２．３規格（これにより、あらゆる目的のために引用により特に 援用される）に基づいたネットワークのようなある典型的な管理ネットワークで は、１つのデータ端末装置（ＤＴＥ）、たとえばエンドステーションによって別 のＤＴＥに伝送されたデータパケットが少なくとも１つの中継器を通過する。あ らゆるデータパケットが中継器を通過するので、中継器はネットワーク管理につ いてのエラー統計を集めるのに都合のよい場所である。 多様なデータパケットのエラー統計を中継器で集めることは、管理ユニットを 中継器に接続することによって可能である。管理ユニットを備えた中継器は管理 中継器と称される。管理中継器がデータパケットを受取ると、中継器はデータパ ケットで多様な機能を行なう管理ユニットにデータパケットを伝送する。管理ユ ニットのいくつかの機能には、受取時におけるデータパケットのフォーマット化 、エラー検出の実行、およびエラー条件のフラグを立てることが含まれる。 エラー統計を管理中継器で蓄積する１つの方法は、エラーを検出し、異なった エラー条件の発生数をカウントし、かつそのカウントを管理ユニットの内部ラン ダムアクセスメモリ（ＲＡＭ）に記憶するための内部ハードウェアを含んだ第１ のタイプの管理ユニット（タイプＩ）を用いることである。特定のエラー条件が 管理中継器に送られるデータパケットに存在するとき、管理ユニット内のハード ウェ アはエラーを検出かつフラグし、適切なレジスタを次に増分させる。エラー統計 を得るために、マイクロプロセッサはタイプＩ管理ユニット内の多様なレジスタ を単に読取り、かつ多様なタイプのエラーの全カウントを得ることができる。タ イプＩ管理中継器の一例は、カリフォルニア州、サニィベイル(Sunnyvale，Cali fornia)のアドバンスト・マイクロ・ディバイシズ（Advanced Micro Devices） 社によって製造されるＩＭＲ＋／ＨＩＭＩＢチップセット（Ｐ／Ｎ ＡＭ７９Ｃ ９８１（ＩＭＲ）およびＡＭ７９Ｃ９８７（ＨＩＭＩＢ））である。 タイプＩ管理中継器は多くの課題を十分にこなすが、あるアプリケーションで は性能が最適ではない。なぜなら、統計は多くのデータパケットにわたって蓄積 されたエラーの総数を反映するだけだからである。パケットごとのエラー統計は 入手できない。特定のデータパケットに対するエラー統計を知ることが所望であ る場合もある。 パケットごとにエラー統計を蓄積する能力を有した、別の、より一般的な管理 中継器実施例を用いることが知られている。管理中継器のこの実施例は中継器に 対して第２のタイプの管理ユニット（タイプII）を含む。タイプII管理ユニット はメディアアクセス制御装置（ＭＡＣ）、ＲＡＭ、およびマイクロプロセッサか らなる。 タイプII管理中継器では、エンドステーションからのデータパケットは中継器 によって受取られ、これは次にデー タパケットをＭＡＣに渡す。ＭＡＣはプリアンブルと開始フレームの区切記号と をデータパケットからとり、データパケットの残りのフレームを直列データスト リームから並列データストリームにフォーマット化する。ＭＡＣはデータパケッ トのフレームの全内容をＲＡＭに書込む。マイクロプロセッサはＲＡＭの内容を 読取り、それをユーザによってプログラムされるソフトウェアに従って処理する 。このソフトウェアはエラー検出を実施し、所望のエラー統計をデータパケット から抽出する。 タイプII管理ユニットは非効率的かつ高価である。これは、エラーがなかった としても、データパケットはすべて記憶かつ処理されるからである。何千ものデ ータパケットがネットワークを毎秒通過し得る。タイプII管理中継器は、急速に 入ってくるデータパケットによって発生した多量のデータを記憶するための大き いＲＡＭと、あらゆるデータを処理し、かつエラー統計を集めるための急速かつ 強力なマイクロプロセッサとの両方を必要とする。 さらに、タイプII管理ユニットはあるタイプの複雑なエラー統計を集めるのに 非効率的である。たとえば、ユーザが特定のデータパケットのエラー条件とその データパケットの対応する物理的ポートとを知ることを所望するならば、タイプ II管理は実行するとしても部分的に行なう。異なったエラー条件をフラグするた めに装備されるＭＡＣを管理ユニットが用いると仮定しても、管理ユニットはな お、あ らゆるデータパケットを記憶かつ処理しなければならない。ＭＡＣが特定のエラ ーをフラグするまでの、データパケットがＭＡＣに流れ込み、次にＲＡＭに流れ 込む速度のために、マイクロプロセッサはフラグされたエラーに関連した、デー タパケットの物理的ポートを特定できない。どの物理的ポートがあるエラーに関 連しているかを特定するために、マイクロプロセッサはＲＡＭにおけるあらゆる データパケットの内容をリアルタイムで読取りかつ処理しなければならない。こ のように、タイプII管理ユニットはより複雑なエラー統計を集めるのには非効率 かつ高価である。物理的ポートの情報を特定するために、外部ハードウェアが中 継器および管理ユニットに加えてしばしば必要とされる。 発明の概要 この発明は、エラーを有するデータパケットのみに対してエラー統計を選択的 に記憶するための装置および方法を提供する。この発明は先行技術を超える多様 な利点を有し、その中には、データパケットのエラー統計を集めるのがより効率 的かつ経済的であり、複雑なエラー統計をパケットごとに特定する能力が高まっ たことが含まれる。 この発明のある局面に従うと、この発明は、データパケットに関連した所望の 情報を受取るためのデータフォーマッタを含み、かつメモリに転送するためのフ ォーマットにビットを配列する回路と、マイクロプロセッサによって後にアクセ スするために所望の情報を記憶するためのメモリ と、所望の情報をデータフォーマッタからメモリへと選択的に転送かつ書込する ための制御装置とを提供する。好ましい実施例は、エラーを有するデータパケッ トに対する所望の情報だけを記憶することによって性能を向上させる。 すなわち、データパケット自体の内部の情報、たとえばソースアドレスと、デー タパケットの外部の情報、たとえば中継器のポート番号と、データパケットのエ ラー情報、たとえばエラー条件とは、マイクロプロセッサがその都合の良いとき に読取るように、エラー統計としてメモリに記憶される。 このように、エラー統計を集めるためにユーザによって所望される情報だけを 選択的に記憶し、かつエラーを有するデータパケットに対するこのような情報の みを記憶することによって、この発明の利点が実現される。すなわち、この発明 はマイクロプロセッサに対する処理上の要件を減らし、これによって、より遅く 、より安価にマイクロプロセッサを使用させる。この発明のさらなる利点は、Ｍ ＡＣを不要にし、あらゆるデータパケットを無差別にセーブするのに必要である ような非常に大きなメモリを必要としないことである。 この発明の性質および利点は、明細書の残りの部分と図面とを参照することに よってさらに理解される。 図面の簡単な説明 図１は、この発明の好ましい実施例の詳細な概略ブロッ ク図である。 好ましい実施例の説明 図１は、管理中継器１０とマイクロプロセッサ２０と複数個のデータ端末装置 （ＤＴＥ）３０_iとの詳細な概略ブロック図である。管理中継器１０は、複数個 のポート４１_iを有する中継器フロントエンド４０と管理ユニット５０とマイク ロプロセッサインタフェース６０とを含む。 １つのＤＴＥ３０₁はデータパケットを管理中継器１０を介して別のＤＴＥ３ ０₂に渡す。管理中継器１０では、中継器フロントエンド４０は１つのポート４ １₁でデータパケットを受取り、他のポート４１_iからデータパケットを同報通信 する。 中継器フロントエンド４０はまた、データパケットを処理して複数個のエラー 統計信号を発生し、各信号はいくつかのデータ、エラー条件、または状態制御情 報のいずれかを含む。エラー統計信号は、データパケットのエラー統計を抽出か つ記憶する際に管理ユニット５０によって用いられる。データパケットのエラー 統計の構成部分を含むエラ一統計信号は、記憶する前に何らかのフォーマット化 を必要とし得る一連のビットを含む。管理ユニット５０はエラー統計信号を受取 り、記憶とマイクロプロセッサ２０による後のアクセスとのためにデータパケッ トのエラー統計をフォーマット化する。マイクロプロセッサ２０はマイクロプロ セッサインタフェース６０を経てエラー統計にアクセ スする。 この発明の好ましい実施例では、中継器フロントエンド４０はアドバンスト・ マイクロ・ディバイシズ社のＩＭＲ＋／ＨＩＭＩＢチップセットのコアを組み入 れる。管理ハードウェア回路構成要素は、組み入れられたＩＥＥＥ規格８０２． ３に従って管理情報ベース（ＭＩＢ）または統計を生成する。もちろん、所望の エラー統計信号を発生する、管理ユニットを備えた中継器はこの発明を組み入れ るために変更できる。 管理ユニット５０はデータフォーマッタ７０、メモリ８０、および制御装置９ ０を含む。データフォーマッタ７０は中継器フロントエンド４０から関心のある エラー統計信号を受取る。データフォーマッタ７０はエラー統計のビットを記憶 へ転送するためのフォーマットへ配列する。データフォーマッタ７０に結合され たメモリ８０はエラー統計を記憶する。制御装置９０は、データフォーマッタ７ ０からメモリ８０へのエラー統計の転送を制御する。制御装置９０は中継器フロ ントエンド４０からの特定のエラー状態信号に応答し、これはエラー信号と呼ば れる、データパケットがエラーを有することを示す。中継器フロントエンド４０ がエラー信号をアサートするとき、制御装置９０はデータフォーマッタ７０から メモリ８０へとエラー統計を同期して転送かつ書込する。このように、管理ユニ ット５０はエラーのあるデータパケットに対してのみエラー統計を 記憶する。好ましい実施例では、「同期して」とはデータフォーマッタ７０から のデータ転送とメモリ８０への書込との調整を指す。 好ましい実施例に従って、管理ユニット５０は、データパケットのソースアド レスと、データパケットを受取った物理的ポートを識別するポート番号と、フレ ームチェックシーケンス（ＦＣＳ）エラー、アラインメントエラー、長フレーム 、短事象、微弱、データレートエラー、および雑音のような、データパケットの エラー条件とを含む構成部分を備えたエラー統計を記憶する。この発明の他の実 施例は、具体的な実施例に依存して、これら列挙されたもののいくらかまたはす べてに加えて、またはその代わりに、他の統計を記憶できる。 好ましい実施例では、中継器フロントエンド４０は、データパケットの一部を 含むデータ信号と、ソースポートのポート番号を識別するポート信号と、データ パケットに関連したエラー条件を含むエラー状態信号と、その部分を識別するた めのシフト信号と、データパケットの終わりを示すパケット終わり信号と、デー タパケットがエラーを含むときを示すエラー信号とのエラー統計信号を発生する 。 データフォーマッタ７０は、シフトレジスタ１００およびマルチプレクサ１１ ０を含み、マルチプレクサ１１０は、８個の１バイト入力と、その入力の１つで の各バイトを出力１１１に連続的に送るための１つの選択入力とを含む。 シフトレジスタ１００はデータパケットの所望の部分を含むデータ信号とシフ ト信号とを受取る。中継器フロントエンド４０から与えられるシフト信号は、シ フトレジスタ１００への所望のデータパケット部分の記憶を制御する。 中継器フロントエンド４０は直列ビットストリームの全データパケットをシフ トレジスタ１００に伝送する。シフトレジスタ１００は直列入力を６つの１バイ ト並列出力へ配列する。中継器フロントエンド４０はシフト信号をデアサートす るまで直列ビットストリームをシフトレジスタ１００へシフトする。中継器フロ ントエンド４０は、データパケットの所望の部分が一旦完全にシフトレジスタ１ ００へシフトされると、シフト信号をデアサートする。 プリアンブル（１、０が交互に起こるパターンの５６ビット）と開始フレーム の区切記号（ＳＦＤ）（１０１０１０１１）とに先行され、データパケットのフ レームは宛先アドレスフィールド（４８ビットの固定した長さ）で始まり、ソー スアドレスフィールド（４８ビットの固定した長さ）に従われる。データパケッ トの所望の部分がソースアドレスフィールドなので、ＳＦＤを過ぎて９６ビット がカウントされるまで、中継器フロントエンド４０は直列ビットストリームにお いてシフトするようにシフト信号をアサートするだけである。シフトレジスタ１ ００は４８ビット（８ビット／バイトで６バイト）を記憶するだけであり、した がって、最後の４８ビット（すなわちソースアドレ ス）だけがシフト信号のデアサートの前に記憶される。この点で、中継器フロン トエンド４０は、記憶するために転送する準備のできたフォーマットでソースア ドレスフィールドをシフトレジスタ１００へ記憶している。 この発明のこの実施例では、管理中継器１０は、先行技術におけるようにデー タパケットの全フレームを記憶するというよりもむしろ、関心のあるデータパケ ットの内部部分だけを記憶するための能力を含む。データパケットに対するエラ ー統計の一部としてデータパケットの異なった部分を記憶するために、ユーザは 他の明らかな変更の中で、シフトレジスタ１００の大きさとシフト信号アサート のタイミングとを変化できる。記憶される特定の部分はこの発明では中心的では ない設計上の選択である。好ましい実施例では、他の部分またはいくつかの部分 が記憶され得るか、特定の部分を記憶することが望ましい。ある実施例では、こ の技術において周知であるような多様な制御信号に基づいて、管理中継器１０は 記憶するための特定の部分を選択するようにプログラムできる。 マルチプレクサ１１０は８個の入力でのバイトを連続的に出力１１１に送る。 出力１１１はメモリ８０に結合される。マルチプレクサ１１０は選択入力１１２ でアサートされる一連の選択信号に応答して、バイトを一度に１つメモリ８０に 転送する。シフトレジスタ１００によってフォーマット化されているソースアド レスフィールドのビットは マルチプレクサ１１０への入力で６である。ポート信号はマルチプレクサ１１０ への１つの入力で存在し、管理中継器１０のポート番号を表わす４ビットの値を 含む。ポート番号はデータパケットを受取る中継器の物理的ポートを識別する。 エラー状態信号はマルチプレクサ１１０への別の入力で存在し、データパケット に関連したエラー条件を示すビットを含む。 メモリ８０はマルチプレクサ１１０に結合され、制御装置９０からの書込信号 に応答してエラー統計を記憶する。好ましい実施例では、メモリ８０は４バイト 幅の先入先出メモリとして実現される。しかしながら、メモリ８０の実現はこの 発明には中心的ではない設計上の選択である。たとえば、メモリ８０はＲＡＭを 備えるような他の方法で実現されてもよく、制御装置への適切な変更は当業者に は明らかである。 制御装置９０は中継器フロントエンド４０からエラー信号およびパケット終わ り信号を受取る。中継器フロントエンド４０がデータパケットの終わりに達して おり、エラー状態信号およびポート信号の統計が有効であるようにデータパケッ トの処理を完了しているならば、中継器フロントエンド４０はパケット終わり信 号をアサートする。データパケットに関連したエラーを検出すると、中継器フロ ントエンド４０はエラー信号をアサートする。 中継器フロントエンド４０がエラー信号およびパケット 終わり信号を同時にアサートするとき、制御装置９０はマルチプレクサ１１０の 選択入力１１２に一連の選択信号をアサートし、同期して一連の書込信号をメモ リ８０にアサートする。しかしながら、エラー信号がパケット終わり信号と同時 にアサートされなければ、制御装置９０は選択信号または書込信号をアサートし ない。 制御装置９０が選択信号をアサートするとき、マルチプレクサ１１０は最下位 バイトをシフトレジスタ１００から出力１１１に送る。次に、マルチプレクサ１ １０の出力１１１でのバイトがメモリ８０へ書込まれるように、制御装置９０は 書込信号をメモリ８０にアサートし、これによってバイト値が記憶される。シフ トレジスタ１００におけるあらゆるバイトとポート信号とエラー状態信号とがメ モリ８０へ書込まれるまで、制御装置９０は選択信号および書込信号をアサート し続ける。 関連したエラーを有するデータパケットのエラー統計が一旦メモリ８０に記憶 されると、マイクロプロセッサ２０はメモリ８０に記憶されたエラー統計を適宜 読取りできる。マイクロプロセッサ２０はマイクロプロセッサインタフェース６ ０を経てエラー統計を読取る。マイクロプロセッサ２０はエラー統計にアクセス するために読取信号をアサートする。メモリ８０がアクセスに利用可能なエラー 統計を含むことを示すために、制御装置９０がマイクロプロセッサ２０に状態フ ラグをアサートすることも可能である。こ の発明の好ましい実施例に従って、マイクロプロセッサ２０は、エラーのために 多量のデータパケットを急速に処理する課題で過剰に負担をかけられているので はなく、メモリ８０に記憶されているエラーでデータパケットに対するエラー統 計を読取るだけである。 この発明は好ましい実施例に関して説明されているが、多様な変化、変更およ び均等物はこの発明から逸脱せずに行なわれ得ることが当業者には明らかである 。したがって、上の説明は、添付の請求の範囲によって規定されるこの発明の範 疇を限定するものとしてみなされないべきである。

Claims (1)

1. 【特許請求の範囲】 １．データパケットを受取るためのソースポートを有し、かつ、データパケット の一部を含むデータ信号と、ソースポートのポート番号を識別するポート信号と 、データパケットがエラー条件を含むときを示すエラー信号とを発生する管理中 継器において、データパケットのエラー統計を選択的に記憶するための回路であ って、 データ信号およびエラーコードを受取り、前記一部のビットと前記エラーコー ドとを、その出力から転送するためのフォーマットに配列するためのデータフォ ーマッタと、 前記データフォーマッタの前記出力に結合され、前記一部および前記エラーコ ードを転送時に記憶するためのメモリと、 前記データフォーマッタおよび前記メモリの記憶装置に結合され、かつエラー 信号のアサートに応答して、前記一部および前記エラーコードを前記データフォ ーマッタの前記出力から前記メモリに同期して転送かつ書込するための制御装置 とを含む、回路。 ２．前記データフォーマッタはポート番号のビットを前記フォーマットに配列し 、前記制御装置はポート番号を前記メモリに転送かつ書込する、請求項１に記載 の回路。 ３．前記メモリは先入先出メモリを含む、請求項１に記載の回路。 ４．前記メモリはランダムアクセスメモリを含む、請求項 １に記載の回路。 ５．前記メモリに結合され、前記メモリにアクセスするためのマイクロプロセッ サインタフェースと、 前記マイクロプロセッサインタフェースに結合され、前記メモリにおける前記 一部および前記エラーコードからデータパケットのエラー統計を読取るためのマ イクロプロセッサとをさらに含む、請求項１に記載の回路。 ６．前記制御装置は前記マイクロプロセッサにも結合され、さらにメモリ状態信 号をアサートして、前記メモリにおける前記一部および前記エラーコードがアク セスのために利用可能であるということを前記マイクロプロセッサと通信する、 請求項５に記載の回路。 ７．前記一部はデータパケットのソースアドレスフィールドを含む、請求項１に 記載の回路。 ８．管理中継器は、前記一部を識別するためのシフト信号と、データパケットに 関連したエラー条件を識別するエラ一状態信号と、データパケットの終わりを示 すパケット終わり信号とをさらに含み、 前記データフォーマッタはデータ信号、ポート信号、および前記エラー状態信 号を受取り、前記一部のビットとエラー条件とを前記データフォーマッタの出力 から転送するためのフォーマットに配列し、 前記メモリは前記データフォーマッタの前記出力に結合され、前記一部および エラー条件を転送時に記憶し、 前記制御装置は前記一部およびエラー条件を前記データフォーマッタの前記出 力から前記メモリに同期して転送かつ書込し、前記制御装置はパケット終わり信 号およびエラー信号の同時のアサートに応答して転送を開始する、請求項１に記 載の回路。 ９．前記制御装置はパケット終わり信号およびエラー信号の同時のアサートに応 答して、一連の選択信号と一連の書込信号とを同期してアサートし、 前記データフォーマッタは、 転送するための前記一部を含むまで、データ信号を受取り、かつ直列ビットス トリームを並列ビットストリームへ変換するためのシフトレジスタを含み、前記 シフトレジスタはシフト信号のデアサートに応答してロックし、さらに、 前記一部を受取るための前記シフトレジスタに結合された第１の入力と、ポー ト番号を受取るための第２の入力と、エラー条件を受取るための第３の入力と、 前記制御装置に結合された選択入力とを有するマルチプレクサを含み、前記マル チプレクサは前記選択入力で前記一連の選択信号に応答して、前記一部、ポート 番号、およびエラー条件を前記マルチプレクサの出力から前記メモリに増分的に 転送し、 前記データフォーマッタの前記出力は前記マルチプレクサの前記出力を含み、 前記メモリは前記マルチプレクサの前記出力と前記制御装置とに結合され、前 記制御装置からの前記一連の書込信 号に応答して、前記一部、ポート番号、およびエラー条件を記憶する、請求項８ に記載の回路。 １０．ソースポートでデータパケットを受取るための中継器を含むネットワーク において、データパケットのエラー統計を選択的に記憶するための改善された管 理回路であって、 中継器に結合され、データパケットを処理して、データパケットの一部を含む データ信号と、ソースポートのポート番号を識別するポート信号と、データパケ ットに関連したエラー条件を識別するエラー状態信号と、データパケットの終わ りを示すパケット終わり信号と、データパケットが前記エラー条件を含むときを 示すエラー信号とを発生するための中継器フロントエンドと、 前記中継器フロントエンドに結合され、前記データ信号、前記ポート信号、お よび前記エラー状態信号を受取り、前記一部のビット、前記ポート番号、および 前記エラー条件を、その出力から転送するために配列するためのデータフォーマ ッタと、 前記データフォーマッタの前記出力に結合され、前記一部、前記ポート番号、 および前記エラー条件を転送時に記憶するためのメモリと、 前記情報抽出器、前記データフォーマッタ、および前記メモリに結合され、前 記一部、前記ポート番号、および前記エラー条件を前記データフォーマッタの前 記出力から前 記メモリに同期して転送かつ書込するための制御装置とを含み、前記制御装置は 前記パケット終わり信号および前記エラー信号の同時のアサートに応答する、回 路。 １１．装置のソースポートで受取られたデータパケットと、データパケットの一 部を含むデータ信号と、ソースポートを識別するポート信号と、データパケット がエラー条件を含むときを示すエラー信号とを有するネットワークにおいて、デ ータパケットのエラー統計を選択的に記憶するための方法であって、 データ信号およびエラー状態信号を受取るステップと、 前記一部のビットと前記エラー状態信号とを転送するためのフォーマットに配 列するステップと、 前記一部および前記エラー状態信号を転送して記憶するために選択するステッ プとを含み、前記選択するステップはエラー信号のアサートに応答し、さらに、 前記一部および前記エラー状態信号を転送時に記憶するステップを含む、方法 。 １２．装置からポート番号のビットを受取り、かつ配列するステップと、 前記一部および前記エラー状態信号とともにポート番号を記憶するステップと をさらに含む、請求項１１に記載のエラー統計記憶方法。