JPH0950384A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 ＲＯＭに格納された命令コードに対応した機
能信号がインストラクションデコーダで正しく生成され
ているかどうかをテストすることが可能なマイクロコン
ピュータを得る。 【解決手段】 テストモード制御回路２２からの制御信
号によってプログラムカウンタ２をインクリメントし、
それが発生するアドレス信号でＲＯＭ４のアドレス指定
を行って、読み出された命令コードを命令コードバッフ
ァ２５に保持させるとともに、当該命令コードをデコー
ドしたインストラクションデコーダ７の出力を、機能信
号エンコーダ２６でそれに対応する命令コードにエンコ
ードし、コンペア回路２８においてそれと命令コードバ
ッファの内容との一致検出を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、読み出し専用メ
モリ（以下、ＲＯＭという）を内蔵し、最終ユーザが使
用する実使用モード（以下、シングルチップモードとい
う）、およびその製造課程でのテストを行うためのモー
ド（以下、テストモードという）を備えたマイクロコン
ピュータに関するものである。

【０００２】

【従来の技術】図１１は従来の代表的なスプリット・メ
モリ・アーキテクチャのマイクロコンピュータの構成を
示すブロック図であり、この図１１には１つの半導体基
板上に構成された、いわゆるシングルチップマイクロコ
ンピュータが示されている。図において、１は当該マイ
クロコンピュータであり、２はそのプログラムカウン
タ、３はプログラムカウンタ２より出力されるアドレス
信号である。４は命令コードが格納され、このアドレス
信号３によってアドレス指定が行われてアクセスされる
ＲＯＭであり、５はこのＲＯＭ４より命令コードを読み
出すＲＯＭ読み出し回路、６はＲＯＭ読み出し回路５か
らのＲＯＭ読み出し回路出力である。７はこのＲＯＭ読
み出し回路出力６をデコードするインストラクションデ
コーダであり、８はこのインストラクションデコーダ７
より出力される機能信号である。９はこの機能信号８に
従って所定の制御処理を実行する、アキュムレータ、Ａ
ＬＵ（算術演算ユニット）等による中央処理装置であ
り、１０は入出力端子、タイマ等による周辺装置、１１
はこの周辺装置１０の外部入出力である。

【０００３】また、１２はＲＯＭ４の内容を読み出して
そのテストを行うＲＯＭ読み出しテスト回路であり、１
３はこのＲＯＭ読み出しテスト回路１２からプログラム
カウンタ２へ送られるプログラムカウンタ制御信号、１
４は当該ＲＯＭ読み出しテスト時におけるＲＯＭ読み出
し回路５からのＲＯＭ読み出し回路出力である。１５は
外部よりＲＯＭ読み出しテスト回路１２に入力される外
部入力制御信号であり、１６はＲＯＭ読み出しテスト回
路１６より外部に出力されるＲＯＭ内容テスト信号であ
る。１７は中央処理装置９および周辺装置１０の内部機
能の正常性をテストする内部機能テスト回路であり、１
８は外部よりこの内部機能テスト回路１７を介してイン
ストラクションデコーダ７に入力される外部入力命令コ
ード信号、１９は当該内部機能テスト時における中央処
理装置９からの中央処理装置出力である。２０は外部よ
り内部機能テスト回路１７に入力される外部入力制御信
号であり、２１は内部機能テスト回路１７より外部に出
力される内部機能テスト信号である。

【０００４】次に動作について説明する。通常、マイク
ロコンピュータ１は最終ユーザが使用するシングルチッ
プモードと、その製造課程でのテストを行うためのテス
トモードとを備えている。このテストモードには、内蔵
されたＲＯＭ４の内容を読み出して、ＲＯＭ４の内容に
誤りがないかどうかをテストするためのＲＯＭ読み出し
テストモード（以下、テスト１モードという）と、マイ
クロコンピュータ１の外部より命令コードを入力し、そ
の命令コードをインストラクションデコーダ７でデコー
ドし、命令コードに対応した機能信号にて中央処理装置
９および周辺装置１０の内部機能が正常であるか否かの
テストを行う内部機能テストモード（以下、テスト２モ
ードという）がある。なお、それぞれのテストモードを
制御するためのテスト回路として、ＲＯＭ読み出しテス
ト回路１２と内部機能テスト回路１７とが備えられてい
る。

【０００５】以下に、それぞれのモードでの動作につい
て説明する。まず、シングルチップモードでの動作は、
プログラムカウンタ２の発生するアドレス信号３でＲＯ
Ｍ４のアドレス指定が行われ、ＲＯＭ４に格納されてい
た命令コードがＲＯＭ読み出し回路５によって読み出さ
れる。読み出された命令コードはＲＯＭ読み出し回路出
力６としてインストラクションデコーダ７に入力され、
そこで当該命令コードに対応した機能信号８にデコード
されて中央処理装置９、周辺装置１０、およびプログラ
ムカウンタ２に出力される。このインストラクションデ
コーダ７の出力する機能信号８に従って中央処理装置
９、周辺装置１０、およびプログラムカウンタ２が動作
し、当該マイクロコンピュータ１の所定の制御処理が実
行される。

【０００６】次に、テスト１モードでの動作について説
明する。まず、ＲＯＭ読み出しテスト回路１２がプログ
ラムカウンタ制御信号１３を発生してプログラムカウン
タ２を制御し、プログラムカウンタ２を０から最上位桁
までインクリメントする。そのときプログラムカウンタ
２より出力されるアドレス信号３によりＲＯＭ４のアド
レス指定が行われ、ＲＯＭ４に格納されている命令コー
ドがＲＯＭ読み出し回路５によって順番に読み出され
る。読み出された命令コードはＲＯＭ読み出しテスト時
のＲＯＭ読み出し回路５の出力１４としてＲＯＭ読み出
しテスト回路１２へと送られ、ＲＯＭ読み出しテスト回
路１２はそれをＲＯＭ内容テスト信号１６としてマイク
ロコンピュータ１の外部へと出力する。そして、このＲ
ＯＭ内容テスト信号１６として外部に出力された命令コ
ードが、ＲＯＭ４に格納されていたものと相違ないこと
を検証するテストが、マイクロコンピュータ１の外部に
て行われる。なお、ＲＯＭ読み出しテスト回路１２に入
力される外部入力制御信号１５は状態設定を行うための
ものである。また、このテスト１モードではインストラ
クションデコーダ７に対する入力はなにも行われず、従
って、中央処理装置９および周辺装置１０が動作するこ
とはない。

【０００７】次に、テスト２モードでの動作について説
明する。まず、マイクロコンピュータ１の外部より外部
入力命令コード信号１８を入力し、これをインストラク
ションデコーダ７でデコードする。この外部入力命令コ
ード信号１８をデコードして得られた機能信号８によ
り、中央処理装置９、周辺装置１０、およびプログラム
カウンタ２を制御し、そのときの中央処理装置９の出力
１９が内部機能テスト回路１７に送られる。内部機能テ
スト回路１７はこの中央処理装置出力１９およびプログ
ラムカウンタ２からのアドレス信号３を、内部機能テス
ト信号２１として当該マイクロコンピュータ１の外部に
出力し、それによってこのマイクロコンピュータ１が所
定の機能、動作を実現しているか否かのテストが行われ
る。なお、このテスト２モードにて内部機能テスト回路
１７に入力される外部入力制御信号２０は状態設定を行
うためのものである。また、このテスト２モードではＲ
ＯＭ４の読み出しは行われない。

【０００８】なお、このような従来のマイクロコンピュ
ータに関連した技術の記載がある文献としては、例えば
特開昭６３−２３１５３９号公報、さらには特開昭６３
−２４５５３１号公報、特開昭６４−１５８３５号公報
などがある。

【０００９】

【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、そのテスト
１モードでは、シングルチップモードにおける動作のよ
うに、ＲＯＭ４に格納された命令コードを読み出してイ
ンストラクションデコーダ７でデコードを行ってはおら
ず、ＲＯＭ４に格納された命令コードに対応した機能信
号８が生成されているか否かのテストが行われていない
という課題があった。

【００１０】また、シングルチップモードにおいては、
インストラクションデコーダ７から出力された機能信号
８が、ＲＯＭ４から読み出された命令コードに対応した
ものではなく、ノイズ等による誤動作によるものであっ
た場合に、それを検出することができないという課題も
あった。

【００１１】この発明は上記のような課題を解決するた
めになされたものであり、第１の目的は、ＲＯＭに格納
された命令コードに対応した機能信号が正しくインスト
ラクションデコーダで生成されていることをテストする
ことのできるマイクロコンピュータを得ることにある。

【００１２】また、第２の目的は、シングルチップモー
ドにおいてインストラクションデコーダによって生成さ
れた信号が、ＲＯＭから読み出された命令コードに対応
したものであるか否を監視できるマイクロコンピュータ
を得ることにある。

【００１３】

【課題を解決するための手段】請求項１の発明に係るマ
イクロコンピュータは、テストモード制御回路よりプロ
グラムカウンタを０から最上位桁までインクリメントす
るための制御信号を発生させて、その制御信号に基づい
てプログラムカウンタが発生するアドレス信号にてＲＯ
Ｍのアドレス指定を行い、読み出された命令コードを命
令コードバッファに格納して保持させるとともに、その
命令コードをデコードしたインストラクションデコーダ
の出力する機能信号を、機能信号エンコーダでそれに対
応する命令コードにエンコードし、コンペア回路にてそ
れを命令コードバッファに保持されている命令コードと
を比較するようにしたものである。

【００１４】請求項２の発明に係るマイクロコンピュー
タは、ＲＯＭ読み出しテスト回路よりプログラムカウン
タを０から最上位桁までインクリメントするためのプロ
グラムカウンタ制御信号を発生させてＲＯＭのアドレス
指定を行い、読み出された命令コードをデコードしたイ
ンストラクションデコーダの出力する機能信号を、機能
信号エンコーダでそれに対応する命令コードにエンコー
ドし、その機能信号エンコーダ出力をＲＯＭ読み出しテ
スト回路より、ＲＯＭ内容テスト信号として外部へ出力
することによって、それがＲＯＭに格納されていた命令
コードと相違ないことをテストするようにしたものであ
る。

【００１５】請求項３の発明に係るマイクロコンピュー
タは、ＲＯＭより読み出された命令コードを命令コード
バッファに格納して保持させるとともに、その命令コー
ドをデコードしたインストラクションデコーダの出力す
る機能信号を機能信号エンコーダでそれに対応する命令
コードにエンコードし、コンペア回路にてそれを命令コ
ードバッファに保持されている命令コードとを比較し
て、両者が一致した場合にのみ、インストラクションデ
コーダが出力したものと同一内容の機能信号を出力し
て、その機能信号に基づいて所定の制御処理を実行する
ようにしたものである。

【００１６】請求項４の発明に係るマイクロコンピュー
タは、機能信号エンコーダの出力と命令コードバッファ
の保持命令コードとの比較結果が不一致であった場合、
同一のアドレスを指定することによりＲＯＭを再アクセ
スして同様の比較を繰り返して行い、再アクセスの回数
があらかじめ設定された回数に達しても両者の比較結果
が不一致であった場合に、異常検出時の処理を開始する
ようにしたものである。

【００１７】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータの構成を示すブロック図であり、図
において、１はマイクロコンピュータ、２はプログラム
カウンタ、３はアドレス信号、４はＲＯＭ（読み出し専
用メモリ）、５はＲＯＭ読み出し回路、６はＲＯＭ読み
出し回路出力、７はインストラクションデコーダ、８は
機能信号、９は中央処理装置、１０は周辺装置、１１は
外部入出力、１２はＲＯＭ読み出しテスト回路（読み出
し専用メモリ読み出しテスト回路）、１３はプログラム
カウンタ制御信号、１４はテスト１モード時のＲＯＭ読
み出し回路出力、１５はＲＯＭ読み出しテスト回路への
外部入力制御信号、１６はＲＯＭ内容テスト信号、１７
は内部機能テスト回路、１８は外部入力命令コード信
号、１９はテスト２モード時の中央処理装置出力、２０
は内部機能テスト信号、２１は内部機能テスト回路の外
部出力信号であり、これらは、図１１に同一符号を付し
て示した従来のそれらのものと同一、もしくは相当部分
であるため、詳細な説明は省略する。

【００１８】また、２２はＲＯＭ４に格納された命令コ
ードに対応した機能信号８が、インストラクションデコ
ーダ７で正しく生成されているかどうかをテストするテ
ストモード（以下、テスト３モードという）の制御を行
うテストモード制御回路であり、２３は外部よりこのテ
ストモード制御回路２２に入力される外部入力制御信
号、２４はこのテストモード制御回路２２より出力され
る制御信号である。２５はＲＯＭ読み出し回路５によっ
てＲＯＭ４から読み出された命令コードが格納され、そ
れを一時的に保持しておくための命令コードバッファで
ある。２６はインストラクションデコーダ７より出力さ
れた機能信号８をそれに対応した命令コードにエンコー
ドする機能信号エンコーダであり、２７はこの機能信号
エンコーダ２６より出力される機能信号エンコーダ出力
である。２８はこの機能信号エンコーダ出力２７と命令
コードバッファ２５内に保持されている命令コードとの
比較を行うコンペア回路であり、２９はこのコンペア回
路２８が両者の不一致を検出した場合に出力する不一致
検出信号である。

【００１９】次に動作について説明する。なお、シング
ルチップモード、テスト１モード、およびテスト２モー
ドでの動作については、従来の場合と同様であるためそ
の説明は省略する。テスト３モードでは、テストモード
制御回路２２が発生する制御信号２４によってプログラ
ムカウンタ２が制御され、プログラムカウンタ２は０か
ら最上位桁までインクリメントする。このプログラムカ
ウンタ２によるアドレス信号３によりＲＯＭ４のアドレ
ス指定が行われ、ＲＯＭ４に格納されている命令コード
がＲＯＭ読み出し回路５によって順番に読み出される。
読み出された命令コードはＲＯＭ読み出し回路出力６と
して命令コードバッファ２５とインストラクションデコ
ーダ７とに送られる。命令コードバッファ２５に送られ
た命令コードは命令コードバッファ２５に格納されて保
持される。

【００２０】一方、インストラクションデコーダ７に入
力された命令コードは、インストラクションデコーダ７
においてその命令コードに対応した機能信号８にデコー
ドされ、機能信号エンコーダ２６に出力される。機能信
号エンコーダ２６では入力された機能信号８をエンコー
ドしてその機能信号８に対応した命令コードを生成し、
それを機能信号エンコーダ出力２７としてコンペア回路
２８に出力する。コンペア回路２８はこの機能信号エン
コーダ出力２７と、命令コードバッファ２５に保持され
ている命令コードとを比較する。この比較の結果、両者
が一致した場合には、プログラムカウンタ２を１歩進め
て次のアドレス信号３を発生させ、当該アドレスにおけ
るＲＯＭ４の内容についても同様の処理を行う。また、
不一致となった場合にはコンペア回路２８より不一致検
出信号２９を当該マイクロコンピュータ１の外部へと出
力し、ＲＯＭ４に格納された命令コードに対応した機能
信号８が正しく生成されていないことを通報する。

【００２１】このように、従来のテストモードではテス
トすることができなかった、ＲＯＭ４に格納された命令
コードに対応した機能信号８が生成されているかどうか
のテストを行うことが可能となる。

【００２２】実施の形態２．図２はこの発明の実施の形
態２によるマイクロコンピュータの構成を示すブロック
図であり、相当部分には図１と同一符号を付してその説
明を省略する。図において、３０はコンペア回路２８で
の比較によって不一致が検出された場合に、命令コード
バッファ２５よりマイクロコンピュータ１の外部に出力
される外部出力である。

【００２３】次に動作について説明する。この実施の形
態２においても、ＲＯＭ４のアドレス指定からコンペア
回路２８での命令コードバッファ２５の内容と機能信号
エンコーダ出力２７との比較までの動作は、実施の形態
１の場合と同一である。コンペア回路２８での両者の比
較の結果、不一致が検出されると、コンペア回路２８は
不一致検出信号２９を外部にではなく、マイクロコンピ
ュータ１内の命令コードバッファ２５に出力する。この
不一致検出信号２９を受けた命令コードバッファ２５は
その時保持している命令コードを外部出力３０としてマ
イクロコンピュータ１の外部へ出力する。

【００２４】このように、コンペア回路２８で不一致が
検出されたとき、命令コードバッファ２５に保持されて
いる命令コードが外部に出力されるので、ＲＯＭ４に格
納された命令コードとそれに対応した機能信号８とが不
一致となったときの、当該命令コードの内容を把握する
ことが可能となり、さらに、テスト１モードやテスト２
モードなどと併用することで、ＲＯＭ４に問題がある故
障であるのか、インストラクションデコーダ７に問題が
あるのかが判断できるため、故障箇所の特定を行ううえ
で非常に有効である。

【００２５】実施の形態３．図３はこの発明の実施の形
態３によるマイクロコンピュータの構成を示すブロック
図であり、相当部分には図１と同一符号を付してその説
明を省略する。図において、３１はプログラムカウンタ
２の発生するアドレス信号３をその都度保持するアドレ
スバッファであり、３２はコンペア回路２８での比較で
不一致が検出された場合に、このアドレスバッファ３１
よりマイクロコンピュータ１の外部に出力される外部出
力である。

【００２６】次に動作について説明する。この実施の形
態３においても、ＲＯＭ４のアドレス指定からコンペア
回路２８での命令コードバッファ２５の内容と機能信号
エンコーダ出力２７との比較までの動作は、実施の形態
１の場合と同一である。なお、そのとき、ＲＯＭ４のア
ドレス指定を行うためにプログラムカウンタ２が発生す
るアドレス信号３は、アドレスバッファ３１にも送られ
て格納され、一旦そこに保持される。一方、コンペア回
路２８で命令コードバッファ２５の内容と機能信号エン
コーダ出力２７とを比較した結果、両者の不一致が検出
されると、コンペア回路２８はマイクロコンピュータ１
の外部にではなく、内部のアドレスバッファ３１に対し
て不一致検出信号２９を出力する。この不一致検出信号
２９を受けたアドレスバッファ３１はそのとき保持して
いるアドレス信号を、外部出力３２としてマイクロコン
ピュータ１の外部へ出力する。

【００２７】このように、コンペア回路２８で不一致が
検出されたとき、アドレスバッファ３１に保持されてい
るアドレス信号が外部に出力されるので、ＲＯＭ４に格
納された命令コードとそれに対応した機能信号８とが不
一致となったときの、当該命令コードが格納されている
アドレスを把握することが可能となり、不一致の原因
が、プログラムカウンタ２によるＲＯＭ４のアドレス指
定の問題であった場合の故障箇所特定に非常に有効であ
る。

【００２８】実施の形態４．図４はこの発明の実施の形
態４によるマイクロコンピュータの構成を示すブロック
図であり、相当部分には図１と同一符号を付してその説
明を省略する。この実施の形態４は、テストモード制御
回路２２、命令コードバッファ２５、およびコンペア回
路２８を備えておらず、機能信号エンコーダ２６でエン
コードした機能信号エンコーダ出力２７をＲＯＭ読み出
しテスト回路１２に入力している点で、図１に示した実
施の形態１とは異なっている。

【００２９】次に動作について説明する。なお、この場
合もテスト３モードの動作についてのみ説明し、他のモ
ードの動作説明は割愛する。従来のテスト１モードの場
合と同様に、ＲＯＭ読み出しテスト回路１２の出力する
プログラムカウンタ制御信号１３によってプログラムカ
ウンタ２を制御して、プログラムカウンタ２を０から最
上位桁までインクリメントする。そのときプログラムカ
ウンタ２より出力されるアドレス信号３によりＲＯＭ４
のアドレス指定が行われ、ＲＯＭ４に格納されている命
令コードがＲＯＭ読み出し回路５にて順番に読み出され
る。読み出された命令コードはＲＯＭ読み出し回路出力
６としてインストラクションデコーダ７に入力され、そ
こでその命令コードに対応した機能信号８にデコードさ
れて出力される。このインストラクションデコーダ７よ
り出力された機能信号８は機能信号エンコーダ２６に入
力され、機能信号エンコーダ２６はその機能信号８をエ
ンコードして、当該機能信号８に対応した命令コードを
生成する。生成された命令コードは機能信号エンコーダ
出力２７としてＲＯＭ読み出しテスト回路１２に送ら
れ、ＲＯＭ読み出しテスト回路１２よりＲＯＭ内容テス
ト信号１６として、マイクロコンピュータ１の外部へと
出力される。そして、このＲＯＭ内容テスト信号１６と
して外部に出力された命令コードがＲＯＭ４に格納され
ているものと相違ないものであることを検証するテスト
のために供される。

【００３０】このように、従来のＲＯＭ読み出しテスト
と同じ方法により、ＲＯＭ４に格納された命令コードに
対応した機能信号８がインストラクションデコーダ７で
生成されているかどうかのテストを行うことが可能とな
るため、ＲＯＭ４とインストラクションデコーダ７との
間の故障検出が容易となり、さらに、機能信号エンコー
ダ２６を追加するだけの、少量の回路追加のみでそれを
実現することも可能となる。

【００３１】実施の形態５．図５はこの発明の実施の形
態５によるマイクロコンピュータの構成を示すブロック
図であり、相当部分には図１と同一符号を付してその説
明を省略する。図において、８ａは一致検出時にコンペ
ア回路２８よりプログラムカウンタ２、中央処理装置
９、周辺装置１０などに出力される機能信号であり、そ
の内容はテスト時に機能信号エンコーダ２６に入力され
た機能信号８と同一のものである。また、３３は不一致
検出時にコンペア回路２８よりプログラムカウンタ２、
ＲＯＭ読み出し回路５、インストラクションデコーダ
７、中央処理装置９、周辺装置１０などに出力される内
部リセット信号である。なお、インストラクションデコ
ーダ７の出力した機能信号８はプログラムカウンタ２、
中央処理装置９、周辺装置１０などに直接入力されては
おらず、コンペア回路２８は比較結果に応じてこれら機
能信号８ａおよび内部リセット信号３３を発生する点で
実施の形態１のそれとは異なっている。

【００３２】次に動作について説明する。ここで、この
実施の形態５によるマイクロコンピュータでは、シング
ルチップモードでの動作において、インストラクション
デコーダ７から出力された機能信号８がＲＯＭ４から読
み出された命令コードに真に対応したものであるかどう
かの監視が行われている。すなわち、この実施の形態５
でのシングルチップモード動作では、まずプログラムカ
ウンタ２より出力されるアドレス信号３でＲＯＭ４のア
ドレス指定が行われ、ＲＯＭ４の該当アドレスに格納さ
れた命令コードがＲＯＭ読み出し回路５によって読み出
される。次に読み出された命令コードはＲＯＭ読み出し
回路出力６としてインストラクションデコーダ７と命令
コードバッファ２５に出力される。インストラクション
デコーダ７では入力された命令コードのデコードを行
い、その命令コードに対応した機能信号８を出力する。
出力された機能信号８は機能信号エンコーダ２６にのみ
入力される。機能信号エンコーダ２６はこの機能信号８
をエンコードしてそれ対応した命令コードを生成し、そ
れを機能信号エンコーダ出力２７としてコンペア回路２
８に出力する。

【００３３】コンペア回路２８はこの機能信号エンコー
ダ出力２７を、命令コードバッファ２５が保持している
命令コードと比較する。この比較の結果、両者が一致し
た場合、コンペア回路２８は機能信号エンコーダ２６に
入力された機能信号８と同一内容の機能信号８ａを中央
処理装置９、周辺処理装置１０に出力する。一方、比較
結果が不一致となった場合には、コンペア回路２８はプ
ログラムカウンタ２、ＲＯＭ読み出し回路５、インスト
ラクションデコーダ７、中央処理装置９、周辺装置１０
などに内部リセット信号３３を出力し、当該マイクロコ
ンピュータ１内部のすべての機能を初期化する。

【００３４】このように、マイクロコンピュータ１のシ
ングルチップモード動作時に、ＲＯＭ４より読み出され
た命令コードに対応した機能信号が間違いなく生成され
ているかどうかを監視することができ、ノイズ等に起因
する誤動作によって異常な機能信号が出力されたことが
検出された場合には、直ちにマイクロコンピュータ１の
内部機能が初期化され、フェイルセーフを実現すること
ができる。

【００３５】実施の形態６．図６はこの発明の実施の形
態６によるマイクロコンピュータの構成を示すブロック
図であり、相当部分には図５と同一符号を付してその説
明を省略する。この実施の形態６は、不一致検出時にプ
ログラムカウンタ２、ＲＯＭ読み出し回路５、インスト
ラクションデコーダ７、中央処理装置９、周辺装置１０
などに出力される内部リセット信号３３に代えて、不一
致検出信号２９をコンペア回路２８よりマイクロコンピ
ュータ１の外部に出力している点で、図５に示した実施
の形態５とは異なっている。

【００３６】次に動作について説明する。ここで、ＲＯ
Ｍ４のアドレス指定から、コンペア回路２８での機能信
号エンコーダ出力２７と命令コードバッファ２５が保持
している命令コードとの比較までの動作は、実施の形態
５で説明したものと同様である。この実施の形態６にお
いては、コンペア回路２８での比較の結果、両者の不一
致が検出された場合、プログラムカウンタ２、ＲＯＭ読
み出し回路５、インストラクションデコーダ７、中央処
理装置９、周辺装置１０などに内部リセット信号３３を
出力して、当該マイクロコンピュータ１内部の全機能を
初期化する代わりに、不一致検出信号２９をマイクロコ
ンピュータ１の外部へ出力している。これにより、異常
発生時の処理を外部で行うことが可能となる。

【００３７】このように、マイクロコンピュータ１のシ
ングルチップモード動作時に、ＲＯＭ４より読み出され
た命令コードに対応した機能信号が間違いなく生成され
ているかどうかを監視することができ、異常発生時には
その処理を外部において行うことが可能となる。

【００３８】実施の形態７．図７はこの発明の実施の形
態７によるマイクロコンピュータの構成を示すブロック
図であり、相当部分には図５と同一符号を付してその説
明を省略する。この実施の形態７は、不一致検出時にプ
ログラムカウンタ２、ＲＯＭ読み出し回路５、インスト
ラクションデコーダ７、中央処理装置９、周辺装置１０
などに出力される内部リセット信号３３に代えて、ベク
タ割り込み発生信号３４をコンペア回路２８よりプログ
ラムカウンタ２に出力している点で、図５に示した実施
の形態５とは異なっている。なお、このベクタ割り込み
発生信号３４は、プログラムカウンタ２を強制的に割り
込み番地に書き換えて、ベクタ割り込みを発生させるた
めのものである。

【００３９】次に動作について説明する。ここで、ＲＯ
Ｍ４のアドレス指定から、コンペア回路２８による機能
信号エンコーダ出力２７と命令コードバッファ２５が保
持している命令コードとの比較までの動作は、実施の形
態５で説明したものと同一である。この実施の形態７に
おいては、コンペア回路２８での比較の結果、両者の不
一致が検出された場合、プログラムカウンタ２、ＲＯＭ
読み出し回路５、インストラクションデコーダ７、中央
処理装置９、周辺装置１０などに内部リセット信号３３
を出力して、当該マイクロコンピュータ１内部の全機能
を初期化する代わりに、コンペア回路２８はプログラム
カウンタ２に対してベクタ割り込み発生信号３４を出力
する。このベクタ割り込み信号３４を受けたプログラム
カウンタ２は、強制的に割り込み番地に書き換えられ、
それによってベクタ割り込みが発生する。ここで、この
割り込みベクタに、内部機能チェック等のフェイルセー
フ用の処理をプログラムしておけば、異常発生時にフェ
イルセーフ的な内部処理を実行することが可能となる。

【００４０】このように、マイクロコンピュータ１のシ
ングルチップモード動作時に、ＲＯＭ４より読み出され
た命令コードに対応した機能信号が間違いなく生成され
ているかどうかを監視することができ、異常発生時には
ベクタ割り込みが発生して、異常発生時のフェイルセー
フ的内部処理が可能となる。

【００４１】実施の形態８．図８はこの発明の実施の形
態８によるマイクロコンピュータの構成を示すブロック
図であり、相当部分には図５と同一符号を付してその説
明を省略する。図において、３５はコンペア回路２８で
不一致が検出された場合の、ＲＯＭ４の同一アドレスを
再アクセスする回数を設定するためのアクセス回数設定
ダウンカウンタで、その設定値はマイクロコンピュータ
１の中央処理装置９によって０からカウンタ最大値まで
の任意の値にプログラマブルに初期設定可能となってお
り、ＲＯＭ４の同一アドレスへのアクセスが再実行され
る度にその内容がデクリメントされるものである。３６
はこのアクセス回数設定ダウンカウンタ３５がアンダフ
ローした場合にセットされるアクセス終了フラグであ
る。

【００４２】次に動作について説明する。ここで、図９
はこの実施の形態８によるマイクロコンピュータ１の各
部の動作波形を示すタイミングチャートである。この図
９に示す例は、動作源クロックの３クロック分を１命令
実行サイクルとし、アクセス回数設定ダウンカウンタ３
５には“０１”が設定されている場合について示したも
のである。この実施の形態８でのシングルチップモード
動作において、プログラムカウンタ２より出力されるア
ドレス信号３によってＲＯＭ４のアドレス“００３”の
指定が行われ、ＲＯＭ４の該当アドレスに格納された命
令コード“ＡＢＣ”がＲＯＭ読み出し回路５によって読
み出される。この命令コードは命令コードバッファ２５
に格納されて保持されるとともに、インストラクション
デコーダ７にも入力されて、その命令コードに対応した
機能信号８にデコードされる。この機能信号８は機能信
号エンコーダ２６に入力されてそれに対応した命令コー
ドにエンコードされ、コンペア回路２８に送られる。コ
ンペア回路２８はコンペア実行信号に従って、この機能
信号エンコーダ出力２７と命令コードバッファ２５が保
持している命令コードとを比較する。その比較の結果、
両者の不一致が検出された場合、コンペア回路２８は不
一致検出信号を発生する。

【００４３】不一致検出信号が発生すると、動作源クロ
ックの立ち下がりに同期してアクセス回数設定ダウンカ
ウンタ３５の内容は“０１”から“００”にデクリメン
トされるとともに、動作源クロックの次の立ち上がりに
同期してＲＯＭ４の同一のアドレス“００３”が再度指
定される。従って、次の命令実行サイクルでも命令コー
ド“ＡＢＣ”がＲＯＭ４より読み出され、コンペア回路
２８によって同様の比較動作が実行される。その結果、
再度両者の不一致が検出されて、コンペア回路２８から
不一致検出信号が発生すると、アクセス回数設定ダウン
カウンタ３５は“００”からさらにデクリメントされて
アンダフローする。このアクセス回数設定ダウンカウン
タ３５のアンダフローによってアクセス終了フラグ３６
がセットされる。このアクセス終了フラグ３６がセット
されると、ＲＯＭ４の同一アドレスに対する再アクセス
は行わず、実施の形態５、実施の形態６、または実施の
形態７において説明した異常検出時の処理を実行する。

【００４４】このように、マイクロコンピュータ１のシ
ングルチップモード動作時に、ＲＯＭ４より読み出され
た命令コードに対応した機能信号が間違いなく生成され
ているかどうかを監視でき、また、異常を検出した場合
でも、再度同一アドレスの命令コードを再アクセスし
て、その比較結果が一致したならばそれまでの処理を継
続するため、内部処理に支障をきたさないレベルの、ノ
イズ等による誤動作に対するフェイルセーフ処理が可能
になる。

【００４５】実施の形態９．図１０はこの発明の実施の
形態９によるマイクロコンピュータの構成を示すブロッ
ク図であり、相当部分には図８と同一符号を付してその
説明を省略する。図において、３７はアクセス回数設定
ダウンカウンタ３５に初期設定される設定値が入力され
るデータ設定用外部端子である。この実施の形態９は、
アクセス回数設定ダウンカウンタ３５の設定が中央処理
装置９からプログラマブルに行われるものではなく、マ
イクロコンピュータ１の外部からこのデータ設定用外部
端子３７を介して初期データが設定される点で、図８に
示したものとは異なっている。

【００４６】次に動作について説明する。まず、コンペ
ア回路２８で不一致を検出した場合にＲＯＭ４の同一ア
ドレスを再アクセスする回数が、０からカウンタ最大値
までの範囲でデータ設定用外部端子３７よりアクセス回
数設定ダウンカウンタ３５に設定される。なお、それ以
降の動作は実施の形態８の場合と同様に、コンペア回路
２８で不一致が検出されるとＲＯＭ４の再アクセスを行
い、アクセス回数設定ダウンカウンタ３５に設定された
回数だけＲＯＭ４の再アクセスを繰り返しても、コンペ
ア回路２８の比較結果が不一致であればアクセス終了フ
ラグ３６をセットして、実施の形態５〜７において説明
した異常検出時の処理を実行する。

【００４７】このように、マイクロコンピュータ１のシ
ングルチップモード動作時に、ＲＯＭ４より読み出され
た命令コードに対応した機能信号が間違いなく生成され
ているかどうかを監視でき、異常を検出した場合でも、
設定した回数以内の再アクセスで比較結果が一致したな
らば処理を継続するため、内部処理に支障をきたさない
レベルのノイズ等による誤動作に対するフェイルセーフ
処理が可能になり、その再アクセスの回数も、マイクロ
コンピュータ１の外部より任意に設定することが可能と
なる。

【００４８】

【発明の効果】以上のように、請求項１の発明によれ
ば、テストモード制御回路からの制御信号で、０から最
上位桁までインクリメントされるプログラムカウンタが
発生するアドレス信号によってＲＯＭのアドレス指定を
行い、そのＲＯＭから読み出された命令コードを命令コ
ードバッファに保持させるとともに、当該命令コードを
デコードしたインストラクションデコーダの出力する機
能信号を、機能信号エンコーダによってそれに対応する
命令コードにエンコードし、この機能信号エンコーダの
出力と命令コードバッファの内容との一致をコンペア回
路によって検出するように構成したので、従来のテスト
モードではテストすることができなかった、ＲＯＭに格
納された命令コードに対応した機能信号が、インストラ
クションデコーダによって正しく生成されているかどう
かのテストを行うことが可能なマイクロコンピュータが
得られる効果がある。

【００４９】請求項２の発明によれば、ＲＯＭ読み出し
テスト回路よりプログラムカウンタ制御信号を発生させ
ることによって、プログラムカウンタを０から最上位桁
までインクリメントしてＲＯＭのアドレス指定を行い、
それによって読み出された命令コードをデコードしたイ
ンストラクションデコーダより出力される機能信号を、
機能信号エンコーダによってそれに対応する命令コード
にエンコードし、この機能信号エンコーダの出力をＲＯ
Ｍ内容テスト信号としてＲＯＭ読み出しテスト回路より
外部へ出力し、それがＲＯＭに格納されているものと相
違ないことを確認するテストのために供するように構成
したので、従来のＲＯＭ読み出しテストと同様の方法に
より、ＲＯＭに格納された命令コードに対応した機能信
号がインストラクションデコーダで正しく生成されてい
るかどうかをテストすることが可能となるばかりか、従
来のＲＯＭ読み出しテスト回路に機能信号エンコーダを
追加するだけの、少ない回路の追加によってそれを実現
することができるため、経済的にも有利なマイクロコン
ピュータが得られる効果がある。

【００５０】請求項３の発明によれば、ＲＯＭより読み
出された命令コードを命令コードバッファに保持させ、
当該命令コードをデコードしたインストラクションデコ
ーダの出力する機能信号を、機能信号エンコーダによっ
てそれに対応する命令コードにエンコードして、その機
能信号エンコーダ出力と命令コードバッファの内容との
一致をコンペア回路において検出し、両者が一致したと
きにのみインストラクションデコーダが出力したものと
同一内容の機能信号を出力して、当該マイクロコンピュ
ータの所定の制御処理の実行のために供するように構成
したので、マイクロコンピュータがシングルチップモー
ドで動作しているときに、インストラクションデコーダ
から出力される機能信号を監視して、ノイズ等に起因す
る誤動作によって異常な機能信号が出力されるような場
合に、その異常な機能信号の出力を検出することがで
き、その異常な機能信号が検出された場合のフェイルセ
ーフ処理が可能なマイクロコンピュータが得られる効果
がある。

【００５１】請求項４の発明によれば、コンペア回路に
よる比較結果が不一致のときには同一アドレスを指定し
てＲＯＭの再アクセスを行い、同様の比較を繰り返し
て、規定回数だけ再アクセスを行って同様の比較を繰り
返しても両者の一致が検出されなかった場合に、異常検
出時の処理を実行するように構成したので、マイクロコ
ンピュータがシングルチップモードで動作しているとき
に不一致が検出されても、規定回数以内のＲＯＭの再ア
クセスで一致が検出されたならば所定の制御処理が継続
されるため、内部に支障をきたすことのないレベルの、
ノイズ等による誤動作に対するフェイルセーフ処理が可
能なマイクロコンピュータが得られる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１におけるマイクロコ
ンピュータの構成を示すブロック図である。

【図２】 この発明の実施の形態２におけるマイクロコ
ンピュータの構成を示すブロック図である。

【図３】 この発明の実施の形態３におけるマイクロコ
ンピュータの構成を示すブロック図である。

【図４】 この発明の実施の形態４におけるマイクロコ
ンピュータの構成を示すブロック図である。

【図５】 この発明の実施の形態５におけるマイクロコ
ンピュータの構成を示すブロック図である。

【図６】 この発明の実施の形態６におけるマイクロコ
ンピュータの構成を示すブロック図である。

【図７】 この発明の実施の形態７におけるマイクロコ
ンピュータの構成を示すブロック図である。

【図８】 この発明の実施の形態８におけるマイクロコ
ンピュータの構成を示すブロック図である。

【図９】 実施の形態８における各部の動作波形を示す
タイミングチャートである。

【図１０】 実施の形態９におけるマイクロコンピュー
タの構成を示すブロック図である。

【図１１】 従来のマイクロコンピュータの構成を示す
ブロック図である。

【符号の説明】

１ マイクロコンピュータ、２ プログラムカウンタ、
３ アドレス信号、４ＲＯＭ（読み出し専用メモリ）、
７ インストラクションデコーダ、８、８ａ機能信号、
１２ ＲＯＭ読み出しテスト回路（読み出し専用メモリ
読み出しテスト回路）、１３ プログラムカウンタ制御
信号、１６ ＲＯＭ内容テスト信号（読み出し専用メモ
リ内容テスト信号）、２２ テストモード制御回路、２
４制御信号、２５ 命令コードバッファ、２６ 機能信
号エンコーダ、２７ 機能信号エンコーダ出力、２８
コンペア回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 命令コードが格納され、プログラムカウ
   ンタからのアドレス信号によってアドレス指定が行われ
   る読み出し専用メモリを備え、前記読み出し専用メモリ
   より読み出された命令コードをインストラクションデコ
   ーダでデコードして、得られた機能信号に基づいて所定
   の制御処理を実行するマイクロコンピュータにおいて、
   前記プログラムカウンタを０から最上位桁までインクリ
   メントするための制御信号を発生するテストモード制御
   回路と、前記制御信号によって制御される前記プログラ
   ムカウンタからのアドレス信号に従って、前記読み出し
   専用メモリより読み出された命令コードが格納される命
   令コードバッファと、前記制御信号によって制御される
   前記プログラムカウンタからのアドレス信号に従って、
   前記読み出し専用メモリより読み出された命令コードを
   デコードした前記インストラクションデコーダの出力す
   る機能信号を、その機能信号に対応した命令コードにエ
   ンコードする機能信号エンコーダと、前記機能信号エン
   コーダの出力と前記命令コードバッファの内容とを比較
   するコンペア回路を有することを特徴とするマイクロコ
   ンピュータ。
2. 【請求項２】 命令コードが格納され、プログラムカウ
   ンタからのアドレス信号によってアドレス指定が行われ
   る読み出し専用メモリを備え、前記読み出し専用メモリ
   より読み出された命令コードをインストラクションデコ
   ーダでデコードして、得られた機能信号に基づいて所定
   の制御処理を実行するマイクロコンピュータにおいて、
   前記読み出し専用メモリより読み出された命令コードを
   デコードした前記インストラクションデコーダからの機
   能信号を、その機能信号に対応した命令コードにエンコ
   ードする機能信号エンコーダと、プログラムカウンタ制
   御信号を発生して前記プログラムカウンタを０から最上
   位桁までインクリメントし、前記読み出し専用メモリの
   アドレス指定を行って、そのとき前記機能信号エンコー
   ダより送られてくる機能信号エンコーダ出力を、それが
   読み出し専用メモリに格納されている命令コードと相違
   ないことをテストするための読み出し専用メモリ内容テ
   スト信号として出力する読み出し専用メモリ読み出しテ
   スト回路を有することを特徴とするマイクロコンピュー
   タ。
3. 【請求項３】 命令コードが格納され、プログラムカウ
   ンタからのアドレス信号によってアドレス指定が行われ
   る読み出し専用メモリを備え、前記読み出し専用メモリ
   より読み出された命令コードをインストラクションデコ
   ーダでデコードして、得られた機能信号に基づいて所定
   の制御処理を実行するマイクロコンピュータにおいて、
   前記読み出し専用メモリより読み出された命令コードが
   格納される命令コードバッファと、前記インストラクシ
   ョンデコーダが前記読み出し専用メモリより読み出され
   た命令コードをデコードして出力する機能信号を、その
   機能信号に対応した命令コードにエンコードする機能信
   号エンコーダと、前記機能信号エンコーダの出力と前記
   命令コードバッファの内容とを比較して、両者が一致し
   た場合にのみ、前記インストラクションデコーダが出力
   したものと同一内容の機能信号を出力するコンペア回路
   を設け、前記コンペア回路の出力する機能信号に基づい
   て所定の制御処理を実行することを特徴とするマイクロ
   コンピュータ。
4. 【請求項４】 前記コンペア回路において前記機能信号
   エンコーダの出力と前記命令コードバッファの内容との
   不一致が検出された場合に、同一のアドレスを指定して
   前記読み出し専用メモリの再アクセスを行い、それによ
   って得られた前記機能信号エンコーダの出力と前記命令
   コードバッファの内容との比較を再度実行し、あらかじ
   め設定された回数だけ前記再アクセスを行っても、前記
   コンペア回路の比較結果が不一致であれば、異常検出時
   の処理を実行することを特徴とする請求項３に記載のマ
   イクロコンピュータ。