JPH0947020A - Ｄｃ−ｄｃ変換器の突入電流制御回路 - Google Patents
Ｄｃ−ｄｃ変換器の突入電流制御回路Info
- Publication number
- JPH0947020A JPH0947020A JP18901795A JP18901795A JPH0947020A JP H0947020 A JPH0947020 A JP H0947020A JP 18901795 A JP18901795 A JP 18901795A JP 18901795 A JP18901795 A JP 18901795A JP H0947020 A JPH0947020 A JP H0947020A
- Authority
- JP
- Japan
- Prior art keywords
- control circuit
- switching
- winding
- switching element
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 ＥＭＩ対策のためにスイッチング周波数を低
く押さえた場合でも突入電流制御が確実に行える回路を
提供すること。 【解決手段】 センタータップが直流電源Ｖccと接続さ
れた一次巻線を有し、この一次巻線の一方の巻線Ｎ11の
コモン側に接続された第１のスイッチング素子Ｑ１と、
この一次巻線の他方の巻線Ｎ12のコモン側に接続された
第２のスイッチング素子Ｑ２と、これらスイッチング素
子をプッシュプル形式で駆動する制御回路１０と、セン
タータップが二次側コモンと接続された二次巻線Ｎ21,
Ｎ22と、この二次巻線の両端とそれぞれアノード端子が
接続されたダイオードＤ１，Ｄ２と、これらダイオード
のカソード端子が突き合わせて接続された出力コンデン
サＣを有するＤＣ−ＤＣ変換器において、前記制御回路
は、前記第１及び第２のスイッチング素子のスイッチン
グ動作開始時において、デューティー比を逐次増大させ
て前記出力コンデンサに充電してゆくことを特徴として
いる。
く押さえた場合でも突入電流制御が確実に行える回路を
提供すること。 【解決手段】 センタータップが直流電源Ｖccと接続さ
れた一次巻線を有し、この一次巻線の一方の巻線Ｎ11の
コモン側に接続された第１のスイッチング素子Ｑ１と、
この一次巻線の他方の巻線Ｎ12のコモン側に接続された
第２のスイッチング素子Ｑ２と、これらスイッチング素
子をプッシュプル形式で駆動する制御回路１０と、セン
タータップが二次側コモンと接続された二次巻線Ｎ21,
Ｎ22と、この二次巻線の両端とそれぞれアノード端子が
接続されたダイオードＤ１，Ｄ２と、これらダイオード
のカソード端子が突き合わせて接続された出力コンデン
サＣを有するＤＣ−ＤＣ変換器において、前記制御回路
は、前記第１及び第２のスイッチング素子のスイッチン
グ動作開始時において、デューティー比を逐次増大させ
て前記出力コンデンサに充電してゆくことを特徴として
いる。
Description
【０００１】
【産業上の利用分野】本発明はＤＣ−ＤＣ変換器の電源
投入時に発生する突入電流を制限する回路に掛り、特に
比較的低いスイッチング周波数に好適な改良に関する。
投入時に発生する突入電流を制限する回路に掛り、特に
比較的低いスイッチング周波数に好適な改良に関する。
【０００２】
【従来の技術】工業用の制御装置においては、アナログ
信号を絶縁して入力する装置としてＤＣ−ＤＣ変換器が
用いられている。このようなＤＣ−ＤＣ変換器として、
例えば本出願人の提案にかかる実開平２−１１８４８３
号公報に開示されているような回路が知られている。従
来は、電源投入時にトランスの二次側に設けられたコン
デンサを充電するために大電流の流れる現象（突入電
流）を防止するため、スイッチング電源をオンオフする
パルス数制御により、ソフトスタート機能を実現してい
た。
信号を絶縁して入力する装置としてＤＣ−ＤＣ変換器が
用いられている。このようなＤＣ−ＤＣ変換器として、
例えば本出願人の提案にかかる実開平２−１１８４８３
号公報に開示されているような回路が知られている。従
来は、電源投入時にトランスの二次側に設けられたコン
デンサを充電するために大電流の流れる現象（突入電
流）を防止するため、スイッチング電源をオンオフする
パルス数制御により、ソフトスタート機能を実現してい
た。
【０００３】
【発明が解決しようとする課題】しかし、このようなパ
ルス数制御によるソフトスタート機能を実現するには、
スイッチング周波数が例えば１ＭＨｚというように高周
波数が必要である。他方、スイッチング周波数が高くな
るとＥＭＩ（電磁ノイズ）対策のためのシールド材等が
必要となるので、トランス単体でもＥＭＩ対策に対処で
きるように、スイッチング周波数を低下させる場合があ
る。すると、今度はパルス数制御ではソフトスタート機
能が十分に発揮できなくなるという課題があった。本発
明はこのような課題を解決したもので、ＥＭＩ対策のた
めにスイッチング周波数を低く押さえた場合でも突入電
流制御が確実に行える回路を提供することを目的とす
る。
ルス数制御によるソフトスタート機能を実現するには、
スイッチング周波数が例えば１ＭＨｚというように高周
波数が必要である。他方、スイッチング周波数が高くな
るとＥＭＩ（電磁ノイズ）対策のためのシールド材等が
必要となるので、トランス単体でもＥＭＩ対策に対処で
きるように、スイッチング周波数を低下させる場合があ
る。すると、今度はパルス数制御ではソフトスタート機
能が十分に発揮できなくなるという課題があった。本発
明はこのような課題を解決したもので、ＥＭＩ対策のた
めにスイッチング周波数を低く押さえた場合でも突入電
流制御が確実に行える回路を提供することを目的とす
る。
【０００４】
【課題を解決するための手段】上記の目的を達成する本
発明は、センタータップが直流電源Ｖccと接続された一
次巻線を有し、この一次巻線の一方の巻線Ｎ11のコモン
側に接続された第１のスイッチング素子Ｑ１と、この一
次巻線の他方の巻線Ｎ12のコモン側に接続された第２の
スイッチング素子Ｑ２と、これらスイッチング素子をプ
ッシュプル形式で駆動する制御回路１０と、センタータ
ップが二次側コモンと接続された二次巻線Ｎ21,Ｎ
22と、この二次巻線の両端とそれぞれアノード端子が接
続されたダイオードＤ１，Ｄ２と、これらダイオードの
カソード端子が突き合わせて接続された出力コンデンサ
Ｃを有するＤＣ−ＤＣ変換器において、前記制御回路
は、前記第１及び第２のスイッチング素子のスイッチン
グ動作開始時において、デューティー比を逐次増大させ
て前記出力コンデンサに充電してゆくことを特徴として
いる。
発明は、センタータップが直流電源Ｖccと接続された一
次巻線を有し、この一次巻線の一方の巻線Ｎ11のコモン
側に接続された第１のスイッチング素子Ｑ１と、この一
次巻線の他方の巻線Ｎ12のコモン側に接続された第２の
スイッチング素子Ｑ２と、これらスイッチング素子をプ
ッシュプル形式で駆動する制御回路１０と、センタータ
ップが二次側コモンと接続された二次巻線Ｎ21,Ｎ
22と、この二次巻線の両端とそれぞれアノード端子が接
続されたダイオードＤ１，Ｄ２と、これらダイオードの
カソード端子が突き合わせて接続された出力コンデンサ
Ｃを有するＤＣ−ＤＣ変換器において、前記制御回路
は、前記第１及び第２のスイッチング素子のスイッチン
グ動作開始時において、デューティー比を逐次増大させ
て前記出力コンデンサに充電してゆくことを特徴として
いる。
【０００５】
【作用】本発明の構成によれば、起動時には出力コンデ
ンサに充電する必要があるため、第一及び第二のスイッ
チング素子のオンオフ制御をする制御回路に、デューテ
ィー比を逐次増大させる制御を実行させている。これに
より、出力コンデンサへの充電が緩慢に行われ、突入電
流の発生が防止される。従って、スイッチング周波数を
低くしても、突入電流の発生を防止できる。
ンサに充電する必要があるため、第一及び第二のスイッ
チング素子のオンオフ制御をする制御回路に、デューテ
ィー比を逐次増大させる制御を実行させている。これに
より、出力コンデンサへの充電が緩慢に行われ、突入電
流の発生が防止される。従って、スイッチング周波数を
低くしても、突入電流の発生を防止できる。
【０００６】
【実施例】以下図面を用いて、本発明を説明する。図１
は本発明の一実施例を示す回路図である。図において、
一次巻線Ｎ11,Ｎ12は、センタータップが直流電源Ｖcc
と接続されたもので、一方の巻線Ｎ11のコモン側は第１
のスイッチング素子Ｑ１と接続され、他方の巻線Ｎ12の
コモン側は第２のスイッチング素子Ｑ２接続されてい
る。これらスイッチング素子Ｑ１，Ｑ２としてはＦＥＴ
やトランジスタが用いられ、制御回路１０によりプッシ
ュプル形式で駆動される。二次巻線Ｎ21,Ｎ22は、セン
タータップが二次側コモンと接続されたもので、この二
次巻線の両端はそれぞれダイオードＤ１，Ｄ２のアノー
ド端子と接続されている。これらダイオードＤ１，Ｄ２
のカソード端子は突き合わせて出力コンデンサＣと接続
され、負荷に出力電圧Ｖoを出力している。
は本発明の一実施例を示す回路図である。図において、
一次巻線Ｎ11,Ｎ12は、センタータップが直流電源Ｖcc
と接続されたもので、一方の巻線Ｎ11のコモン側は第１
のスイッチング素子Ｑ１と接続され、他方の巻線Ｎ12の
コモン側は第２のスイッチング素子Ｑ２接続されてい
る。これらスイッチング素子Ｑ１，Ｑ２としてはＦＥＴ
やトランジスタが用いられ、制御回路１０によりプッシ
ュプル形式で駆動される。二次巻線Ｎ21,Ｎ22は、セン
タータップが二次側コモンと接続されたもので、この二
次巻線の両端はそれぞれダイオードＤ１，Ｄ２のアノー
ド端子と接続されている。これらダイオードＤ１，Ｄ２
のカソード端子は突き合わせて出力コンデンサＣと接続
され、負荷に出力電圧Ｖoを出力している。
【０００７】制御回路１０は、第１及び第２のスイッチ
ング素子Ｑ１，Ｑ２のスイッチング動作開始時におい
て、デューティー比を逐次増大させて出力コンデンサＣ
に充電してゆくものである。詳細な回路構成は次の通り
である。カウンタＣＮＴは、クロック信号ＣＬＫを入力
して２の巾条（２n)を計数するもので、ここでは０〜１
５の１６個をカウントする。第一のコンパレータＣＭＰ
１は、カウンタＣＮＴの計数信号の最上位ビットがリセ
ットされているか比較するもので、ここでは”０”を用
いてＦＥＴのオン設定をしている。第二のコンパレータ
ＣＭＰ２は、カウンタＣＬＫの計数信号の最上位ビット
がセットされているか比較するもので、ここでは”８”
を用いてＦＥＴのオン設定をしている。第三のコンパレ
ータＣＭＰ３は、カウンタＣＬＫの総計数値の半数未満
の信号値（0,1,・・・,２n-1−１)を逐次増大して発生する
もので、ここでは０〜７を逐次発生する。
ング素子Ｑ１，Ｑ２のスイッチング動作開始時におい
て、デューティー比を逐次増大させて出力コンデンサＣ
に充電してゆくものである。詳細な回路構成は次の通り
である。カウンタＣＮＴは、クロック信号ＣＬＫを入力
して２の巾条（２n)を計数するもので、ここでは０〜１
５の１６個をカウントする。第一のコンパレータＣＭＰ
１は、カウンタＣＮＴの計数信号の最上位ビットがリセ
ットされているか比較するもので、ここでは”０”を用
いてＦＥＴのオン設定をしている。第二のコンパレータ
ＣＭＰ２は、カウンタＣＬＫの計数信号の最上位ビット
がセットされているか比較するもので、ここでは”８”
を用いてＦＥＴのオン設定をしている。第三のコンパレ
ータＣＭＰ３は、カウンタＣＬＫの総計数値の半数未満
の信号値（0,1,・・・,２n-1−１)を逐次増大して発生する
もので、ここでは０〜７を逐次発生する。
【０００８】第一のフリップフロップＦＦ１は、第一及
び第三のコンパレータＣＭＰ１，３の出力信号を入力し
て第１のスイッチング素子Ｑ１を駆動する回路である。
第２のフリップフロップＦＦ２は、第二及び第三のコン
パレータＣＭＰ２，３の出力信号を入力して第２のスイ
ッチング素子Ｑ２を駆動する回路である。第一のフリッ
プフロップＦＦ１の動作について説明すると、第一のコ
ンパレータＣＭＰ１のＬ出力でフリップフロップＦＦ１
の出力信号がＬからＨに切り替わり、第三のコンパレー
タＣＭＰ３のＬ出力でＨからＬに切り替わる論理構造に
なっている。第二のフリップフロップＦＦ２の動作も同
様であって、第二のコンパレータＣＭＰ２のＬ出力でフ
リップフロップＦＦ２の出力信号がＬからＨに切り替わ
り、第三のコンパレータＣＭＰ３のＬ出力でＨからＬに
切り替わる。
び第三のコンパレータＣＭＰ１，３の出力信号を入力し
て第１のスイッチング素子Ｑ１を駆動する回路である。
第２のフリップフロップＦＦ２は、第二及び第三のコン
パレータＣＭＰ２，３の出力信号を入力して第２のスイ
ッチング素子Ｑ２を駆動する回路である。第一のフリッ
プフロップＦＦ１の動作について説明すると、第一のコ
ンパレータＣＭＰ１のＬ出力でフリップフロップＦＦ１
の出力信号がＬからＨに切り替わり、第三のコンパレー
タＣＭＰ３のＬ出力でＨからＬに切り替わる論理構造に
なっている。第二のフリップフロップＦＦ２の動作も同
様であって、第二のコンパレータＣＭＰ２のＬ出力でフ
リップフロップＦＦ２の出力信号がＬからＨに切り替わ
り、第三のコンパレータＣＭＰ３のＬ出力でＨからＬに
切り替わる。
【０００９】図２は第三のコンパレータＣＭＰ３に送ら
れるドライブパターン設定の説明図で、（Ａ）〜（Ｈ）
はそれぞれＷ７〜Ｗ０に対応している。ここでは、クロ
ック信号ＣＬＫの周波数として２５０ｋＨｚを採用して
いるので、基本周期Ｔ１は４μＳとなっている。第１の
スイッチング素子Ｑ１は基本周期Ｔ１前半の２μＳの間
にオンするものであり、第２のスイッチング素子Ｑ２は
基本周期Ｔ１後半の２μＳの間にオンするものである。
ドライブパターン設定Ｗｉ（０≦ｉ≦７）は、オン時間
をＴ２xｉ／８とするもので、Ｗ７の場合でも休止時間
Ｔ２／８（スキュー）を確保して、第１及び第２のスイ
ッチング素子Ｑ１，Ｑ２が同時にオンするのを防止して
いる。Ｗ０は第１及び第２のスイッチング素子Ｑ１，Ｑ
２を同時にオフ状態に維持するもので、Ｗ１に以降する
ことでスタート時刻を定めることができる。
れるドライブパターン設定の説明図で、（Ａ）〜（Ｈ）
はそれぞれＷ７〜Ｗ０に対応している。ここでは、クロ
ック信号ＣＬＫの周波数として２５０ｋＨｚを採用して
いるので、基本周期Ｔ１は４μＳとなっている。第１の
スイッチング素子Ｑ１は基本周期Ｔ１前半の２μＳの間
にオンするものであり、第２のスイッチング素子Ｑ２は
基本周期Ｔ１後半の２μＳの間にオンするものである。
ドライブパターン設定Ｗｉ（０≦ｉ≦７）は、オン時間
をＴ２xｉ／８とするもので、Ｗ７の場合でも休止時間
Ｔ２／８（スキュー）を確保して、第１及び第２のスイ
ッチング素子Ｑ１，Ｑ２が同時にオンするのを防止して
いる。Ｗ０は第１及び第２のスイッチング素子Ｑ１，Ｑ
２を同時にオフ状態に維持するもので、Ｗ１に以降する
ことでスタート時刻を定めることができる。
【００１０】図３はドライブパターン設定の移行状態を
説明する図である。ステップ時間τは、単一のドライブ
パターン設定Ｗｉ（０≦ｉ≦７）の継続時間であり、こ
のτは例えば１ｍＳに選定する。ここでは、Ｗ０→Ｗ１
→・・・→Ｗ７と順次スイッチング素子のオン時間を長く
することで、デューティ比を高めている。
説明する図である。ステップ時間τは、単一のドライブ
パターン設定Ｗｉ（０≦ｉ≦７）の継続時間であり、こ
のτは例えば１ｍＳに選定する。ここでは、Ｗ０→Ｗ１
→・・・→Ｗ７と順次スイッチング素子のオン時間を長く
することで、デューティ比を高めている。
【００１１】図４は図１の装置の動作を説明する波形図
である。（Ａ）はカウンタＣＮＴの出力信号で、ＢＩＴ
０は２0の桁に相当する最下位ビット、ＢＩＴ１は２1の
桁、ＢＩＴ２は２2の桁、ＢＩＴ３は２3の桁で、ここで
の最上位ビットとなっている。クロック信号ＣＬＫを計
数して０〜１５までを循環的に出力している。（Ｂ）は
コンパレータＣＭＰ１の出力信号で、カウンタＣＮＴの
出力信号がＦＥＴのオン設定値信号”０”と一致したと
き、Ｌを出力する。（Ｃ）はコンパレータＣＭＰ２の出
力信号で、カウンタＣＮＴの出力信号がＦＥＴのオン設
定値信号”８”と一致したとき、Ｌを出力する。（Ｄ）
はコンパレータＣＭＰ３の出力信号で、カウンタＣＮＴ
の出力信号の下３桁がドライブパターン設定Ｗｉ（０≦
ｉ≦７）の”ｉ“と一致したとき、Ｌを出力する。
（Ｅ）はスイッチング素子Ｑ１の駆動信号で、ＢＩＴ３
がＬの区間であって、ドライブパターン設定Ｗｉ（０≦
ｉ≦７）に対応する期間オン（Ｈ）となる。（Ｆ）はス
イッチング素子Ｑ２の駆動信号で、ＢＩＴ３がＨの区間
であって、ドライブパターン設定Ｗｉ（０≦ｉ≦７）に
対応する期間オン（Ｈ）となる。
である。（Ａ）はカウンタＣＮＴの出力信号で、ＢＩＴ
０は２0の桁に相当する最下位ビット、ＢＩＴ１は２1の
桁、ＢＩＴ２は２2の桁、ＢＩＴ３は２3の桁で、ここで
の最上位ビットとなっている。クロック信号ＣＬＫを計
数して０〜１５までを循環的に出力している。（Ｂ）は
コンパレータＣＭＰ１の出力信号で、カウンタＣＮＴの
出力信号がＦＥＴのオン設定値信号”０”と一致したと
き、Ｌを出力する。（Ｃ）はコンパレータＣＭＰ２の出
力信号で、カウンタＣＮＴの出力信号がＦＥＴのオン設
定値信号”８”と一致したとき、Ｌを出力する。（Ｄ）
はコンパレータＣＭＰ３の出力信号で、カウンタＣＮＴ
の出力信号の下３桁がドライブパターン設定Ｗｉ（０≦
ｉ≦７）の”ｉ“と一致したとき、Ｌを出力する。
（Ｅ）はスイッチング素子Ｑ１の駆動信号で、ＢＩＴ３
がＬの区間であって、ドライブパターン設定Ｗｉ（０≦
ｉ≦７）に対応する期間オン（Ｈ）となる。（Ｆ）はス
イッチング素子Ｑ２の駆動信号で、ＢＩＴ３がＨの区間
であって、ドライブパターン設定Ｗｉ（０≦ｉ≦７）に
対応する期間オン（Ｈ）となる。
【００１２】図５は本発明の他の実施例を示す構成ブロ
ック図である。ここでは、ドライブパルス幅を変えて出
力電圧を変化させる用途に適合させている。ドライブパ
ターン設定部２０は、ドライブパターン設定器２２と従
前のコンパレータＣＭＰ３を有している。ドライブパタ
ーン設定器２２には、クロック信号ＣＬＫと、ドライブ
パターン設定値Ｘ（＝Ｗｉ；０≦ｉ≦７）が入力され、
ドライブパターン設定値Ｙ（＝Ｗｉ；０≦ｉ≦７）を出
力している。ドライブパターン設定器２２は、現在の出
力値Ｙと入力値Ｘとを比較し、出力値Ｙを逐次増減し
て、徐々に入力値Ｘに一致するように出力値Ｙを変更し
ている。
ック図である。ここでは、ドライブパルス幅を変えて出
力電圧を変化させる用途に適合させている。ドライブパ
ターン設定部２０は、ドライブパターン設定器２２と従
前のコンパレータＣＭＰ３を有している。ドライブパタ
ーン設定器２２には、クロック信号ＣＬＫと、ドライブ
パターン設定値Ｘ（＝Ｗｉ；０≦ｉ≦７）が入力され、
ドライブパターン設定値Ｙ（＝Ｗｉ；０≦ｉ≦７）を出
力している。ドライブパターン設定器２２は、現在の出
力値Ｙと入力値Ｘとを比較し、出力値Ｙを逐次増減し
て、徐々に入力値Ｘに一致するように出力値Ｙを変更し
ている。
【００１３】このように構成された装置の動作を次に説
明する。図６は図５の装置の動作説明図である。当初、
時刻Ｔ１でドライブパターン設定値ＸとしてＷ４を入力
する。すると、ドライブパターン設定器２２では、クロ
ック信号ＣＬＫを用いてステップ時間τが経過する毎
に、Ｗ１→Ｗ２→Ｗ３→Ｗ４と逐次デューティー比を上
昇させる。そして、出力コンデンサＣが充電された時刻
Ｔ２でドライブパターン設定値ＸとしてＷ２を再度設定
する。今度は、ドライブパターン設定器２２では、クロ
ック信号ＣＬＫを用いてステップ時間τが経過する毎
に、Ｗ４→Ｗ３→Ｗ２と逐次デューティー比を下降させ
て、所望の出力電圧を得ている。
明する。図６は図５の装置の動作説明図である。当初、
時刻Ｔ１でドライブパターン設定値ＸとしてＷ４を入力
する。すると、ドライブパターン設定器２２では、クロ
ック信号ＣＬＫを用いてステップ時間τが経過する毎
に、Ｗ１→Ｗ２→Ｗ３→Ｗ４と逐次デューティー比を上
昇させる。そして、出力コンデンサＣが充電された時刻
Ｔ２でドライブパターン設定値ＸとしてＷ２を再度設定
する。今度は、ドライブパターン設定器２２では、クロ
ック信号ＣＬＫを用いてステップ時間τが経過する毎
に、Ｗ４→Ｗ３→Ｗ２と逐次デューティー比を下降させ
て、所望の出力電圧を得ている。
【００１４】なお上記実施例においては、制御回路１１
０としてコンパレータＣＭＰをフリップフロップＦＦと
を組み合わせたものを示したが、本発明はこれに限定さ
れるものではなく、要するに第１及び第２のスイッチン
グ素子を相補的にオンオフ駆動できると共に、そのデュ
ーティ比を可変に制御できるものであればよい。
０としてコンパレータＣＭＰをフリップフロップＦＦと
を組み合わせたものを示したが、本発明はこれに限定さ
れるものではなく、要するに第１及び第２のスイッチン
グ素子を相補的にオンオフ駆動できると共に、そのデュ
ーティ比を可変に制御できるものであればよい。
【００１５】
【発明の効果】以上説明したように、本発明によれば制
御回路により第１及び第２のスイッチング素子のスイッ
チング動作開始時において、デューティー比を逐次増大
させて出力コンデンサに充電してゆくので、スイッチン
グ周波数が低くても突入電流の発生を防止できるという
効果がある。また図５の実施例によれば、当初デューテ
ィ比を高くして出力コンデンサを急速に充電し、その後
デューティ比を下げて出力電圧を所望の値にすることも
でき、多様な出力電圧に対応できるという効果がある。
御回路により第１及び第２のスイッチング素子のスイッ
チング動作開始時において、デューティー比を逐次増大
させて出力コンデンサに充電してゆくので、スイッチン
グ周波数が低くても突入電流の発生を防止できるという
効果がある。また図５の実施例によれば、当初デューテ
ィ比を高くして出力コンデンサを急速に充電し、その後
デューティ比を下げて出力電圧を所望の値にすることも
でき、多様な出力電圧に対応できるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示す回路図である。
【図２】コンパレータＣＭＰ３に送られるドライブパタ
ーン設定の説明図である。
ーン設定の説明図である。
【図３】ドライブパターン設定の移行状態を説明する図
である。
である。
【図４】図１の装置の動作を説明する波形図である。
【図５】本発明の他の実施例を示す構成ブロック図であ
る。
る。
【図６】図５の装置の動作説明図である。
１０ 制御回路 ２０ ドライブパターン設定部 Ｃ 出力コンデンサ Ｎ11,Ｎ12 一次巻線 Ｎ21,Ｎ22 二次巻線
Claims (2)
- 【請求項１】センタータップが直流電源（Ｖcc）と接続
された一次巻線を有し、この一次巻線の一方の巻線（Ｎ
11）のコモン側に接続された第１のスイッチング素子
（Ｑ１）と、この一次巻線の他方の巻線（Ｎ12）のコモ
ン側に接続された第２のスイッチング素子（Ｑ２）と、
これらスイッチング素子をプッシュプル形式で駆動する
制御回路と、 センタータップが二次側コモンと接続された二次巻線
（Ｎ21,Ｎ22）と、この二次巻線の両端とそれぞれアノ
ード端子が接続されたダイオード（Ｄ１，Ｄ２）と、こ
れらダイオードのカソード端子が突き合わせて接続され
た出力コンデンサ（Ｃ）を有するＤＣ−ＤＣ変換器にお
いて、 前記制御回路は、前記第１及び第２のスイッチング素子
のスイッチング動作開始時において、デューティー比を
逐次増大させて前記出力コンデンサに充電してゆくこと
を特徴とするＤＣ−ＤＣ変換器の突入電流制御回路。 - 【請求項２】前記制御回路は、クロック信号を入力して
２の巾条（２n)を計数するカウンタ（ＣＮＴ）と、この
カウンタの計数信号の最上位ビットがリセットされてい
るか比較する第一のコンパレータ（ＣＭＰ１）と、この
カウンタの計数信号の最上位ビットがセットされている
か比較する第二のコンパレータ（ＣＭＰ２）と、このカ
ウンタの総計数値の半数未満の信号値（0,1,・・・,２n-1
−１)を逐次増大して発生する第三のコンパレータ（Ｃ
ＭＰ３）と、この第一及び第三のコンパレータの出力信
号を入力して前記第１のスイッチング素子を駆動する第
一のフリップフロップ（ＦＦ１）と、この第二及び第三
のコンパレータの出力信号を入力して前記第２のスイッ
チング素子を駆動する第２のフリップフロップ（ＦＦ
２）を有することを特徴とする請求項１記載のＤＣ−Ｄ
Ｃ変換器の突入電流制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7189017A JP3063961B2 (ja) | 1995-07-25 | 1995-07-25 | Ｄｃ−ｄｃ変換器の突入電流制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7189017A JP3063961B2 (ja) | 1995-07-25 | 1995-07-25 | Ｄｃ−ｄｃ変換器の突入電流制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0947020A true JPH0947020A (ja) | 1997-02-14 |
| JP3063961B2 JP3063961B2 (ja) | 2000-07-12 |
Family
ID=16233915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7189017A Expired - Fee Related JP3063961B2 (ja) | 1995-07-25 | 1995-07-25 | Ｄｃ−ｄｃ変換器の突入電流制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063961B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3651460B2 (ja) * | 2002-09-03 | 2005-05-25 | 横河電機株式会社 | Ｄｃ−ｄｃ変換器 |
-
1995
- 1995-07-25 JP JP7189017A patent/JP3063961B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3063961B2 (ja) | 2000-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101188384B (zh) | 用于功率转换器的同步整流和软开关的控制电路及其方法 | |
| US7548046B1 (en) | Method and apparatus for multi-phase DC-DC converters using coupled inductors in discontinuous conduction mode | |
| US7106130B2 (en) | Variable frequency PWM controller circuit | |
| US6121760A (en) | Turn-on controller for switch-mode regulator | |
| US8558527B2 (en) | Switching power supply system provided with under voltage lock out circuit | |
| US7075277B2 (en) | DC-DC converter | |
| US20010036085A1 (en) | Soft switching DC-to-DC converter and controlling method thereof | |
| US7031173B2 (en) | Method for driving a switch in a power factor correction circuit and drive circuit | |
| CN112953242B (zh) | 一种瞬时过功率控制方法及电路 | |
| JPH0442771A (ja) | 高効率型ｄｃ／ｄｃコンバータ | |
| JPS61211985A (ja) | 電子レンジ | |
| US7474544B2 (en) | Initial voltage establishing circuit for a switching voltage converter | |
| US20100165664A1 (en) | Gate driving circuit | |
| JPH07123717A (ja) | スイッチング電源装置 | |
| JPH0947020A (ja) | Ｄｃ−ｄｃ変換器の突入電流制御回路 | |
| US20050035719A1 (en) | Electronic ballast for a lamp to be operated using iterative voltage pulses | |
| JPH1197989A (ja) | 誤動作防止機能を有するパルス信号生成装置 | |
| JP4196758B2 (ja) | Ｄｃ／ｄｃコンバータ | |
| CN117155122B (zh) | 一种用于开关电源的输出电压放电补偿电路 | |
| JP3250308B2 (ja) | ゲート駆動回路 | |
| TW201917999A (zh) | 電源轉換裝置、時間信號產生器與其方法 | |
| JP3622018B2 (ja) | Ｄｃ−ｄｃコンバータ | |
| TWI826862B (zh) | 馬達單元 | |
| JP2004194452A (ja) | Ｄｃ−ｄｃコンバータ | |
| US20230246548A1 (en) | Switched capacitor voltage converter circuit and switched capacitor voltage conversion method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080512 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140512 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |