JP3250308B2 - ゲート駆動回路 - Google Patents
ゲート駆動回路Info
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- JP3250308B2 JP3250308B2 JP06369593A JP6369593A JP3250308B2 JP 3250308 B2 JP3250308 B2 JP 3250308B2 JP 06369593 A JP06369593 A JP 06369593A JP 6369593 A JP6369593 A JP 6369593A JP 3250308 B2 JP3250308 B2 JP 3250308B2
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Power Conversion In General (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴまたはＩ
ＧＢＴなどの電圧駆動型半導体スイッチを駆動するため
のゲート駆動回路に関するものである。
ＧＢＴなどの電圧駆動型半導体スイッチを駆動するため
のゲート駆動回路に関するものである。
【０００２】
【従来の技術】図１３に従来のゲート駆動回路を示す。
図１３において、１は入力直流電源であり、交流電圧を
整流平滑することで、もしくは電池などで構成するもの
である。２は第１のスイッチング素子であり、３は第２
のスイッチング素子であり、前記第１のスイッチング素
子２と前記第２のスイッチング素子３は前記入力直流電
源１の両端に直列に接続される。４はＦＥＴでソースを
前記入力直流電源１の負端子に接続され、ゲートを前記
第１のスイッチング素子２と前記第２のスイッチング素
子３の接続点に接続される。５は前記ＦＥＴ８のゲート
・ソース間静電容量である。６は制御回路であり、前記
ＦＥＴ４を一定のオンオフ比で動作させるために、前記
第１のスイッチング素子２のオンオフ信号ＶP1と前記第
２のスイッチング素子３のオンオフ信号ＶP2を発生す
る。
図１３において、１は入力直流電源であり、交流電圧を
整流平滑することで、もしくは電池などで構成するもの
である。２は第１のスイッチング素子であり、３は第２
のスイッチング素子であり、前記第１のスイッチング素
子２と前記第２のスイッチング素子３は前記入力直流電
源１の両端に直列に接続される。４はＦＥＴでソースを
前記入力直流電源１の負端子に接続され、ゲートを前記
第１のスイッチング素子２と前記第２のスイッチング素
子３の接続点に接続される。５は前記ＦＥＴ８のゲート
・ソース間静電容量である。６は制御回路であり、前記
ＦＥＴ４を一定のオンオフ比で動作させるために、前記
第１のスイッチング素子２のオンオフ信号ＶP1と前記第
２のスイッチング素子３のオンオフ信号ＶP2を発生す
る。
【０００３】以上のように構成されたゲート駆動回路に
ついて、図１４は参照して動作を説明する。
ついて、図１４は参照して動作を説明する。
【０００４】図１４においてＶP1は前記第１のスイッチ
ング素子２のオンオフ信号を示し、ＶP2は前記第２のス
イッチング素子３のオンオフ信号を示し、ＶGは前記Ｆ
ＥＴ４に印加されるゲート電圧波形を示し、ＩGはゲー
ト電流波形を示す。
ング素子２のオンオフ信号を示し、ＶP2は前記第２のス
イッチング素子３のオンオフ信号を示し、ＶGは前記Ｆ
ＥＴ４に印加されるゲート電圧波形を示し、ＩGはゲー
ト電流波形を示す。
【０００５】前記制御回路６のオンオフ信号により、前
記第１のスイッチング素子２がターンオン、前記第２の
スイッチング素子３がターンオフすると、前記入力直流
電源１からスパイク状の電流が供給されて、前記ゲート
・ソース間静電容量５に電荷が充電されて前記ＦＥＴ４
のゲート電圧がしきい値電圧以上に上昇し、前記ＦＥＴ
４はオン状態になる。次に前記制御回路６のオンオフ信
号により前記第１のスイッチング素子２がターンオフ、
前記第２のスイッチング素子３がターンオンすると、前
記ゲート・ソース間静電容量５の電荷が短絡放電されて
前記ＦＥＴ４のゲート電圧がしきい値電圧以下に降下す
ると、前記ＦＥＴ４はオフ状態となる。この動作を繰り
返すことで連続的に前記ＦＥＴ４にパルス状の信号を印
加する。
記第１のスイッチング素子２がターンオン、前記第２の
スイッチング素子３がターンオフすると、前記入力直流
電源１からスパイク状の電流が供給されて、前記ゲート
・ソース間静電容量５に電荷が充電されて前記ＦＥＴ４
のゲート電圧がしきい値電圧以上に上昇し、前記ＦＥＴ
４はオン状態になる。次に前記制御回路６のオンオフ信
号により前記第１のスイッチング素子２がターンオフ、
前記第２のスイッチング素子３がターンオンすると、前
記ゲート・ソース間静電容量５の電荷が短絡放電されて
前記ＦＥＴ４のゲート電圧がしきい値電圧以下に降下す
ると、前記ＦＥＴ４はオフ状態となる。この動作を繰り
返すことで連続的に前記ＦＥＴ４にパルス状の信号を印
加する。
【０００６】
【発明が解決しようとする課題】しかしながら従来の回
路では、第１のスイッチング素子２がオン状態にゲート
・ソース間静電容量５に充電された電荷は、第２のスイ
ッチング素子３がターンオンした時、短絡されて損失と
なり熱が発生する。そのため入力直流電源１は、余分な
電力を供給しなければならず消費電力が増大する。ま
た、この損失はスイッチング周波数に比例して発生し、
高周波スイッチングを妨げる要因となり、さらにスパイ
ク状の電流が流れるため、ノイズ発生などの問題点もあ
る。
路では、第１のスイッチング素子２がオン状態にゲート
・ソース間静電容量５に充電された電荷は、第２のスイ
ッチング素子３がターンオンした時、短絡されて損失と
なり熱が発生する。そのため入力直流電源１は、余分な
電力を供給しなければならず消費電力が増大する。ま
た、この損失はスイッチング周波数に比例して発生し、
高周波スイッチングを妨げる要因となり、さらにスパイ
ク状の電流が流れるため、ノイズ発生などの問題点もあ
る。
【０００７】本発明は、前記従来の問題点を解決するも
ので、ゲート・ソース間静電容量に充電された電荷を、
入力直流電源に帰還させることにより、消費電力を減少
させ、高周波スイッチングを可能にしたゲート駆動回路
を提供することを目的とする。
ので、ゲート・ソース間静電容量に充電された電荷を、
入力直流電源に帰還させることにより、消費電力を減少
させ、高周波スイッチングを可能にしたゲート駆動回路
を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明のゲート駆動回路は、入力直流電源と交互にオ
ンオフを動作する第１のスイッチング手段及び第２のス
イッチング手段とを直列に接続し、前記第１のスイッチ
ング手段または前記第２のスイッチング手段の両端にイ
ンダクタンス素子とコンデンサの直列回路を接続し、前
記第１または第２のスイッチング素子、もしくはインダ
クタンス素子両端に発生する電圧によってゲートを駆動
するように構成したものである。
に本発明のゲート駆動回路は、入力直流電源と交互にオ
ンオフを動作する第１のスイッチング手段及び第２のス
イッチング手段とを直列に接続し、前記第１のスイッチ
ング手段または前記第２のスイッチング手段の両端にイ
ンダクタンス素子とコンデンサの直列回路を接続し、前
記第１または第２のスイッチング素子、もしくはインダ
クタンス素子両端に発生する電圧によってゲートを駆動
するように構成したものである。
【０００９】
【作用】ゲート駆動のためにゲート・ソース間静電容量
に充電された電荷を、一時的にコンデンサに充電し、再
び入力直流電源に帰還させることにより、消費電力が減
少し、高周波スイッチングを可能にできる。
に充電された電荷を、一時的にコンデンサに充電し、再
び入力直流電源に帰還させることにより、消費電力が減
少し、高周波スイッチングを可能にできる。
【００１０】
【実施例】（実施例１）以下本発明の第１の実施例につ
いて、図面を参照しながら説明する。図１は本発明の第
１の実施例におけるゲート駆動回路の構成を示すもので
ある。図１において、１１は入力直流電源である。１２
は第１のスイッチング素子であり、１３は第１のダイオ
ードであり、前記第１のスイッチング素子１２と前記第
１のダイオード１３は並列に接続され、第１のスイッチ
ング手段を構成する。１４は第２のスイッチング素子で
あり、１５は第２のダイオードであり、前記第２のスイ
ッチング素子１４と前記第２のダイオード１５は並列に
接続され、第２のスイッチング手段を構成する。
いて、図面を参照しながら説明する。図１は本発明の第
１の実施例におけるゲート駆動回路の構成を示すもので
ある。図１において、１１は入力直流電源である。１２
は第１のスイッチング素子であり、１３は第１のダイオ
ードであり、前記第１のスイッチング素子１２と前記第
１のダイオード１３は並列に接続され、第１のスイッチ
ング手段を構成する。１４は第２のスイッチング素子で
あり、１５は第２のダイオードであり、前記第２のスイ
ッチング素子１４と前記第２のダイオード１５は並列に
接続され、第２のスイッチング手段を構成する。
【００１１】前記第１のスイッチング手段と前記第２の
スイッチング手段は前記入力直流電源１１の両端に直列
に接続される。
スイッチング手段は前記入力直流電源１１の両端に直列
に接続される。
【００１２】１６はインダクタンス素子であり、１７は
コンデンサであり、前記第２のスイッチング手段の両端
に接続され、直流電圧ＶCを保持しエネルギーを一時的
に蓄える。
コンデンサであり、前記第２のスイッチング手段の両端
に接続され、直流電圧ＶCを保持しエネルギーを一時的
に蓄える。
【００１３】１８はＦＥＴでソースを前記入力直流電源
１１の負端子に接続され、ゲートを前記第１のスイッチ
ング素子１２と前記第２のスイッチング素子１４の接続
点に接続される。
１１の負端子に接続され、ゲートを前記第１のスイッチ
ング素子１２と前記第２のスイッチング素子１４の接続
点に接続される。
【００１４】１９は前記ＦＥＴ１８のゲート・ソース間
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。
【００１５】ここで、前記第１のスイッチング素子１２
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定される。
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定される。
【００１６】以上のように構成されたゲート駆動回路に
おいて、以下にその動作を図２の各部動作波形を参照し
ながら説明する。
おいて、以下にその動作を図２の各部動作波形を参照し
ながら説明する。
【００１７】図２において（ａ）は第１のスイッチング
素子１２のオンオフ信号ＶP1を示しており、（ｂ）は第
２のスイッチング素子１４のオンオフ信号ＶP2を示して
おり、（ｃ）は第１のスイッチング手段を流れる電流波
形Ｉ1を示しており、（ｄ）は第２のスイッチング手段
を流れる電流波形Ｉ2を示しており、（ｅ）はインダク
タンス素子１６の電流波形ＩLを示しており、（ｆ）は
ＦＥＴ１８のゲート電流波形ＩGを示しており、（ｇ）
はＦＥＴ１８のゲート電圧波形ＶGを示している。動作
状態の時間変化を示すため、ｔ1〜ｔ4を図中に記してあ
る。
素子１２のオンオフ信号ＶP1を示しており、（ｂ）は第
２のスイッチング素子１４のオンオフ信号ＶP2を示して
おり、（ｃ）は第１のスイッチング手段を流れる電流波
形Ｉ1を示しており、（ｄ）は第２のスイッチング手段
を流れる電流波形Ｉ2を示しており、（ｅ）はインダク
タンス素子１６の電流波形ＩLを示しており、（ｆ）は
ＦＥＴ１８のゲート電流波形ＩGを示しており、（ｇ）
はＦＥＴ１８のゲート電圧波形ＶGを示している。動作
状態の時間変化を示すため、ｔ1〜ｔ4を図中に記してあ
る。
【００１８】制御回路２０のオンオフ信号ＶP1により第
１のスイッチング素子１２がオン、オンオフ信号ＶP2に
より第２のスイッチング素子１４がオフのとき、ゲート
・ソース間静電容量１９に電圧ＶINが印加される。同時
にインダクタンス素子１６には入力電圧ＶINとコンデン
サ１７の保持電圧ＶCの差電圧が印加され、ＩLは増加す
る。
１のスイッチング素子１２がオン、オンオフ信号ＶP2に
より第２のスイッチング素子１４がオフのとき、ゲート
・ソース間静電容量１９に電圧ＶINが印加される。同時
にインダクタンス素子１６には入力電圧ＶINとコンデン
サ１７の保持電圧ＶCの差電圧が印加され、ＩLは増加す
る。
【００１９】時刻ｔ1で制御回路２０のオンオフ信号Ｖ
P1により第１のスイッチング素子１２がターンオフする
と、インダクタンス素子１６を流れていた電流がゲート
・ソース間静電容量１９を放電し始め、ゲート電圧ＶG
は減少する。ここでゲート・ソース間静電容量１９に蓄
えられていたエネルギーは一旦インダクタンス素子１６
及びコンデンサ１７に吸収される。ゲート電圧ＶGが降
下して、０Ｖに達すると第２のダイオード１５が導通す
る。
P1により第１のスイッチング素子１２がターンオフする
と、インダクタンス素子１６を流れていた電流がゲート
・ソース間静電容量１９を放電し始め、ゲート電圧ＶG
は減少する。ここでゲート・ソース間静電容量１９に蓄
えられていたエネルギーは一旦インダクタンス素子１６
及びコンデンサ１７に吸収される。ゲート電圧ＶGが降
下して、０Ｖに達すると第２のダイオード１５が導通す
る。
【００２０】第２のダイオード１５が導通している期間
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオンさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、インダクタンス素子１６にはコンデンサ１７の保
持している電圧ＶCが印加され、ＩLは次第に減少して負
の電流となる。
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオンさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、インダクタンス素子１６にはコンデンサ１７の保
持している電圧ＶCが印加され、ＩLは次第に減少して負
の電流となる。
【００２１】時刻ｔ3で制御回路２０のオンオフ信号Ｖ
P2により、第２のスイッチング素子１４をターンオフす
ると、インダクタンス素子１６の電流によりゲート・ソ
ース間静電容量１９を充電し、ゲート電圧ＶGは上昇す
る。ゲート電圧ＶGが上昇し入力電圧ＶINと等しくなる
と第１のダイオード１３が導通する。
P2により、第２のスイッチング素子１４をターンオフす
ると、インダクタンス素子１６の電流によりゲート・ソ
ース間静電容量１９を充電し、ゲート電圧ＶGは上昇す
る。ゲート電圧ＶGが上昇し入力電圧ＶINと等しくなる
と第１のダイオード１３が導通する。
【００２２】第１のダイオード１３が導通している間に
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、インダクタンス素子１６には電圧ＶIN−ＶCが印
加され、インダクタンス素子１６を流れる電流ＩLは直
線状に増加し、正の値となる。
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、インダクタンス素子１６には電圧ＶIN−ＶCが印
加され、インダクタンス素子１６を流れる電流ＩLは直
線状に増加し、正の値となる。
【００２３】以上を繰り返すことで、ＦＥＴ１８のゲー
トにオンオフ信号を与える。第１のスイッチング手段の
オン期間をＴON、第２のスイッチング手段のオン期間を
ＴOFFとすると、インダクタンス素子１６の磁束のリセ
ット条件から （ＶIN−ＶC）×ＴON−ＶC×ＴOFF＝０ コンデンサの保持電圧ＶCは ＶC＝ＴON×ＶIN／（ＴON＋ＴOFF） となる。また、インダクタンス素子１６には直流成分は
流れないため、ＩLの平均値は０となる。従ってＩ1の平
均値も０となり、理論的には入力直流電源１１は電力を
供給する必要はなく、寄生の抵抗による損失のみが発生
する。
トにオンオフ信号を与える。第１のスイッチング手段の
オン期間をＴON、第２のスイッチング手段のオン期間を
ＴOFFとすると、インダクタンス素子１６の磁束のリセ
ット条件から （ＶIN−ＶC）×ＴON−ＶC×ＴOFF＝０ コンデンサの保持電圧ＶCは ＶC＝ＴON×ＶIN／（ＴON＋ＴOFF） となる。また、インダクタンス素子１６には直流成分は
流れないため、ＩLの平均値は０となる。従ってＩ1の平
均値も０となり、理論的には入力直流電源１１は電力を
供給する必要はなく、寄生の抵抗による損失のみが発生
する。
【００２４】（実施例２）以下本発明の第２の実施例に
ついて、図面を参照しながら説明する。図３は本発明の
第２の実施例におけるゲート駆動回路の構成を示すもの
である。図３において、１１は入力直流電源である。１
２は第１のスイッチング素子であり、１３は第１のダイ
オードであり、前記第１のスイッチング素子１２と前記
第１のダイオード１３は並列に接続され、第１のスイッ
チング手段を構成する。１４は第２のスイッチング素子
であり、１５は第２のダイオードであり、前記第２のス
イッチング素子１４と前記第２のダイオード１５は並列
に接続され、第２のスイッチング手段を構成する。
ついて、図面を参照しながら説明する。図３は本発明の
第２の実施例におけるゲート駆動回路の構成を示すもの
である。図３において、１１は入力直流電源である。１
２は第１のスイッチング素子であり、１３は第１のダイ
オードであり、前記第１のスイッチング素子１２と前記
第１のダイオード１３は並列に接続され、第１のスイッ
チング手段を構成する。１４は第２のスイッチング素子
であり、１５は第２のダイオードであり、前記第２のス
イッチング素子１４と前記第２のダイオード１５は並列
に接続され、第２のスイッチング手段を構成する。
【００２５】１６はインダクタンス素子であり、前記第
１のスイッチング手段と前記インダクタンス素子１６は
前記入力直流電源１１の両端に直列に接続される。
１のスイッチング手段と前記インダクタンス素子１６は
前記入力直流電源１１の両端に直列に接続される。
【００２６】１７はコンデンサであり、前記第１のスイ
ッチング手段との直列回路を前記インダクタンス素子１
６の両端に接続され、直流電圧ＶCを保持しエネルギー
を一時的に蓄える。１８はＦＥＴでソースを前記入力直
流電源１１の負端子に接続され、ゲートを前記第１のス
イッチング素子１２と前記インダクタンス素子１６の接
続点に接続される。
ッチング手段との直列回路を前記インダクタンス素子１
６の両端に接続され、直流電圧ＶCを保持しエネルギー
を一時的に蓄える。１８はＦＥＴでソースを前記入力直
流電源１１の負端子に接続され、ゲートを前記第１のス
イッチング素子１２と前記インダクタンス素子１６の接
続点に接続される。
【００２７】１９は前記ＦＥＴ１８のゲート・ソース間
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。
【００２８】ここで、前記第１のスイッチング素子１２
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定する。
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定する。
【００２９】以上のように構成されたゲート駆動回路に
おいて、以下にその動作を図４の各部動作波形を参照し
ながら説明する。
おいて、以下にその動作を図４の各部動作波形を参照し
ながら説明する。
【００３０】図４において（ａ）は第１のスイッチング
素子１２のオンオフ信号ＶP1を示しており、（ｂ）は第
２のスイッチング素子１４のオンオフ信号ＶP2を示して
おり、（ｃ）は第１のスイッチング手段を流れる電流波
形Ｉ1を示しており、（ｄ）は第２のスイッチング手段
を流れる電流波形Ｉ2を示しており、（ｅ）はインダク
タンス素子１６の電流波形ＩLを示しており、（ｆ）は
ＦＥＴ１８のゲート電流波形ＩGを示しており、（ｇ）
はＦＥＴ１８のゲート電圧波形ＶGを示している。動作
状態の時間変化を示すため、ｔ1〜ｔ4を図中に記してあ
る。
素子１２のオンオフ信号ＶP1を示しており、（ｂ）は第
２のスイッチング素子１４のオンオフ信号ＶP2を示して
おり、（ｃ）は第１のスイッチング手段を流れる電流波
形Ｉ1を示しており、（ｄ）は第２のスイッチング手段
を流れる電流波形Ｉ2を示しており、（ｅ）はインダク
タンス素子１６の電流波形ＩLを示しており、（ｆ）は
ＦＥＴ１８のゲート電流波形ＩGを示しており、（ｇ）
はＦＥＴ１８のゲート電圧波形ＶGを示している。動作
状態の時間変化を示すため、ｔ1〜ｔ4を図中に記してあ
る。
【００３１】制御回路２０のオンオフ信号ＶP1により第
１のスイッチング素子１２がオン、オンオフ信号ＶP2に
より第２のスイッチング素子１４がオフのとき、ゲート
・ソース間静電容量１９に電圧ＶINが印加される。同時
にインダクタンス素子１６には入力電圧ＶINと等しい電
圧が印加されＩLは増加する。
１のスイッチング素子１２がオン、オンオフ信号ＶP2に
より第２のスイッチング素子１４がオフのとき、ゲート
・ソース間静電容量１９に電圧ＶINが印加される。同時
にインダクタンス素子１６には入力電圧ＶINと等しい電
圧が印加されＩLは増加する。
【００３２】時刻ｔ1で制御回路２０のオンオフ信号Ｖ
P1により第１のスイッチング素子１２がターンオフする
と、インダクタンス素子１６を流れていた電流がゲート
・ソース間静電容量１９を放電し始め、ゲート電圧ＶG
は減少する。ゲート電圧ＶGが降下して、コンデンサ１
７の保持電圧ＶCに達すると第２のダイオード１５が導
通する。
P1により第１のスイッチング素子１２がターンオフする
と、インダクタンス素子１６を流れていた電流がゲート
・ソース間静電容量１９を放電し始め、ゲート電圧ＶG
は減少する。ゲート電圧ＶGが降下して、コンデンサ１
７の保持電圧ＶCに達すると第２のダイオード１５が導
通する。
【００３３】第２のダイオード１５が導通している期間
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオンさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、インダクタンス素子１６にはコンデンサ１７の保
持している電圧ＶCが印加され、ＩLは次第に減少して負
の電流となる。
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオンさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、インダクタンス素子１６にはコンデンサ１７の保
持している電圧ＶCが印加され、ＩLは次第に減少して負
の電流となる。
【００３４】時刻ｔ3で制御回路２０のオンオフ信号Ｖ
P2により、第２のスイッチング素子１４をターンオフす
ると、インダクタンス素子１６の電流によりゲート・ソ
ース間静電容量１９を充電し、ゲート電圧ＶGは上昇す
る。ゲート電圧ＶGが上昇し入力電圧ＶINと等しくなる
と第１のダイオード１３が導通する。
P2により、第２のスイッチング素子１４をターンオフす
ると、インダクタンス素子１６の電流によりゲート・ソ
ース間静電容量１９を充電し、ゲート電圧ＶGは上昇す
る。ゲート電圧ＶGが上昇し入力電圧ＶINと等しくなる
と第１のダイオード１３が導通する。
【００３５】第１のダイオード１３が導通している間に
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、インダクタンス素子１６には入力電圧ＶINが印加
され、インダクタンス素子１６を流れる電流ＩLは直線
状に増加し、正の値となる。
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、インダクタンス素子１６には入力電圧ＶINが印加
され、インダクタンス素子１６を流れる電流ＩLは直線
状に増加し、正の値となる。
【００３６】以上を繰り返すことで、ＦＥＴ１８のゲー
トにオンオフ信号を与える。第１のスイッチング手段の
オン期間をＴON、第２のスイッチング手段のオン期間を
ＴOFFとすると、インダクタンス素子１６の磁束のリセ
ット条件から ＶIN×ＴON＋ＶC×ＴOFF＝０ コンデンサの保持電圧はＶCは ＶC＝−ＴON×ＶIN／ＴOFF となる。また、インダクタンス素子１６には直流成分は
流れないため、ＩLの平均値は０となる。従ってＩ1の平
均値も０となり、理論的には入力直流電源１１は電力を
供給する必要はなく、寄生の抵抗による損失のみが発生
する。
トにオンオフ信号を与える。第１のスイッチング手段の
オン期間をＴON、第２のスイッチング手段のオン期間を
ＴOFFとすると、インダクタンス素子１６の磁束のリセ
ット条件から ＶIN×ＴON＋ＶC×ＴOFF＝０ コンデンサの保持電圧はＶCは ＶC＝−ＴON×ＶIN／ＴOFF となる。また、インダクタンス素子１６には直流成分は
流れないため、ＩLの平均値は０となる。従ってＩ1の平
均値も０となり、理論的には入力直流電源１１は電力を
供給する必要はなく、寄生の抵抗による損失のみが発生
する。
【００３７】（実施例３）以下本発明の第３の実施例に
ついて、図面を参照しながら説明する。図５は本発明の
第３の実施例におけるゲート駆動回路の構成を示すもの
である。図５において、１１は入力直流電源である。１
２は第１のスイッチング素子であり、１３は第１のダイ
オードであり、前記第１のスイッチング素子１２と前記
第１のダイオード１３は並列に接続され、第１のスイッ
チング手段を構成する。１４は第２のスイッチング素子
であり、１５は第２のダイオードであり、前記第２のス
イッチング素子１４と前記第２のダイオード１５は並列
に接続され、第２のスイッチング手段を構成する。
ついて、図面を参照しながら説明する。図５は本発明の
第３の実施例におけるゲート駆動回路の構成を示すもの
である。図５において、１１は入力直流電源である。１
２は第１のスイッチング素子であり、１３は第１のダイ
オードであり、前記第１のスイッチング素子１２と前記
第１のダイオード１３は並列に接続され、第１のスイッ
チング手段を構成する。１４は第２のスイッチング素子
であり、１５は第２のダイオードであり、前記第２のス
イッチング素子１４と前記第２のダイオード１５は並列
に接続され、第２のスイッチング手段を構成する。
【００３８】１６はインダクタンス素子であり、前記第
１のスイッチング手段と前記インダクタンス素子１６は
前記入力直流電源１１の両端に直列に接続される。
１のスイッチング手段と前記インダクタンス素子１６は
前記入力直流電源１１の両端に直列に接続される。
【００３９】１７はコンデンサであり、前記第２のスイ
ッチング手段との直列回路を前記第１のスイッチング手
段の両端に接続され、直流電圧ＶCを保持しエネルギー
を一時的に蓄える。１８はＦＥＴでソースを前記入力直
流電源１１の負端子に接続され、ゲートを前記第１のス
イッチング素子１２と前記インダクタンス素子１６の接
続点に接続される。
ッチング手段との直列回路を前記第１のスイッチング手
段の両端に接続され、直流電圧ＶCを保持しエネルギー
を一時的に蓄える。１８はＦＥＴでソースを前記入力直
流電源１１の負端子に接続され、ゲートを前記第１のス
イッチング素子１２と前記インダクタンス素子１６の接
続点に接続される。
【００４０】１９は前記ＦＥＴ１８のゲート・ソース間
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。
【００４１】ここで、前記第１のスイッチング素子１２
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定する。
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定する。
【００４２】以上のように構成されたゲート駆動回路に
おいて、以下にその動作を図６の各部動作波形を参照し
ながら説明する。
おいて、以下にその動作を図６の各部動作波形を参照し
ながら説明する。
【００４３】図６において（ａ）は第１のスイッチング
素子１２のオンオフ信号ＶP1を示しており、（ｂ）は第
２のスイッチング素子１４のオンオフ信号ＶP2を示して
おり、（ｃ）は第１のスイッチング手段を流れる電流波
形Ｉ1を示しており、（ｄ）は第２のスイッチング手段
を流れる電流波形Ｉ2を示しており、（ｅ）はインダク
タンス素子１６の電流波形ＩLを示しており、（ｆ）は
ＦＥＴ１８のゲート電流波形ＩGを示しており、（ｇ）
はＦＥＴ１８のゲート電圧波形ＶGを示している。動作
状態の時間変化を示すため、ｔ1〜Ｔ4を図中に記してあ
る。
素子１２のオンオフ信号ＶP1を示しており、（ｂ）は第
２のスイッチング素子１４のオンオフ信号ＶP2を示して
おり、（ｃ）は第１のスイッチング手段を流れる電流波
形Ｉ1を示しており、（ｄ）は第２のスイッチング手段
を流れる電流波形Ｉ2を示しており、（ｅ）はインダク
タンス素子１６の電流波形ＩLを示しており、（ｆ）は
ＦＥＴ１８のゲート電流波形ＩGを示しており、（ｇ）
はＦＥＴ１８のゲート電圧波形ＶGを示している。動作
状態の時間変化を示すため、ｔ1〜Ｔ4を図中に記してあ
る。
【００４４】制御回路２０のオンオフ信号ＶP1により、
第１のスイッチング素子１２がオン、オンオフ信号ＶP2
により第２のスイッチング素子１４がオフのとき、イン
ダクタンス素子１６にはＶINが印加されＩLは増加す
る。
第１のスイッチング素子１２がオン、オンオフ信号ＶP2
により第２のスイッチング素子１４がオフのとき、イン
ダクタンス素子１６にはＶINが印加されＩLは増加す
る。
【００４５】時刻ｔ1で制御回路２０のオンオフ信号Ｖ
P1により第１のスイッチング素子１２がターンオフする
と、インダクタンス素子１６を流れていた電流がゲート
・ソース間静電容量１９を充電し始め、ゲート電圧ＶG
は増加する。ゲート電圧ＶGが増加して、コンデンサ１
７の保持電圧ＶCに達すると第２のダイオード１５が導
通する。
P1により第１のスイッチング素子１２がターンオフする
と、インダクタンス素子１６を流れていた電流がゲート
・ソース間静電容量１９を充電し始め、ゲート電圧ＶG
は増加する。ゲート電圧ＶGが増加して、コンデンサ１
７の保持電圧ＶCに達すると第２のダイオード１５が導
通する。
【００４６】第２のダイオード１５が導通している期間
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオンさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、インダクタンス素子１６には入力電圧ＶINとコン
デンサ１７の保持している電圧ＶCの差電圧ＶC−ＶINが
印加され、インダクタンス素子１６を流れる電流ＩLは
次第に減少して負の電流となる。
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオンさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、インダクタンス素子１６には入力電圧ＶINとコン
デンサ１７の保持している電圧ＶCの差電圧ＶC−ＶINが
印加され、インダクタンス素子１６を流れる電流ＩLは
次第に減少して負の電流となる。
【００４７】インダクタンス素子１６を流れている電流
ＩLが負の電流となり、時刻ｔ3で制御回路２０のオンオ
フ信号ＶP2により、第２のスイッチング素子１４をター
ンオフすると、インダクタンス素子１６の電流によりゲ
ート・ソース間静電容量１９を放電し、ゲート電圧ＶG
は減少する。ゲート電圧ＶGが減少し０Ｖになると第１
のダイオード１３が導通する。
ＩLが負の電流となり、時刻ｔ3で制御回路２０のオンオ
フ信号ＶP2により、第２のスイッチング素子１４をター
ンオフすると、インダクタンス素子１６の電流によりゲ
ート・ソース間静電容量１９を放電し、ゲート電圧ＶG
は減少する。ゲート電圧ＶGが減少し０Ｖになると第１
のダイオード１３が導通する。
【００４８】第１のダイオード１３が導通している間に
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、インダクタンス素子１６には電圧ＶC−ＶINが印
加され、インダクタンス素子１６を流れる電流ＩLは直
線状に増加し、正の値となる。以上を繰り返すことで、
ＦＥＴ１８のゲートにオンオフ信号を与える。
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、インダクタンス素子１６には電圧ＶC−ＶINが印
加され、インダクタンス素子１６を流れる電流ＩLは直
線状に増加し、正の値となる。以上を繰り返すことで、
ＦＥＴ１８のゲートにオンオフ信号を与える。
【００４９】第１のスイッチング手段のオン期間を
ＴON、第２のスイッチング手段のオン期間をＴOFFとす
ると、インダクタンス素子１６の磁束のリセット条件か
ら ＶIN×ＴON−（ＶC−ＶIN）×ＴOFF＝０ コンデンサの保持電圧はＶCは ＶC＝（ＴON＋ＴOFF）×ＶIN／ＴOFF となる。また、インダクタンス素子１６には直流成分は
流れないため、ＩLの平均値は０となる。従ってＩ1の平
均値も０となり、理論的には入力直流電源１は電力を供
給する必要はなく、寄生の抵抗による損失のみが発生す
る。
ＴON、第２のスイッチング手段のオン期間をＴOFFとす
ると、インダクタンス素子１６の磁束のリセット条件か
ら ＶIN×ＴON−（ＶC−ＶIN）×ＴOFF＝０ コンデンサの保持電圧はＶCは ＶC＝（ＴON＋ＴOFF）×ＶIN／ＴOFF となる。また、インダクタンス素子１６には直流成分は
流れないため、ＩLの平均値は０となる。従ってＩ1の平
均値も０となり、理論的には入力直流電源１は電力を供
給する必要はなく、寄生の抵抗による損失のみが発生す
る。
【００５０】（実施例４）以下本発明の第４の実施例に
ついて、図面を参照しながら説明する。図７は本発明の
第４の実施例におけるゲート駆動回路の構成を示すもの
である。図７において、１１は入力直流電源である。１
２は第１のスイッチング素子であり、１３は第１のダイ
オードであり、前記第１のスイッチング素子１２と前記
第１のダイオード１３は並列に接続され、第１のスイッ
チング手段を構成する。１４は第２のスイッチング素子
であり、１５は第２のダイオードであり、前記第２のス
イッチング素子１４と前記第２のダイオード１５は並列
に接続され、第２のスイッチング手段を構成する。
ついて、図面を参照しながら説明する。図７は本発明の
第４の実施例におけるゲート駆動回路の構成を示すもの
である。図７において、１１は入力直流電源である。１
２は第１のスイッチング素子であり、１３は第１のダイ
オードであり、前記第１のスイッチング素子１２と前記
第１のダイオード１３は並列に接続され、第１のスイッ
チング手段を構成する。１４は第２のスイッチング素子
であり、１５は第２のダイオードであり、前記第２のス
イッチング素子１４と前記第２のダイオード１５は並列
に接続され、第２のスイッチング手段を構成する。
【００５１】前記第１のスイッチング手段と前記第２の
スイッチング手段は前記入力直流電源１１の両端に直列
に接続される。
スイッチング手段は前記入力直流電源１１の両端に直列
に接続される。
【００５２】２１は可飽和リアクトルであり、１７はコ
ンデンサであり、前記第２のスイッチング手段の両端に
接続され、直流電圧ＶCを保持しエネルギーを一時的に
蓄える。
ンデンサであり、前記第２のスイッチング手段の両端に
接続され、直流電圧ＶCを保持しエネルギーを一時的に
蓄える。
【００５３】１８はＦＥＴでソースを前記入力直流電源
１１の負端子に接続され、ゲートを前記第１のスイッチ
ング素子１２と前記第２のスイッチング素子１４の接続
点に接続される。
１１の負端子に接続され、ゲートを前記第１のスイッチ
ング素子１２と前記第２のスイッチング素子１４の接続
点に接続される。
【００５４】１９は前記ＦＥＴ１８のゲート・ソース間
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。
【００５５】ここで、前記第１のスイッチング素子１２
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定される。
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定される。
【００５６】以上のように構成されたゲート駆動回路に
おいて、以下にその動作を図８の各部動作波形を参照し
ながら説明する。
おいて、以下にその動作を図８の各部動作波形を参照し
ながら説明する。
【００５７】図８において（ａ）は第１のスイッチング
素子１２のオンオフ信号ＶP1を示しており、（ｂ）は第
２のスイッチング素子１４のオンオフ信号ＶP2を示して
おり、（ｃ）は第１のスイッチング手段を流れる電流波
形Ｉ1を示しており、（ｄ）は第２のスイッチング手段
を流れる電流波形Ｉ2を示しており、（ｅ）は可飽和リ
アクトル２１の電流波形ＩLを示しており、（ｆ）はＦ
ＥＴ１８のゲート電流波形ＩGを示しており、（ｇ）は
ＦＥＴ１８のゲート電圧波形ＶGを示している。動作状
態の時間変化を示すため、ｔ1〜ｔ4を図中に記してあ
る。
素子１２のオンオフ信号ＶP1を示しており、（ｂ）は第
２のスイッチング素子１４のオンオフ信号ＶP2を示して
おり、（ｃ）は第１のスイッチング手段を流れる電流波
形Ｉ1を示しており、（ｄ）は第２のスイッチング手段
を流れる電流波形Ｉ2を示しており、（ｅ）は可飽和リ
アクトル２１の電流波形ＩLを示しており、（ｆ）はＦ
ＥＴ１８のゲート電流波形ＩGを示しており、（ｇ）は
ＦＥＴ１８のゲート電圧波形ＶGを示している。動作状
態の時間変化を示すため、ｔ1〜ｔ4を図中に記してあ
る。
【００５８】制御回路２０のオンオフ信号ＶP1により第
１のスイッチング素子１２がオン、オンオフ信号ＶP2に
より第２のスイッチング素子１４がオフのとき、ゲート
・ソース間静電容量１９に電圧ＶINが印加される。同時
に可飽和リアクトル２１には入力電圧ＶINとコンデンサ
１７の保持電圧ＶCの差電圧が印加され、ＩLは増加す
る。
１のスイッチング素子１２がオン、オンオフ信号ＶP2に
より第２のスイッチング素子１４がオフのとき、ゲート
・ソース間静電容量１９に電圧ＶINが印加される。同時
に可飽和リアクトル２１には入力電圧ＶINとコンデンサ
１７の保持電圧ＶCの差電圧が印加され、ＩLは増加す
る。
【００５９】時刻ｔ1で制御回路２０のオンオフ信号Ｖ
P1により第１のスイッチング素子１２がターンオフする
と、可飽和リアクトル２１を流れていた電流がゲート・
ソース間静電容量１９を放電し始め、ゲート電圧ＶGは
減少する。ここでゲート・ソース間静電容量１９に蓄え
られていたエネルギーは一旦可飽和リアクトル２１及び
コンデンサ１７に吸収される。ゲート電圧ＶGが降下し
て、０Ｖに達すると第２のダイオード１５が導通する。
P1により第１のスイッチング素子１２がターンオフする
と、可飽和リアクトル２１を流れていた電流がゲート・
ソース間静電容量１９を放電し始め、ゲート電圧ＶGは
減少する。ここでゲート・ソース間静電容量１９に蓄え
られていたエネルギーは一旦可飽和リアクトル２１及び
コンデンサ１７に吸収される。ゲート電圧ＶGが降下し
て、０Ｖに達すると第２のダイオード１５が導通する。
【００６０】第２のダイオード１５が導通している期間
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオンさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、可飽和リアクトル２１にはコンデンサ１７の保持
している電圧ＶCが印加され、ＩLは次第に減少して負の
電流となる。
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオンさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、可飽和リアクトル２１にはコンデンサ１７の保持
している電圧ＶCが印加され、ＩLは次第に減少して負の
電流となる。
【００６１】時刻ｔ3で制御回路２０のオンオフ信号Ｖ
P2により、第２のスイッチング素子１４をターンオフす
ると、可飽和リアクトル２１の電流によりゲート・ソー
ス間静電容量１９を充電し、ゲート電圧ＶGは上昇す
る。ゲート電圧ＶGが上昇し入力電圧ＶINと等しくなる
と第１のダイオード１３が導通する。
P2により、第２のスイッチング素子１４をターンオフす
ると、可飽和リアクトル２１の電流によりゲート・ソー
ス間静電容量１９を充電し、ゲート電圧ＶGは上昇す
る。ゲート電圧ＶGが上昇し入力電圧ＶINと等しくなる
と第１のダイオード１３が導通する。
【００６２】第１のダイオード１３が導通している間に
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、可飽和リアクトル２１には電圧ＶIN−ＶCが印加
され、可飽和リアクトル２１を流れる電流ＩLは（ｅ）
のように非直線状に増加し、正の値となる。
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、可飽和リアクトル２１には電圧ＶIN−ＶCが印加
され、可飽和リアクトル２１を流れる電流ＩLは（ｅ）
のように非直線状に増加し、正の値となる。
【００６３】以上を繰り返すことで、ＦＥＴ１８のゲー
トにオンオフ信号を与える。第１のスイッチング手段の
オン期間をＴON、第２のスイッチング手段のオン期間を
ＴOFFとすると、可飽和リアクトル２１の磁束のリセッ
ト条件から （ＶIN−ＶC）×ＴON−ＶC×ＴOFF＝０ コンデンサの保持電圧ＶCは ＶC＝ＴON×ＶIN／（ＴON＋ＴOFF） となる。また、可飽和リアクトル２１には直流成分は流
れないため、ＩLの平均値は０となる。従ってＩ1の平均
値も０となり、理論的には入力直流電源１１は電力を供
給する必要はなく、寄生の抵抗による損失のみが発生す
る。さらに可飽和リアクトルを用いることによって、各
部の実効電流を小さくでき、効率向上が可能である。
トにオンオフ信号を与える。第１のスイッチング手段の
オン期間をＴON、第２のスイッチング手段のオン期間を
ＴOFFとすると、可飽和リアクトル２１の磁束のリセッ
ト条件から （ＶIN−ＶC）×ＴON−ＶC×ＴOFF＝０ コンデンサの保持電圧ＶCは ＶC＝ＴON×ＶIN／（ＴON＋ＴOFF） となる。また、可飽和リアクトル２１には直流成分は流
れないため、ＩLの平均値は０となる。従ってＩ1の平均
値も０となり、理論的には入力直流電源１１は電力を供
給する必要はなく、寄生の抵抗による損失のみが発生す
る。さらに可飽和リアクトルを用いることによって、各
部の実効電流を小さくでき、効率向上が可能である。
【００６４】（実施例５）以下本発明の第５の実施例に
ついて、図面を参照しながら説明する。図９は本発明の
第５の実施例におけるゲート駆動回路の構成を示すもの
である。図９において、１１は入力直流電源である。１
２は第１のスイッチング素子であり、１３は第１のダイ
オードであり、前記第１のスイッチング素子１２と前記
第１のダイオード１３は並列に接続され、第１のスイッ
チング手段を構成する。１４は第２のスイッチング素子
であり、１５は第２のダイオードであり、前記第２のス
イッチング素子１４と前記第２のダイオード１５は並列
に接続され、第２のスイッチング手段を構成する。
ついて、図面を参照しながら説明する。図９は本発明の
第５の実施例におけるゲート駆動回路の構成を示すもの
である。図９において、１１は入力直流電源である。１
２は第１のスイッチング素子であり、１３は第１のダイ
オードであり、前記第１のスイッチング素子１２と前記
第１のダイオード１３は並列に接続され、第１のスイッ
チング手段を構成する。１４は第２のスイッチング素子
であり、１５は第２のダイオードであり、前記第２のス
イッチング素子１４と前記第２のダイオード１５は並列
に接続され、第２のスイッチング手段を構成する。
【００６５】２１は可飽和リアクトルであり、前記第１
のスイッチング手段と前記可飽和リアクトル２１は前記
入力直流電源１１の両端に直列に接続される。
のスイッチング手段と前記可飽和リアクトル２１は前記
入力直流電源１１の両端に直列に接続される。
【００６６】１７はコンデンサであり、前記第１のスイ
ッチング手段との直列回路を前記可飽和リアクトル２１
の両端に接続され、直流電圧ＶCを保持しエネルギーを
一時的に蓄える。１８はＦＥＴでソースを前記入力直流
電源１１の負端子に接続され、ゲートを前記第１のスイ
ッチング素子１２と前記可飽和リアクトル２１の接続点
に接続される。
ッチング手段との直列回路を前記可飽和リアクトル２１
の両端に接続され、直流電圧ＶCを保持しエネルギーを
一時的に蓄える。１８はＦＥＴでソースを前記入力直流
電源１１の負端子に接続され、ゲートを前記第１のスイ
ッチング素子１２と前記可飽和リアクトル２１の接続点
に接続される。
【００６７】１９は前記ＦＥＴ１８のゲート・ソース間
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。
【００６８】ここで、前記第１のスイッチング素子１２
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定する。
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定する。
【００６９】以上のように構成されたゲート駆動回路に
おいて、以下にその動作を図１０の各部動作波形を参照
しながら説明する。図１０において（ａ）は第１のスイ
ッチング素子１２のオンオフ信号ＶP1を示しており、
（ｂ）は第２のスイッチング素子１４のオンオフ信号Ｖ
P2を示しており、（ｃ）は第１のスイッチング手段を流
れる電流波形Ｉ1を示しており、（ｄ）は第２のスイッ
チング手段を流れる電流波形Ｉ2を示しており、（ｅ）
は可飽和リアクトル２１の電流波形ＩLを示しており、
（ｆ）はＦＥＴ１８のゲート電流波形ＩGを示してお
り、（ｇ）はＦＥＴ１８のゲート電圧波形ＶGを示して
いる。動作状態の時間変化を示すため、ｔ1〜ｔ 4を図中
に記してある。
おいて、以下にその動作を図１０の各部動作波形を参照
しながら説明する。図１０において（ａ）は第１のスイ
ッチング素子１２のオンオフ信号ＶP1を示しており、
（ｂ）は第２のスイッチング素子１４のオンオフ信号Ｖ
P2を示しており、（ｃ）は第１のスイッチング手段を流
れる電流波形Ｉ1を示しており、（ｄ）は第２のスイッ
チング手段を流れる電流波形Ｉ2を示しており、（ｅ）
は可飽和リアクトル２１の電流波形ＩLを示しており、
（ｆ）はＦＥＴ１８のゲート電流波形ＩGを示してお
り、（ｇ）はＦＥＴ１８のゲート電圧波形ＶGを示して
いる。動作状態の時間変化を示すため、ｔ1〜ｔ 4を図中
に記してある。
【００７０】制御回路２０のオンオフ信号ＶP1により第
１のスイッチング素子１２がオン、オンオフ信号ＶP2に
より第２のスイッチング素子１４がオフのとき、ゲート
・ソース間静電容量１９に電圧ＶINが印加される。同時
に可飽和リアクトル２１には入力電圧ＶINと等しい電圧
が印加され、ＩLは増加する。
１のスイッチング素子１２がオン、オンオフ信号ＶP2に
より第２のスイッチング素子１４がオフのとき、ゲート
・ソース間静電容量１９に電圧ＶINが印加される。同時
に可飽和リアクトル２１には入力電圧ＶINと等しい電圧
が印加され、ＩLは増加する。
【００７１】時刻ｔ1で制御回路２０のオンオフ信号Ｖ
P1により第１のスイッチング素子１２がターンオフする
と、可飽和リアクトル２１を流れていた電流がゲート・
ソース間静電容量１９を放電し始め、ゲート電圧ＶGは
減少する。ゲート電圧ＶGが降下して、コンデンサ１７
の保持電圧ＶCに達すると第２のダイオード１５が導通
する。
P1により第１のスイッチング素子１２がターンオフする
と、可飽和リアクトル２１を流れていた電流がゲート・
ソース間静電容量１９を放電し始め、ゲート電圧ＶGは
減少する。ゲート電圧ＶGが降下して、コンデンサ１７
の保持電圧ＶCに達すると第２のダイオード１５が導通
する。
【００７２】第２のダイオード１５が導通している期間
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオフさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、可飽和リアクトル２１にはコンデンサ１７の保持
している電圧ＶCが印加され、ＩLは次第に減少して負の
電流となる。
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオフさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、可飽和リアクトル２１にはコンデンサ１７の保持
している電圧ＶCが印加され、ＩLは次第に減少して負の
電流となる。
【００７３】時刻ｔ3で制御回路２０のオンオフ信号Ｖ
P2により、第２のスイッチング素子１４をターンオフす
ると、可飽和リアクトル２１の電流によりゲート・ソー
ス間静電容量１９を充電し、ゲート電圧ＶGは上昇す
る。ゲート電圧ＶGが上昇し入力電圧ＶINと等しくなる
と第１のダイオード１３が導通する。
P2により、第２のスイッチング素子１４をターンオフす
ると、可飽和リアクトル２１の電流によりゲート・ソー
ス間静電容量１９を充電し、ゲート電圧ＶGは上昇す
る。ゲート電圧ＶGが上昇し入力電圧ＶINと等しくなる
と第１のダイオード１３が導通する。
【００７４】第１のダイオード１３が導通している間に
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、可飽和リアクトル２１には入力電圧ＶINが印加さ
れ、可飽和リアクトル２１を流れる電流ＩLは（ｅ）の
ように非直線状に増加し、正の値となる。
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、可飽和リアクトル２１には入力電圧ＶINが印加さ
れ、可飽和リアクトル２１を流れる電流ＩLは（ｅ）の
ように非直線状に増加し、正の値となる。
【００７５】以上を繰り返すことで、ＦＥＴ１８のゲー
トにオンオフ信号を与える。第１のスイッチング手段の
オン期間をＴON、第２のスイッチング手段のオン期間を
ＴOFFとすると、可飽和リアクトル２１の磁束のリセッ
ト条件から ＶIN×ＴON＋ＶC×ＴOFF＝０ コンデンサの保持電圧はＶCは ＶC＝−ＴON×ＶIN／ＴOFF となる。また、可飽和リアクトル２１には直流成分は流
れないため、ＩLの平均値は０となる。従ってＩ1の平均
値も０となり、理論的には入力直流電源１１は電力を供
給する必要はなく、寄生の抵抗による損失のみが発生す
る。さらに可飽和リアクトルを用いることによって、各
部の実効電流を小さくでき、効率向上が可能である。
トにオンオフ信号を与える。第１のスイッチング手段の
オン期間をＴON、第２のスイッチング手段のオン期間を
ＴOFFとすると、可飽和リアクトル２１の磁束のリセッ
ト条件から ＶIN×ＴON＋ＶC×ＴOFF＝０ コンデンサの保持電圧はＶCは ＶC＝−ＴON×ＶIN／ＴOFF となる。また、可飽和リアクトル２１には直流成分は流
れないため、ＩLの平均値は０となる。従ってＩ1の平均
値も０となり、理論的には入力直流電源１１は電力を供
給する必要はなく、寄生の抵抗による損失のみが発生す
る。さらに可飽和リアクトルを用いることによって、各
部の実効電流を小さくでき、効率向上が可能である。
【００７６】（実施例６）以下本発明の第６の実施例に
ついて、図面を参照しながら説明する。図１１は本発明
の第６の実施例におけるゲート駆動回路の構成を示すも
のである。図１１において、１１は入力直流電源であ
る。１２は第１のスイッチング素子であり、１３は第１
のダイオードであり、前記第１のスイッチング素子１２
と前記第１のダイオード１３は並列に接続され、第１の
スイッチング手段を構成する。１４は第２のスイッチン
グ素子であり、１５は第２のダイオードであり、前記第
２のスイッチング素子１４と前記第２のダイオード１５
は並列に接続され、第２のスイッチング手段を構成す
る。２１は可飽和リアクトルであり、前記第１のスイッ
チング手段と前記可飽和リアクトル２１は前記入力直流
電源１１の両端に直列に接続される。
ついて、図面を参照しながら説明する。図１１は本発明
の第６の実施例におけるゲート駆動回路の構成を示すも
のである。図１１において、１１は入力直流電源であ
る。１２は第１のスイッチング素子であり、１３は第１
のダイオードであり、前記第１のスイッチング素子１２
と前記第１のダイオード１３は並列に接続され、第１の
スイッチング手段を構成する。１４は第２のスイッチン
グ素子であり、１５は第２のダイオードであり、前記第
２のスイッチング素子１４と前記第２のダイオード１５
は並列に接続され、第２のスイッチング手段を構成す
る。２１は可飽和リアクトルであり、前記第１のスイッ
チング手段と前記可飽和リアクトル２１は前記入力直流
電源１１の両端に直列に接続される。
【００７７】１７はコンデンサであり、前記第２のスイ
ッチング手段との直列回路を前記第１のスイッチング手
段の両端に接続され、直流電圧ＶCを保持しエネルギー
を一時的に蓄える。１８はＦＥＴでソースを前記入力直
流電源１１の負端子に接続され、ゲートを前記第１のス
イッチング素子１２と前記可飽和リアクトル２１の接続
点に接続される。
ッチング手段との直列回路を前記第１のスイッチング手
段の両端に接続され、直流電圧ＶCを保持しエネルギー
を一時的に蓄える。１８はＦＥＴでソースを前記入力直
流電源１１の負端子に接続され、ゲートを前記第１のス
イッチング素子１２と前記可飽和リアクトル２１の接続
点に接続される。
【００７８】１９は前記ＦＥＴ１８のゲート・ソース間
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。
静電容量である。２０は制御回路であり、前記第１のス
イッチング素子１２と、前記第２のスイッチング素子１
４が交互にオンオフを繰り返すように、オンオフ信号を
発生する。
【００７９】ここで、前記第１のスイッチング素子１２
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定する。
と前記第２のスイッチング素子１４は同時にオフとなる
期間を持つように設定する。
【００８０】以上のように構成されたゲート駆動回路に
おいて、以下にその動作を図１２の各部動作波形を参照
しながら説明する。
おいて、以下にその動作を図１２の各部動作波形を参照
しながら説明する。
【００８１】図１２において（ａ）は第１のスイッチン
グ素子１２のオンオフ信号ＶP1を示しており、（ｂ）は
第２のスイッチング素子１４のオンオフ信号ＶP2を示し
ており、（ｃ）は第１のスイッチング手段を流れる電流
波形Ｉ1を示しており、（ｄ）は第２のスイッチング手
段を流れる電流波形Ｉ2を示しており、（ｅ）は可飽和
リアクトル２１の電流波形ＩLを示しており、（ｆ）は
ＦＥＴ１８のゲート電流波形ＩGを示しており、（ｇ）
はＦＥＴ１８のゲート電圧波形ＶGを示している。動作
状態の時間変化を示すため、ｔ1〜ｔ4を図中に記してあ
る。
グ素子１２のオンオフ信号ＶP1を示しており、（ｂ）は
第２のスイッチング素子１４のオンオフ信号ＶP2を示し
ており、（ｃ）は第１のスイッチング手段を流れる電流
波形Ｉ1を示しており、（ｄ）は第２のスイッチング手
段を流れる電流波形Ｉ2を示しており、（ｅ）は可飽和
リアクトル２１の電流波形ＩLを示しており、（ｆ）は
ＦＥＴ１８のゲート電流波形ＩGを示しており、（ｇ）
はＦＥＴ１８のゲート電圧波形ＶGを示している。動作
状態の時間変化を示すため、ｔ1〜ｔ4を図中に記してあ
る。
【００８２】制御回路２０のオンオフ信号ＶP1により、
第１のスイッチング素子１２がオン、オンオフ信号ＶP2
により第２のスイッチング素子１４がオフのとき、可飽
和リアクトル２１にはＶINが印加されＩLは増加する。
第１のスイッチング素子１２がオン、オンオフ信号ＶP2
により第２のスイッチング素子１４がオフのとき、可飽
和リアクトル２１にはＶINが印加されＩLは増加する。
【００８３】時刻ｔ1で制御回路２０のオンオフ信号Ｖ
P1により第１のスイッチング素子１２がターンオフする
と、可飽和リアクトル２１を流れていた電流がゲート・
ソース間静電容量１９を充電し始め、ゲート電圧ＶGは
増加する。ゲート電圧ＶGが増加して、コンデンサ１７
の保持電圧ＶCに達すると第２のダイオード１５が導通
する。
P1により第１のスイッチング素子１２がターンオフする
と、可飽和リアクトル２１を流れていた電流がゲート・
ソース間静電容量１９を充電し始め、ゲート電圧ＶGは
増加する。ゲート電圧ＶGが増加して、コンデンサ１７
の保持電圧ＶCに達すると第２のダイオード１５が導通
する。
【００８４】第２のダイオード１５が導通している期間
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオンさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、可飽和リアクトル２１には入力電圧ＶINとコンデ
ンサ１７の保持している電圧ＶCの差電圧ＶC−ＶINが印
加され、可飽和リアクトル２１を流れる電流ＩLは次第
に減少して負の電流となる。
に、制御回路２０のオンオフ信号Ｖ P2により、第２のス
イッチング素子１４をターンオンさせることにより、第
２のスイッチング素子１４のゼロ電圧スイッチングを実
現できる。第２のスイッチング素子１４がオンしている
とき、可飽和リアクトル２１には入力電圧ＶINとコンデ
ンサ１７の保持している電圧ＶCの差電圧ＶC−ＶINが印
加され、可飽和リアクトル２１を流れる電流ＩLは次第
に減少して負の電流となる。
【００８５】可飽和リアクトル２１を流れている電流Ｉ
Lが負の電流となり、時刻ｔ3で制御回路２０のオンオフ
信号ＶP2により、第２のスイッチング素子１４をターン
オフすると、可飽和リアクトル２１の電流によりゲート
・ソース間静電容量１９を放電し、ゲート電圧ＶGは減
少する。ゲート電圧ＶGが減少し０Ｖになると第１のダ
イオード１３が導通する。
Lが負の電流となり、時刻ｔ3で制御回路２０のオンオフ
信号ＶP2により、第２のスイッチング素子１４をターン
オフすると、可飽和リアクトル２１の電流によりゲート
・ソース間静電容量１９を放電し、ゲート電圧ＶGは減
少する。ゲート電圧ＶGが減少し０Ｖになると第１のダ
イオード１３が導通する。
【００８６】第１のダイオード１３が導通している間に
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、可飽和リアクトル２１には電圧ＶC−ＶINが印加
され、可飽和リアクトル２１を流れる電流ＩLは（ｅ）
のように非直線状に増加し、正の値となる。以上を繰り
返すことで、ＦＥＴ１８のゲートにオンオフ信号を与え
る。
第１のスイッチング素子１２をターンオンさせることに
より、第１のスイッチング素子１２のゼロ電圧スイッチ
ングが可能である。第１のスイッチング素子１２がオン
の時、可飽和リアクトル２１には電圧ＶC−ＶINが印加
され、可飽和リアクトル２１を流れる電流ＩLは（ｅ）
のように非直線状に増加し、正の値となる。以上を繰り
返すことで、ＦＥＴ１８のゲートにオンオフ信号を与え
る。
【００８７】第１のスイッチング手段のオン期間を
ＴON、第２のスイッチング手段のオン期間をＴOFFとす
ると、可飽和リアクトル２１の磁束のリセット条件から ＶIN×ＴON−（ＶC−ＶIN）×ＴOFF＝０ コンデンサの保持電圧はＶCは ＶC＝（ＴON＋ＴOFF）×ＶIN／ＴOFF となる。また、可飽和リアクトル２１には直流成分は流
れないため、ＩLの平均値は０となる。従ってＩ1の平均
値も０となり、理論的には入力直流電源１１は電力を供
給する必要はなく、寄生の抵抗による損失のみが発生す
る。さらに可飽和リアクトルを用いることによって、各
部の実効電流を小さくでき、効率向上が可能である。
ＴON、第２のスイッチング手段のオン期間をＴOFFとす
ると、可飽和リアクトル２１の磁束のリセット条件から ＶIN×ＴON−（ＶC−ＶIN）×ＴOFF＝０ コンデンサの保持電圧はＶCは ＶC＝（ＴON＋ＴOFF）×ＶIN／ＴOFF となる。また、可飽和リアクトル２１には直流成分は流
れないため、ＩLの平均値は０となる。従ってＩ1の平均
値も０となり、理論的には入力直流電源１１は電力を供
給する必要はなく、寄生の抵抗による損失のみが発生す
る。さらに可飽和リアクトルを用いることによって、各
部の実効電流を小さくでき、効率向上が可能である。
【００８８】
【発明の効果】以上のように本発明によれば、ゲート・
ソース間静電容量に充電された電荷を入力直流電源に帰
還させることができ、かつ、第１、第２のスイッチング
素子もゼロ電圧スイッチングができるのでゲート駆動回
路内の消費電力を減少させ、高周波スイッチングを可能
にする。
ソース間静電容量に充電された電荷を入力直流電源に帰
還させることができ、かつ、第１、第２のスイッチング
素子もゼロ電圧スイッチングができるのでゲート駆動回
路内の消費電力を減少させ、高周波スイッチングを可能
にする。
【図１】本発明の第１の実施例におけるゲート駆動回路
の構成図
の構成図
【図２】本発明の図１の回路における動作波形を示す説
明図
明図
【図３】本発明の第２の実施例におけるゲート駆動回路
の構成図
の構成図
【図４】本発明の図３の回路における動作波形を示す説
明図
明図
【図５】本発明の第３の実施例におけるゲート駆動回路
の構成図
の構成図
【図６】本発明の図５の回路における動作波形を示す説
明図
明図
【図７】本発明の第４の実施例におけるゲート駆動回路
の構成図
の構成図
【図８】本発明の図７の回路における動作波形を示す説
明図
明図
【図９】本発明の第５の実施例におけるゲート駆動回路
の構成図
の構成図
【図１０】本発明の図９の回路における動作波形を示す
説明図
説明図
【図１１】本発明の第６の実施例におけるゲート駆動回
路の構成図
路の構成図
【図１２】本発明の図１１の回路における動作波形を示
す説明図
す説明図
【図１３】従来におけるゲート駆動回路の構成図
【図１４】従来の図１３の回路の動作波形を示す説明図
１１ 入力直流電源 １２ 第１のスイッチング素子 １３ 第１のダイオード １４ 第２のスイッチング素子 １５ 第２のダイオード １６ インダクタンス素子 １７ コンデンサ １８ ＦＥＴ １９ ＦＥＴ８のゲート・ソース間静電容量 ２０ 制御回路 ２１ 可飽和リアクトル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 1/08
Claims (4)
- 【請求項１】 入力直流電源と交互にオンオフ動作する
第１のスイッチング手段及び第２のスイッチング手段と
を直列に接続し、かつ前記第１のスイッチング手段また
は前記第２のスイッチング手段の両端に、インダクタン
ス素子とコンデンサの直列回路を接続し、前記第１また
は前記第２のスイッチング手段、もしくは前記インダク
タンス素子の両端に発生する電圧により、ゲートを駆動
するように構成したことを特徴とするゲート駆動回路。 - 【請求項２】 入力直流電源と第１のスイッチング手段
とインダクタンス素子とを直列に接続し、かつ前記イン
ダクタンス素子の両端に、前記第１のスイッチング手段
と交互にオンオフを繰り返す第２のスイッチング手段と
コンデンサとの直列回路を接続し、前記第１または前記
第２のスイッチング手段、もしくは前記インダクタンス
素子の両端に発生する電圧によりゲートを駆動するよう
に構成したことを特徴とするゲート駆動回路。 - 【請求項３】 入力直流電源と第１のスイッチング手段
とインダクタンス素子とを直列に接続し、かつ前記第１
のスイッチング手段の両端に、前記第１のスイッチング
手段と交互にオンオフを繰り返す第２のスイッチング手
段とコンデンサとの直列回路を接続し、前記第１または
前記第２のスイッチング手段、もしくは前記インダクタ
ンス素子の両端に発生する電圧によりゲートを駆動する
ように構成したことを特徴とするゲート駆動回路。 - 【請求項４】 インダクタンス素子が可飽和リアクトル
である請求項１，２または３記載のゲート駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06369593A JP3250308B2 (ja) | 1993-03-23 | 1993-03-23 | ゲート駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06369593A JP3250308B2 (ja) | 1993-03-23 | 1993-03-23 | ゲート駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06276724A JPH06276724A (ja) | 1994-09-30 |
| JP3250308B2 true JP3250308B2 (ja) | 2002-01-28 |
Family
ID=13236776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06369593A Expired - Fee Related JP3250308B2 (ja) | 1993-03-23 | 1993-03-23 | ゲート駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3250308B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102832792A (zh) * | 2012-08-24 | 2012-12-19 | 矽力杰半导体技术(杭州)有限公司 | 一种源极驱动控制电路及其控制方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5196818B2 (ja) * | 2007-03-14 | 2013-05-15 | 株式会社東芝 | 半導体スイッチング素子のドライブ回路及びｘ線高電圧装置 |
| JP6653285B2 (ja) * | 2017-03-21 | 2020-02-26 | 矢崎総業株式会社 | スイッチング制御装置 |
-
1993
- 1993-03-23 JP JP06369593A patent/JP3250308B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102832792A (zh) * | 2012-08-24 | 2012-12-19 | 矽力杰半导体技术(杭州)有限公司 | 一种源极驱动控制电路及其控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06276724A (ja) | 1994-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |