JPH0945576A

JPH0945576A - 積層電子部品の製造方法

Info

Publication number: JPH0945576A
Application number: JP21961595A
Authority: JP
Inventors: Nagato Omori; 長門大森; Teruo Yoshida; 照男吉田
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1995-08-03
Filing date: 1995-08-03
Publication date: 1997-02-14

Abstract

(57)【要約】【目的】小型かつ高性能な積層電子部品を効率よく製
造する。【構成】素子部１となるセラミック成形体１ａの表面
にレジスト１２ａを塗布して、内部電極２が配設される
電極配設用空隙１３を形成すべき位置に対応する部分が
レジスト１２ａに覆われないようなレジストパターン１
２を形成し、素子部１となるセラミック成形体１ａの、
レジスト１２ａに覆われていない部分をドライエッチン
グして内部電極２が配設される電極配設用空隙１３を形
成した後、該電極配設用空隙１３に内部電極２を形成す
る。また、基体（基板）１１上にドライメッキ法により
直接形成するか、あらかじめ形成して基板１１上に接合
したセラミック成形体１ａに、レジストパターン１２を
形成し、ドライエッチングにより電極配設用空隙１３を
形成した後、電極配設用空隙１３に内部電極２を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子部品の製造方
法に関し、詳しくは、積層セラミックコンデンサ、積層
バリスタ、積層圧電素子、多層セラミック基板などの、
セラミック中に内部電極を配設してなる積層電子部品の
製造方法に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】代表的
な積層電子部品の一つである積層セラミックコンデンサ
は、例えば、以下に説明するような方法により製造され
ている。

【０００３】素子寸法より大きな所定の大きさのセラ
ミックグリーンシート上に内部電極形成用の電極ペース
トを付与（印刷）して乾燥させた後、これを複数枚積
層、圧着することにより内部に電極ペースト（内部電
極）が配設された圧着ブロックを形成する。それから、この圧着ブロックを所定の位置でカットし
て個々の素子を切り出し、所定の条件下で焼成する。焼成後、内部電極と導通するように、素子の所定の位
置に電極ペーストを塗布し、これを焼き付けることによ
り端子電極を形成する。

【０００４】ところで、近年、電子回路の高密度化、高
集積化に伴って積層電子部品の一層の小型化が望まれる
に至っており、上記の製造方法において積層電子部品の
小型化を実現しようとすると、セラミック層及び内部電
極の厚みを小さくすることが必要となる。しかし、セラ
ミック層や内部電極の厚みを小さくすると、焼成工程に
おいて、内部電極の切断（電極切れ）や、内部電極の異
常成長による短絡などが発生したり、あるいはセラミッ
ク層に孔が発生して耐電圧性能の低下を招いたりすると
いう問題点があり、積層電子部品をさらに小型化するこ
とは必ずしも容易ではないのが実情である。

【０００５】そこで、上記問題点を解決するために、基
板上に、ＣＶＤ法などを用いてセラミック層と内部電極
（導電体電極）を交互に形成した後、基板を除去する方
法が提案されており（特開平５−３３５１７３号公
報）、この方法は、積層電子部品を構成するセラミック
層及び内部電極がともに緻密で、しかも焼結や焼付けな
どの熱処理が不要であるため、熱応力を受けることがな
く、薄層・多層化を図ることができるという特徴を有し
ている。

【０００６】しかし、この方法においては、ＣＶＤ法な
どによりセラミック層と内部電極とを交互に形成するよ
うにしているため、マスク位置の精度を高く保つことが
必要で、製造設備が複雑になるとともに、セラミック層
と内部電極を交互に形成するための繰返し動作を行うこ
とが必要になるため、生産効率が低いという問題点があ
る。また、上記の方法では集積回路上に直接形成するこ
とが困難であるという問題点がある。

【０００７】本発明は、上記問題点を解決するものであ
り、小型かつ高性能な積層電子部品を効率よく製造する
ことが可能な積層電子部品の製造方法を提供することを
目的とする。

【０００８】

【課題を解決するための手段】上記問題点を解決するた
め、本発明の積層電子部品の製造方法は、セラミック中
に内部電極が配設された構造を有する積層電子部品の製
造方法において、素子部となるセラミック成形体の表面
にレジストを付与して、内部電極が配設される電極配設
用空隙を形成すべき位置に対応する部分がレジストに覆
われないようなレジストパターンを形成するレジストパ
ターン形成工程と、前記素子部となるセラミック成形体
の、前記レジストに覆われていない部分をドライエッチ
ングして内部電極が配設される電極配設用空隙を形成す
るドライエッチング工程と、前記ドライエッチング工程
で形成された電極配設用空隙に内部電極を形成する内部
電極形成工程とを具備することを特徴としている。

【０００９】また、前記素子部となるセラミック成形体
が、絶縁材料からなる基体上に、ドライメッキ法により
形成されたものであることを特徴としている。

【００１０】さらに、前記素子部となるセラミック成形
体が、あらかじめ形成され、絶縁材料からなる基体上に
接合されたものであることを特徴としている。

【００１１】さらに、レジストパターン形成工程、ドラ
イエッチング工程、及び内部電極形成工程を経て素子
（積層電子部品）が形成された後、前記基体を取り除く
ことを特徴としている。

【００１２】さらに、前記内部電極形成工程において、
内部電極をドライメッキ法により形成することを特徴と
している。

【００１３】さらに、前記内部電極形成工程において、
内部電極を湿式メッキ法により形成することを特徴とし
ている。

【００１４】また、前記素子部となるセラミック成形体
を導体上に直接形成するか、あらかじめ形成したセラミ
ック成形体を導体上に接合した後、ドライエッチングに
より電極配設用空隙を形成し、前記導体をカソード電極
として電解メッキを施すことにより内部電極を形成する
工程を経て素子（積層電子部品）を形成した後、前記導
体を取り除くことを特徴としている。

【００１５】

【作用】素子部となるセラミック成形体の表面に、所定
のレジストパターンを形成し、ドライエッチングを行う
ことにより内部電極を配設するための電極配設用空隙を
形成した後、該電極配設用空隙に内部電極を形成するよ
うにしているので、従来の、基板上にＣＶＤ法などによ
りセラミック層と内部電極を交互に形成する方法のよう
にマスクを用い、その位置精度を高く保つようなことが
不要となるため、製造設備を簡略化することが可能にな
るとともに、セラミック層と内部電極を交互に形成する
ための繰返し動作を行うことが不要になるため、生産効
率を向上させることが可能になる。したがって、本発明
の積層電子部品の製造方法によれば、小型かつ高性能な
積層電子部品を効率よく製造することが可能になる。な
お、本発明において、電極配設用空隙を形成するための
ドライエッチング方法としては、プラズマエッチング
法、反応性イオンエッチング（ＲＩＥ）法、集束イオン
ビーム法などの種々の方法を用いることが可能である。

【００１６】また、前記素子部となるセラミック成形体
を、絶縁材料からなる基体上に、ドライメッキ法により
形成することにより、積層電子部品を集積回路上などに
直接形成することが可能になる。なお、セラミック成形
体を形成するためのドライメッキ法としては、ＣＶＤ
法、ＰＣＶＤ法などの公知の種々の方法を用いることが
可能である。

【００１７】さらに、前記素子部となるセラミック成形
体をあらかじめ形成しておき、これを絶縁材料からなる
基体上に接合することによっても、積層電子部品を集積
回路上などに形成することが可能になる。また、この場
合、あらかじめ所定の組成を有するセラミック成形体を
形成しておくことができるので、セラミック成形体をド
ライメッキ法により直接基体上に形成する場合のように
セラミック成形体の組成が制約されることがなく、広範
囲な特性を有する積層電子部品を容易に製造することが
可能になる。

【００１８】また、本発明の積層電子部品の製造方法に
おいては、基体上のセラミック成形体にレジストパター
ンを形成し、ドライエッチング工程、及び内部電極形成
工程を経て素子（積層電子部品）を形成した後、前記基
体を取り除くことにより、独立した積層電子部品を得る
ことが可能になる。

【００１９】さらに、内部電極形成工程において、内部
電極をドライメッキ法により形成することにより、電極
ペーストが印刷されたセラミックグリーンシートを積層
する従来の方法とは異なり、素子部と内部電極の両方の
熱処理が不要になり、熱処理工程での電極切れや内部電
極の短絡などの発生を確実に防止することが可能にな
り、本発明をより実効あらしめることが可能になる。な
お、内部電極を形成するためのドライメッキ法として
は、ＣＶＤ法、真空蒸着法、スパッタリング法などの公
知の種々の方法を用いることが可能である。

【００２０】また、内部電極形成工程において、内部電
極を湿式メッキ法により形成することにより、素子部を
構成するセラミックと内部電極の両方の熱処理が不要に
なるとともに、電極配設用空隙の開口幅が狭く、かつ深
さが深い場合にも、電極配設用空隙の内部に緻密な電極
（内部電極）を形成することが可能になる。なお、湿式
メッキとしては、無電解メッキ法を用いてもよく、また
電解メッキ法を用いてもよい。

【００２１】また、前記素子部となるセラミック成形体
を導体上に直接形成するか、あらかじめ形成したセラミ
ック成形体を導体上に接合した後、ドライエッチングに
より電極配設用空隙を形成し、導体をカソード電極とし
て電解メッキを施すことにより、緻密な内部電極を効率
よく形成することが可能になるとともに、素子（積層電
子部品）が形成された後、導体を取り除くことにより、
複雑な工程を必要とすることなく、小型かつ高性能の積
層電子部品を確実に得ることが可能になる。

【００２２】

【実施例】以下、本発明の実施例を示してその特徴とす
るところをさらに詳しく説明する。

【００２３】［実施例１］図１〜図５は、本発明の一実
施例にかかる積層電子部品の製造方法を示す図である。
なお、この実施例では、図５に示すように、基板（基
体）１１上のセラミックからなる素子部１に、セラミッ
ク層１ａを介して対向するように複数層の内部電極２が
配設され、かつ、素子部１の両端側に内部電極２と導通
する端子電極３が配設された構造を有する積層電子部品
（積層セラミックコンデンサ）１０を製造する場合を例
にとって説明する。

【００２４】まず、図１に示すような平板状の基体
（基板）１１上に、図２に示すように、素子部１となる
板状のセラミック成形体１ａをＣＶＤ法により形成す
る。次いで、セラミック成形体１ａの表面にフォトリソグ
ラフィープロセスによりレジストパターン１２を形成す
る（図３）。このレジストパターン１２は、素子部１と
なるセラミック成形体１ａの内部電極２（図５）が配設
される電極配設用空隙１３（図４）となる位置に対応す
る部分がレジスト１２ａに覆われないようなくし歯状の
形状を有している。それから、ドライエッチングを行い、図４に示すよう
に、セラミック成形体１ａのレジストパターン１２に覆
われていない部分を除去することにより、電極配設用空
隙（貫通溝）１３を形成する。このとき、セラミック成
形体１ａはつづら折り状の構造となっている。なお、こ
の実施例１では、電極配設用空隙１３として貫通溝を形
成したが、電極配設用空隙１３として貫通していない溝
を形成することも可能である。次いで、電極配設用空隙１３に、ドライメッキ法（例
えば蒸着法）により内部電極２を形成する（図５）。そ
れから、必要に応じてレジストパターン１２を除去して
不要電極部分を除去する。なお、この実施例１の積層電
子部品（積層セラミックコンデンサ）１０においては、
素子部１の両端側に形成された電極部分が内部電極２と
導通する端子電極３となっている（図５）。

【００２５】なお、内部電極２を形成し、レジストパタ
ーン１２を除去した後、素子（積層電子部品）１０（図
５）の上面に保護層として、ＳｉＯ₂膜、セラミック
層、樹脂層などを設けることも可能である。

【００２６】また、上記実施例１では、基板１１を素子
（積層電子部品）１０に取り付けたままにしているが、
必要に応じて基板１１を取り除くようにしてもよい。ま
た、基板１１を取り除いた後、素子（積層電子部品）１
０の上下両面に保護層としてＳｉＯ₂膜、セラミック
層、樹脂層などを設けることも可能である。

【００２７】上記実施例１では、一つの積層電子部品
（積層セラミックコンデンサ）を製造する場合を示した
が、複数の積層電子部品を同時に製造することも可能で
ある。すなわち、例えば、基板上に複数の素子部となる
板状のセラミック成形体（マザーセラミック成形体）を
ＣＶＤ法により形成した後、その表面にレジストパター
ンを形成し、ドライエッチングを行って電極配設用空隙
（貫通溝）を形成した後、ドライメッキを行うことによ
り、図６に示すように、基板１１上のマザーセラミック
成形体３１ａの電極配設用空隙１３に内部電極２が配設
されたマザーブロック３０（図６）を形成し、これを図
７に示すように、所定の位置でカットして個々の素子
（積層電子部品）１０を切り出すことにより、複数の積
層電子部品を同時に製造することができる。

【００２８】なお、この場合においても、基板１１を素
子（積層電子部品）１０に取り付けたままにしてもよ
く、また、必要に応じて素子（積層電子部品）１０から
基板１１を取り除くようにしてもよい。さらに、必要に
応じて、素子（積層電子部品）１０の上下の露出面に保
護層として、ＳｉＯ₂膜、セラミック層、樹脂層（図示
せず）などを設けてもよい。

【００２９】発明をさらに詳しく説明するため、以下に
積層電子部品（積層セラミックコンデンサ）を製造する
場合の具体例を示す。

【００３０】具体例なお、この具体例は、複数の積層電子部品を同時に製造
するものであるが、理解を容易にするため、単一の積層
電子部品を製造する場合の製造工程を示す図１〜図５を
参照しつつ説明を行い、必要に応じて、複数の積層電子
部品を同時に製造する場合の製造工程を示す図６，図７
を参照することとする。

【００３１】図８は、誘電体セラミックからなるセラミ
ック成形体（誘電体素子部）を形成するのに用いた熱Ｃ
ＶＤ装置の概略構成を示す図である。この熱ＣＶＤ装置
は、チャンバー２１、基板１１（図１など）がセットさ
れるサセプタ２２、Ｏ₂ガスの供給路２３、Ａｒキャリ
アガスの供給路２４、チタンイソプロポキシド（ＴＩ
Ｐ）を入れたベッセル２５、四エチル鉛（Ｐｂ（Ｃ
₂Ｈ₅）₄）を入れたベッセル２６、ベッセル２５及び２
６に取り付けられたバルブ２７，２８を備えて構成され
ており、ベッセル２５及び２６は、Ａｒキャリアガスの
供給路２４と並列に配設されている。

【００３２】以下、この熱ＣＶＤ装置を用いて積層電子
部品を製造する方法について説明する。

【００３３】まず、基板１１（図１，図６）として、
幅及び長さがそれぞれ７．５cm、厚み０．２mmのＳｉＯ
₂基板を用意し、これを図８の熱ＣＶＤ装置のサセプタ
２２上にセットした。次いで、サセプタ２２を６００℃に加熱した状態でチ
タンイソプロポキシドを入れたベッセル２５のバルブ２
７と、四エチル鉛を入れたベッセル２６のバルブ２８を
開いて、気化したチタンイソプロポキシド及び四エチル
鉛の各原料ガスをＡｒキャリアガスとともに、チャンバ
ー２１に供給し、この原料ガスをＯ₂ガスとともに基板
１１（図１など）に吹き付けて反応させ、図２に示すよ
うに、基板１１上に厚さ２μmのチタン酸鉛薄膜（セラ
ミック成形体）１ａ（詳しくは、マザーセラミック成形
体３１ａ（図６））を形成した。それから、このチタン酸鉛薄膜１ａの表面に、レジス
ト１２ａとして、ポリイミド樹脂を塗布し、所定のパタ
ーン２９（図９）を用いて露光を行い、さらに現像処理
を施すことにより、レジストパターン１２（図３）を形
成した。なお、ここで用いた露光用のパターン２９（図
９）の各部の寸法は次の通りである。空隙形成用スリット部の幅Ａ＝０．５μm スリット部と交互に配設された帯状部の幅Ｂ＝０．５μm 全体の長さＣ＝１５０μm 全体の幅Ｄ＝１４０μm その後、ドライエッチングを行い、図４に示すよう
に、セラミック成形体１ａのレジストパターン１２に覆
われていない部分を除去することにより、電極配設用空
隙（貫通溝）１３を形成した。次いで、電極配設用空隙１３に、Ｃｕを蒸着すること
により内部電極２を形成した（図５及び図６）。それから、剥離液によりレジストパターン１２を剥離
した後、図７に示すように、ダイシングソーによって個
々の素子（積層電子部品）１０を切り分け、例えば図５
に示すような、厚みＴ＝０．２０２mm、長さＬ＝１５０
μm、幅Ｗ＝１５０μm、素子厚ｔ₁（セラミック層１ａ
（図５）の厚み）＝０．５μm、内部電極厚ｔ₂＝０．５
μm、積層数Ｎ−１＝１４０層の積層セラミックコンデ
ンサ１０を得た。

【００３４】得られた積層セラミックコンデンサについ
てその電気特性を測定したところ（ｎ＝５０、測定条件
＝１ｋＨｚ、０．５Ｖ）、静電容量＝４００ｐＦ，誘電
損失＝６．５％、内部電極の短絡発生率＝０個／５０個
（試料数）という結果が得られた。

【００３５】上述のように、基板１１上に熱ＣＶＤ法に
よりセラミック成形体１ａ（マザーセラミック成形体３
１ａ）を形成し、その表面にレジストパターン１２を形
成した後、ドライエッチングにより電極配設用空隙１３
を形成し、該電極配設用空隙１３にＣｕを蒸着すること
により内部電極２を形成するようにしているので、素子
部１及び内部電極２を形成した後の熱処理が不要にな
り、薄層・多層構造を有する、高信頼性、高性能の積層
電子部品（積層セラミックコンデンサ）を容易かつ確実
に製造することが可能になる。また、この実施例１の方
法によれば、基板上に容易に積層電子部品の素子部を形
成することが可能になり、集積回路上に直接積層電子部
品を形成するができる。

【００３６】［実施例２］上記実施例１（及び具体例）
では、基板１１上に素子部１となるセラミック成形体を
形成した場合について説明したが、この実施例２では、
独立した表面実装型の積層セラミックコンデンサを製造
した。

【００３７】まず、セラミック原料として、 0.89（Ｓｒ_0.7Ｃａ_0.18Ｐｂ_0.12）ＴｉＯ₃＋0.11（Ｂｉ
₂Ｏ₃・3ＴｉＯ₂）にガラスを添加したものを用い、これに、有機バインダ
ーなどを加えて分散混合した。それから、乾燥を行った後、機械プレスにより成形
し、厚み＝３mm、長さ＝５０mm、幅＝２０mmの板状の成
形体を得た。そして、この成形体を脱脂、焼成して、厚
み＝２．４mm、長さ＝３９mm、幅＝１６mmの焼結体を得
た。次に、これをダイシングソーにより、厚み＝０．４m
m、長さ＝３５mm、幅＝２．２mmにカットして、短冊状
のセラミック成形体を得た。そして、このセラミック成形体を、厚み０．２mmの平
滑なＡｌ₂Ｏ₃基板上に接着し、その後、実施例１と同様
の手順により、図９に示すようなパターン２９を用いて
露光を行い、さらに現像処理を施すことにより、レジス
トパターンを形成した。なお、ここで用いた露光用のパ
ターン２９（図９）の各部の寸法は次の通りである。空隙形成用スリット部の幅Ａ＝１．０μm スリット部と交互に配設された帯状部の幅Ｂ＝１．５μm 全体の長さＣ＝３００μm 全体の幅Ｄ＝２５０μm その後、ドライエッチングを行い、セラミック成形体
のレジストパターンに覆われていない部分を深さが０．
２mmになるように除去することにより、電極配設用空隙
（貫通していない溝）を形成した。次いで、電極配設用空隙に、Ｃｕを蒸着することによ
り内部電極を形成した後、ダイシングソーによって個々
の素子（積層電子部品）を切り分け、厚み＝０．６mm、
長さ＝３００μm、幅＝３００mm、素子厚＝１．５μm、
内部電極厚＝１．０μm、積層数Ｎ−１＝１００層の積
層セラミックコンデンサを得た。

【００３８】得られた積層セラミックコンデンサについ
てその電気特性を測定したところ（ｎ＝５０、測定条件
＝１ｋＨｚ、０．５Ｖ）、静電容量＝２０ｎＦ，誘電損
失＝３．８％、内部電極の短絡発生率＝０個／５０個
（試料数）という結果が得られた。

【００３９】また、上記のような蒸着法ではなく、無電
解メッキによってＣｕを成長させることにより内部電極
を形成した。具体的には、レジストパターンを形成する
際に、Ａｌ₂Ｏ₃基板裏面にもレジストを塗布、現像し、
表面被膜を施した後、無電解メッキを行い、レジストパ
ターンを剥離して余分な電極を除去し、以後同様にし
て、厚み＝０．６mm、長さ＝３００μm、幅＝３００m
m、素子厚＝１．５μm、内部電極厚＝１．０μm、積層
数Ｎ−１＝１００層の積層セラミックコンデンサを得
た。

【００４０】得られた積層セラミックコンデンサについ
てその電気特性を測定したところ（ｎ＝５０、測定条件
＝１ｋＨｚ、０．５Ｖ）、静電容量＝２０．５ｎＦ，誘
電損失＝３．６％、内部電極の短絡発生率＝０個／５０
個（試料数）という結果が得られた。

【００４１】この実施例２の方法によれば、所定の組成
を有するセラミック成形体をあらかじめ形成しておき、
これを基板に接着した後、電極配設用空隙の形成、内部
電極の形成、個々の素子（積層電子部品）の切り分けな
どを経て積層電子部品を製造するようにしているので、
実施例１の場合と同様の効果を得ることができるととも
に、セラミック成形体をドライメッキ法により直接基体
上に形成する場合のようにセラミック成形体の組成が制
約されることがないため、広範囲な特性を有する積層電
子部品を容易に製造することが可能になる。

【００４２】［実施例３］この実施例では、まず、図１０(ａ)に示すように、Ａ
ｌ₂Ｏ₃からなる厚みが０．２mmの基板１１上に離型層１
１ａを設け、その上に、蒸着法により厚み＝０．２μm
のＣｕ薄膜１１ｂを形成した後、このＣｕ薄膜１１ｂの
表面に、実施例１の場合と同様にしてチタン酸鉛薄膜
（セラミック成形体）１ａを形成し、さらにその表面に
レジストパターン１２を形成した後、ドライエッチング
を行ってチタン酸鉛薄膜１ａに電極配設用空隙１３を形
成した。それから、Ｃｕ薄膜１１ｂをカソードとして、Ｎｉメ
ッキ浴中でニッケル電解メッキを施し、図１０（ｂ）に
示すように、電極配設用空隙１３にニッケルからなる内
部電極２を形成した。その後、レジスト剥離処理を行い、表面を清浄化した
後、図１０(ｃ)に示すように、素子（積層電子部品）１
０（マザーブロック３０）の表面側に保護層として、厚
みが１．５mmのＳｉＯ₂基板１４を接着した。次いで、図１０(ｄ)に示すように、基板１１を除去し
た後、エッチングを行ってカソードとして使用したＣｕ
薄膜を除去した。それから、ダイシングソーによって個々の素子（積層
電子部品）１０を切り分け、厚み＝１．５０２mm、長さ
＝１５０μm、幅＝１５０mm、素子厚＝０．５μm、内部
電極厚＝０．５μm、積層数Ｎ−１＝１４０層の積層セ
ラミックコンデンサを得た。

【００４３】得られた積層セラミックコンデンサについ
てその電気特性を測定したところ（ｎ＝５０、測定条件
＝１ｋＨｚ、０．５Ｖ）、静電容量＝３８０ｐＦ，誘電
損失＝７．２％、内部電極の短絡発生率＝０個／５０個
（試料数）という結果が得られた。

【００４４】この実施例３の方法によれば、電解メッキ
により内部電極を形成するようにしているので、実施例
１の場合と同様の効果を得ることができるとともに、電
極配設用空隙の開口幅が狭く、かつ深さが深い場合に
も、電極配設用空隙の内部に緻密な電極（内部電極）を
形成することができる。

【００４５】なお、上記の実施例では、内部電極を構成
する材料としてＣｕ，Ｎｉを用いた場合について説明し
たが、内部電極を構成する材料はＣｕ，Ｎｉに限られる
ものではなく、その他の種々の電極材料を用いることが
可能である。

【００４６】また、積層電子部品を構成するセラミック
の種類についても上記実施例に限定されるものではな
く、誘電体セラミック、圧電体セラミックなど種々のセ
ラミックを用いた積層電子部品を製造する場合にも本発
明を適用することが可能である。

【００４７】本発明は、さらにその他の点においても上
記実施例に限定されるものではなく、レジストパターン
の形成方法、電極配設用空隙を形成するためのドライエ
ッチング方法の種類、内部電極形成方法の種類などに関
し、発明の要旨の範囲内において種々の応用、変形を加
えることが可能である。

【００４８】

【発明の効果】上述のように、本発明の積層電子部品の
製造方法は、素子部となるセラミック成形体の表面に、
所定のレジストパターンを形成し、ドライエッチングを
行うことにより内部電極を配設するための電極配設用空
隙を形成した後、該電極配設用空隙に内部電極を形成す
るようにしているので、従来の、基板上にＣＶＤ法など
によりセラミック層と内部電極を交互に形成する方法の
ようにマスクを用いることが不要で、製造設備を簡略化
することができるとともに、セラミック層と内部電極を
交互に形成するための繰返し動作を行うことが不要にな
るため、生産効率を向上させることが可能になる。した
がって、本発明の積層電子部品の製造方法によれば、小
型かつ高性能な積層電子部品を効率よく製造することが
可能になる。

【００４９】また、素子部となるセラミック成形体を、
絶縁材料からなる基体上に、ドライメッキ法により形成
することにより、積層電子部品を集積回路上などに直接
形成することが可能になる。

【００５０】さらに、前記素子部となるセラミック成形
体をあらかじめ形成しておき、これを絶縁材料からなる
基体上に接合することによっても、積層電子部品を集積
回路上などに形成することが可能になる。また、この場
合、あらかじめ所定の組成を有するセラミック成形体を
形成しておくことができるので、セラミック成形体をド
ライメッキ法により直接基体上に形成する場合のように
セラミック成形体の組成が制約されることがなく、広範
囲な特性を有する積層電子部品を容易に製造することが
できる。

【００５１】また、基体上のセラミック成形体にレジス
トパターンを形成し、ドライエッチング工程、及び内部
電極形成工程を経て素子（積層電子部品）を形成した後
に基体を取り除くことにより、独立した積層電子部品を
得ることが可能になる。

【００５２】さらに、内部電極形成工程において、内部
電極をドライメッキ法により形成することにより、電極
ペーストが印刷されたセラミックグリーンシートを積層
する従来の方法とは異なり、素子部と内部電極の両方の
熱処理が不要になり、熱処理工程での電極切れや内部電
極の短絡などの発生を確実に防止することが可能にな
り、本発明をより実効あらしめることができる。

【００５３】また、内部電極形成工程において、内部電
極を湿式メッキ法により形成することにより、素子（積
層電子部品）を構成するセラミックと内部電極の両方の
熱処理が不要になるとともに、電極配設用空隙の開口幅
が狭く、かつ深さが深い場合にも、電極配設用空隙の内
部に緻密な電極（内部電極）を形成することができる。

【００５４】また、素子部となるセラミック成形体を導
体上に直接形成するか、あらかじめ形成したセラミック
成形体を導体上に接合した後、ドライエッチングにより
電極配設用空隙を形成し、導体をカソード電極として電
解メッキを施すことにより、緻密な内部電極を効率よく
形成することができるようになるとともに、素子（積層
電子部品）が形成された後、導体を取り除くことによ
り、複雑な工程を必要とすることなく、小型かつ高性能
の積層電子部品を確実に得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例にかかる積層電子部品の製造
方法において用いた基板を示す図である。

【図２】本発明の一実施例にかかる積層電子部品の製造
方法において、基板上にセラミック成形体を形成した状
態を示す図である。

【図３】本発明の一実施例にかかる積層電子部品の製造
方法において、セラミック成形体上にレジストパターン
を形成した状態を示す図である。

【図４】本発明の一実施例にかかる積層電子部品の製造
方法において、セラミック成形体に電極配設用空隙部を
形成した状態を示す図である。

【図５】本発明の一実施例にかかる積層電子部品の製造
方法において、電極配設用空隙部に内部電極を形成した
状態を示す図である。

【図６】本発明の他の実施例にかかる積層電子部品の製
造方法の一工程において、電極配設用空隙に内部電極を
形成した状態を示す図である。

【図７】本発明の他の実施例にかかる積層電子部品の製
造方法の一工程において、個々の素子（積層電子部品）
を切り出した状態を示す図である。

【図８】本発明の実施例において、誘電体セラミックか
らなる素子部を形成するのに用いた熱ＣＶＤ装置の概略
構成を示す図である。

【図９】本発明の実施例において、レジストパターンを
形成するのに用いた露光用のパターンを示す図である。

【図１０】(ａ)〜(ｄ)は本発明の他の実施例にかかる積
層電子部品の製造方法の各工程を示す図である。

【符号の説明】

１素子部１ａセラミック成形体２内部電極３端子電極１０素子（積層電子部品）１１基板（基体）１１ａ離型層１１ｂＣｕ薄膜１４保護層（ＳｉＯ₂基板）１２レジストパターン（レジスト膜）１２ａレジスト１３電極配設用空隙２１チャンバー２２サセプタ２３Ｏ₂ガスの供給路２４Ａｒキャリアガスの供給路２５ＴＩＰを入れたベッセル２６四エチル鉛を入れたベッセル２７，２８バルブ２９レジストパターンの作成に用いたパ
ターン３０マザーブロック３１ａマザーセラミック成形体

Claims

【特許請求の範囲】

【請求項１】セラミック中に内部電極が配設された構
造を有する積層電子部品の製造方法において、素子部となるセラミック成形体の表面にレジストを付与
して、内部電極が配設される電極配設用空隙を形成すべ
き位置に対応する部分がレジストに覆われないようなレ
ジストパターンを形成するレジストパターン形成工程
と、前記素子部となるセラミック成形体の、前記レジストに
覆われていない部分をドライエッチングして内部電極が
配設される電極配設用空隙を形成するドライエッチング
工程と、前記ドライエッチング工程で形成された電極配設用空隙
に内部電極を形成する内部電極形成工程とを具備するこ
とを特徴とする積層電子部品の製造方法。
【請求項２】前記素子部となるセラミック成形体が、
絶縁材料からなる基体上に、ドライメッキ法により形成
されたものであることを特徴とする請求項１記載の積層
電子部品の製造方法。
【請求項３】前記素子部となるセラミック成形体が、
あらかじめ形成され、絶縁材料からなる基体上に接合さ
れたものであることを特徴とする請求項１記載の積層電
子部品の製造方法。
【請求項４】レジストパターン形成工程、ドライエッ
チング工程、及び内部電極形成工程を経て素子（積層電
子部品）が形成された後、前記基体を取り除くことを特
徴とする請求項２又は３記載の積層電子部品の製造方
法。
【請求項５】前記内部電極形成工程において、内部電
極をドライメッキ法により形成することを特徴とする請
求項１，２，３又は４記載の積層電子部品の製造方法。
【請求項６】前記内部電極形成工程において、内部電
極を湿式メッキ法により形成することを特徴とする請求
項１，２，３又は４記載の積層電子部品の製造方法。
【請求項７】前記素子部となるセラミック成形体を導
体上に直接形成するか、あらかじめ形成したセラミック
成形体を導体上に接合した後、ドライエッチングにより
電極配設用空隙を形成し、前記導体をカソード電極とし
て電解メッキを施すことにより内部電極を形成する工程
を経て素子（積層電子部品）を形成した後、前記導体を
取り除くことを特徴とする請求項６記載の積層電子部品
の製造方法。