JPH0936753A - 記号長コードに従って冗長情報を発生するためにデータのブロックをエンコードする方法、一連のデータワードとしてエンコーダにより受取られるブロックフォーマット化されたデータを記号長リードソロモンコードに従ってエンコードする方法、およびワード形式エンコーダ - Google Patents
記号長コードに従って冗長情報を発生するためにデータのブロックをエンコードする方法、一連のデータワードとしてエンコーダにより受取られるブロックフォーマット化されたデータを記号長リードソロモンコードに従ってエンコードする方法、およびワード形式エンコーダInfo
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- JPH0936753A JPH0936753A JP8179249A JP17924996A JPH0936753A JP H0936753 A JPH0936753 A JP H0936753A JP 8179249 A JP8179249 A JP 8179249A JP 17924996 A JP17924996 A JP 17924996A JP H0936753 A JPH0936753 A JP H0936753A
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- H03—ELECTRONIC CIRCUITRY
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- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
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Abstract
(57)【要約】
【課題】 ワードフォーマット化データブロックをワー
ドクロック信号に応答して処理し８ビット記号コードに
従い冗長発生するワード形式エンコーダを提供する。 【解決手段】 エンコーダは、ワードクロック信号に応
答し８ビット記号コード実現のため１ワードクロックで
受取ったデータワードのバイト半分ずつを各々受取る２
つの並列データ経路を設け、バイトクロックに応答し２
連続バイトの処理後１ワードクロックで標準シーケンシ
ャルエンコーダレジスタ状態を複製し、リードソロモン
データ保全コード実現に使われ、バッファのデータ誤り
の検出機構の設けるためデータチャネルのブロックバッ
ファメモリに一時記憶される関連データブロックへの付
加冗長を発生する。生成多項式とガロア体表現の特別な
選択でガロア体乗算器を削除するエンコーダのハードウ
ェア低減実現例が開示され、これはデータブロック当り
２バイト冗長を発生し、最長伝播経路は１つの乗算器と
２つの加算器を通過する。
ドクロック信号に応答して処理し８ビット記号コードに
従い冗長発生するワード形式エンコーダを提供する。 【解決手段】 エンコーダは、ワードクロック信号に応
答し８ビット記号コード実現のため１ワードクロックで
受取ったデータワードのバイト半分ずつを各々受取る２
つの並列データ経路を設け、バイトクロックに応答し２
連続バイトの処理後１ワードクロックで標準シーケンシ
ャルエンコーダレジスタ状態を複製し、リードソロモン
データ保全コード実現に使われ、バッファのデータ誤り
の検出機構の設けるためデータチャネルのブロックバッ
ファメモリに一時記憶される関連データブロックへの付
加冗長を発生する。生成多項式とガロア体表現の特別な
選択でガロア体乗算器を削除するエンコーダのハードウ
ェア低減実現例が開示され、これはデータブロック当り
２バイト冗長を発生し、最長伝播経路は１つの乗算器と
２つの加算器を通過する。
Description
【０００１】
【発明の分野】この発明は一般的にデータ通信および記
憶システムにおいて誤った伝送からデータのブロックを
保護するためのデータコーディング法および装置の分野
に関する。より特定的には、この発明は、バイトクロッ
ク信号に応答して２つのバイトが処理された後に標準シ
ーケンシャルエンコーダのレジスタ状態を複製するため
に、ワードクロック信号に同期して受取られるデータの
ブロックを、バイト形式記号コードに従って、各データ
ワードを含む２つのデータバイトを１ワードクロックサ
イクルにわたって並列処理することによりエンコードす
るワード形式システマティックエンコーダに関する。
憶システムにおいて誤った伝送からデータのブロックを
保護するためのデータコーディング法および装置の分野
に関する。より特定的には、この発明は、バイトクロッ
ク信号に応答して２つのバイトが処理された後に標準シ
ーケンシャルエンコーダのレジスタ状態を複製するため
に、ワードクロック信号に同期して受取られるデータの
ブロックを、バイト形式記号コードに従って、各データ
ワードを含む２つのデータバイトを１ワードクロックサ
イクルにわたって並列処理することによりエンコードす
るワード形式システマティックエンコーダに関する。
【０００２】
【発明の背景】デジタルデータ通信および記憶システム
においては、データチャネルの始めから終りまでユーザ
のデータの保全性を維持することが望ましい。磁気記録
システムに関しては、データを劣化する記憶媒体へのお
よびそこからの信頼性のある読出／書込プロセスを与え
ることに加えて、実際のトランスデューサヘッド／媒体
インタフェースに先立つチャネルの部分部分でのデータ
保全性を維持することがさらに望ましい。
においては、データチャネルの始めから終りまでユーザ
のデータの保全性を維持することが望ましい。磁気記録
システムに関しては、データを劣化する記憶媒体へのお
よびそこからの信頼性のある読出／書込プロセスを与え
ることに加えて、実際のトランスデューサヘッド／媒体
インタフェースに先立つチャネルの部分部分でのデータ
保全性を維持することがさらに望ましい。
【０００３】誤り検出および訂正技術は、典型的には、
雑音のある通信または記録チャネルを介する伝送中にデ
ータブロックを誤りから保護するための、何らかの形式
の付加される冗長情報に依存する。この付加される冗長
度は、保護されるべきデータブロックを形成する正確な
ビットパターンから発生され、およびしたがってそれに
依存する。受信端でのデータの保全性は、（送信端でそ
の冗長度を発生するのに用いられた同じコーディングア
ルゴリズムを用いて、）受信されたデータブロックから
その冗長度を再生し、次いでその再生された冗長度を元
の付加された冗長度と比較することによってチェックさ
れる。この比較の後、データ誤りがあると判断される場
合には、データを再送信または再読出するよう、または
誤り訂正能力を有するコードの場合にはデータ誤りを物
理的に訂正するよう要求がなされ得る。
雑音のある通信または記録チャネルを介する伝送中にデ
ータブロックを誤りから保護するための、何らかの形式
の付加される冗長情報に依存する。この付加される冗長
度は、保護されるべきデータブロックを形成する正確な
ビットパターンから発生され、およびしたがってそれに
依存する。受信端でのデータの保全性は、（送信端でそ
の冗長度を発生するのに用いられた同じコーディングア
ルゴリズムを用いて、）受信されたデータブロックから
その冗長度を再生し、次いでその再生された冗長度を元
の付加された冗長度と比較することによってチェックさ
れる。この比較の後、データ誤りがあると判断される場
合には、データを再送信または再読出するよう、または
誤り訂正能力を有するコードの場合にはデータ誤りを物
理的に訂正するよう要求がなされ得る。
【０００４】現代の磁気記憶システムにおいては、主誤
り訂正コード（ＥＣＣ）は、磁気媒体自体の記憶面へお
よびそこからデータを読出しおよび書込むプロセス中に
生ずる、データブロックにおける誤りを検出し訂正する
のに用いられる。典型的には異なるエンコードアルゴリ
ズムを利用するクロスチェックコード（ＸＣＨＫ）が、
ＥＣＣによって実行される訂正が正しく行なわれること
をチェックするのに用いられてきた。オンザフライ誤り
訂正を行なうためにＥＣＣおよびＸＣＨＫを実現するデ
ィスクドライブデータ記憶システムの一例が、共通の譲
受人に譲渡された、ピータンソン（Peterson）らへの
「組込デジタル制御装置を伴なうオンザフライ誤り訂正
（“On-The-Fly Error Correction With Embedded Digi
tal Controller”）」と題される米国特許第５，２４
１，５４６号に開示される。共通の譲受人に譲渡され
た、アングイェン（Nguyen）らへの「オンザフライリー
ドソロモン誤り訂正コードのためのクロスチェック
（“Cross-Checking For On-The-FlyReed-Solomon Erro
r Correction Code”）」と題される米国特許第５，４
２２，８９５号には、改良されたクロスチェックコード
および方策が開示されている。
り訂正コード（ＥＣＣ）は、磁気媒体自体の記憶面へお
よびそこからデータを読出しおよび書込むプロセス中に
生ずる、データブロックにおける誤りを検出し訂正する
のに用いられる。典型的には異なるエンコードアルゴリ
ズムを利用するクロスチェックコード（ＸＣＨＫ）が、
ＥＣＣによって実行される訂正が正しく行なわれること
をチェックするのに用いられてきた。オンザフライ誤り
訂正を行なうためにＥＣＣおよびＸＣＨＫを実現するデ
ィスクドライブデータ記憶システムの一例が、共通の譲
受人に譲渡された、ピータンソン（Peterson）らへの
「組込デジタル制御装置を伴なうオンザフライ誤り訂正
（“On-The-Fly Error Correction With Embedded Digi
tal Controller”）」と題される米国特許第５，２４
１，５４６号に開示される。共通の譲受人に譲渡され
た、アングイェン（Nguyen）らへの「オンザフライリー
ドソロモン誤り訂正コードのためのクロスチェック
（“Cross-Checking For On-The-FlyReed-Solomon Erro
r Correction Code”）」と題される米国特許第５，４
２２，８９５号には、改良されたクロスチェックコード
および方策が開示されている。
【０００５】その開示がここに引用により援用されるこ
れらの特許では、ＥＥＣとクロスチェックとの組合せ
が、所与のＥＣＣコーデイング方策に対するＥＣＣ訂正
誤りの統計学的な可能性を小さくする。しかしながら、
ＥＣＣおよびクロスチェックコードは、動作において、
劣化する記憶媒体上での情報の記憶に関連する誤りの検
出および訂正に限定される。
れらの特許では、ＥＥＣとクロスチェックとの組合せ
が、所与のＥＣＣコーデイング方策に対するＥＣＣ訂正
誤りの統計学的な可能性を小さくする。しかしながら、
ＥＣＣおよびクロスチェックコードは、動作において、
劣化する記憶媒体上での情報の記憶に関連する誤りの検
出および訂正に限定される。
【０００６】共通の譲受人に譲渡された、１９９５年６
月３０日出願の「ディスクドライブバッファ内のデータ
を保護するための方法および装置（“Method And Appar
atusTo Protect Data Within A Disk Drive Buffer
”）」と題される同時係属米国特許出願には、ＥＣＣ
のクロスチェックコードをデータ保全コードとして利用
する、ブロックバッファメモリにおけるデータを保護す
るためのアーキテクチャが開示される。その開示全体を
ここに引用により援用するこの出願では、ＥＣＣによる
訂正誤りを検出するのに用いられるのと同じチェックコ
ードが、好ましくはホストインタフェース回路において
実現され、データチャネルの読出経路と書込経路との両
方においてブロックメモリバッファを通してデータ保全
性チェックを行なう能力を設ける。その出願に開示され
るデータ保全コードアーキテクチャは、これまでにおい
てはブロックメモリバッファを保護するために用いられ
てきた、より強力でないパリティチェックおよび巡回冗
長コードにとって代わる。
月３０日出願の「ディスクドライブバッファ内のデータ
を保護するための方法および装置（“Method And Appar
atusTo Protect Data Within A Disk Drive Buffer
”）」と題される同時係属米国特許出願には、ＥＣＣ
のクロスチェックコードをデータ保全コードとして利用
する、ブロックバッファメモリにおけるデータを保護す
るためのアーキテクチャが開示される。その開示全体を
ここに引用により援用するこの出願では、ＥＣＣによる
訂正誤りを検出するのに用いられるのと同じチェックコ
ードが、好ましくはホストインタフェース回路において
実現され、データチャネルの読出経路と書込経路との両
方においてブロックメモリバッファを通してデータ保全
性チェックを行なう能力を設ける。その出願に開示され
るデータ保全コードアーキテクチャは、これまでにおい
てはブロックメモリバッファを保護するために用いられ
てきた、より強力でないパリティチェックおよび巡回冗
長コードにとって代わる。
【０００７】しかしながら、このようなコードの実現
は、利用されるコードの記号期間に対応するクロックへ
の容易なアクセスを有さないシステムでは問題があっ
た。たとえば、２５６元ガロア体ＧＦ（２8 ）について
の８ビットのリードソロモン記号コードを利用する適用
例の場合には、図３に示されるような従来のシーケンシ
ャルエンコーダを通じてデータバイトをシーケンシャル
にクロックするのにバイトクロックが必要とされてい
た。したがって、コーディング保護が求められるデータ
経路の部分においてＮビットの記号コードに対応するク
ロック信号への容易なアクセスを有さない適用例では、
Ｎビットのリードソロモン記号コードの使用は困難であ
った。
は、利用されるコードの記号期間に対応するクロックへ
の容易なアクセスを有さないシステムでは問題があっ
た。たとえば、２５６元ガロア体ＧＦ（２8 ）について
の８ビットのリードソロモン記号コードを利用する適用
例の場合には、図３に示されるような従来のシーケンシ
ャルエンコーダを通じてデータバイトをシーケンシャル
にクロックするのにバイトクロックが必要とされてい
た。したがって、コーディング保護が求められるデータ
経路の部分においてＮビットの記号コードに対応するク
ロック信号への容易なアクセスを有さない適用例では、
Ｎビットのリードソロモン記号コードの使用は困難であ
った。
【０００８】したがって、ワードクロックのみが利用可
能である環境において記号配向のリードソロモンのため
の回路実現例を提供することは望ましいであろう。「ワ
ード」という語は、ここでは、記号サイズの２倍のビッ
ト列を示すのに用いられる。したがって、８ビット（つ
まりバイト）の記号サイズに対してはワード長は１６ビ
ットとなり、１０ビットの記号コードは２０ビットのワ
ード長を有することになる。このような実現例の特に望
ましい局面は、２つのデータ記号を一度に並列にかつワ
ードクロックに同期して処理して、Ｎビットのリードソ
ロモン記号コードをワードクロック（つまり２Ｎの期間
を有する）とともに機能するようにする能力であろう。
さらに、ハードウェアの複雑さが低減され、最長経路長
が最小限にされる、そのようなリードソロモンコードの
実現が望ましいであろう。
能である環境において記号配向のリードソロモンのため
の回路実現例を提供することは望ましいであろう。「ワ
ード」という語は、ここでは、記号サイズの２倍のビッ
ト列を示すのに用いられる。したがって、８ビット（つ
まりバイト）の記号サイズに対してはワード長は１６ビ
ットとなり、１０ビットの記号コードは２０ビットのワ
ード長を有することになる。このような実現例の特に望
ましい局面は、２つのデータ記号を一度に並列にかつワ
ードクロックに同期して処理して、Ｎビットのリードソ
ロモン記号コードをワードクロック（つまり２Ｎの期間
を有する）とともに機能するようにする能力であろう。
さらに、ハードウェアの複雑さが低減され、最長経路長
が最小限にされる、そのようなリードソロモンコードの
実現が望ましいであろう。
【０００９】
【発明の概要】この発明の一般的な目的は、記号長コー
ドおよびワードクロック信号に応答してそれを実現する
対応するエンコーダ回路を提供することである。
ドおよびワードクロック信号に応答してそれを実現する
対応するエンコーダ回路を提供することである。
【００１０】この発明の別の目的は、ワードクロック信
号に応答してデータブロックを一連のデータワードとし
て受取る、８ビットのリードソロモンコードに従ってデ
ータブロックをエンコードするためのリードソロモンエ
ンコーダを提供することである。
号に応答してデータブロックを一連のデータワードとし
て受取る、８ビットのリードソロモンコードに従ってデ
ータブロックをエンコードするためのリードソロモンエ
ンコーダを提供することである。
【００１１】この発明の別の目的は、２つの連続する記
号期間後にシーケンシャルエンコーダの状態を真似るた
めに、１つのワードクロック期間中に一度に２つのデー
タ記号で演算するリードソロモンデータ保全コードのた
めのエンコーダを提供することである。
号期間後にシーケンシャルエンコーダの状態を真似るた
めに、１つのワードクロック期間中に一度に２つのデー
タ記号で演算するリードソロモンデータ保全コードのた
めのエンコーダを提供することである。
【００１２】この発明のさらに別の目的は、保護される
各データブロックに対しバイト長コードに従って２バイ
トのリードソロモン冗長度を生ずる、１つのワードクロ
ック期間中にデータワードを対応する第１および第２の
並列入力にわたって第１および第２のデータバイトとし
て並列に処理するためのリードソロモンエンコーダを提
供することである。
各データブロックに対しバイト長コードに従って２バイ
トのリードソロモン冗長度を生ずる、１つのワードクロ
ック期間中にデータワードを対応する第１および第２の
並列入力にわたって第１および第２のデータバイトとし
て並列に処理するためのリードソロモンエンコーダを提
供することである。
【００１３】この発明の別の目的は、最長経路において
乗算器の数を最小限にしてリードソロモンエンコーダ／
検出器を通しての全体の遅延を低減するために１つの乗
算器が削除される、上述の特徴の並列入力アーキテクチ
ャを提供することである。
乗算器の数を最小限にしてリードソロモンエンコーダ／
検出器を通しての全体の遅延を低減するために１つの乗
算器が削除される、上述の特徴の並列入力アーキテクチ
ャを提供することである。
【００１４】この発明のより特定的な目的は、リードソ
ロモンエンコーダ／検出器における最長伝播経路が１つ
の乗算器と２つの加算器とを通過する、上述の特徴の、
ハードウェアが最小限にされたアーキテクチャを提供す
ることである。
ロモンエンコーダ／検出器における最長伝播経路が１つ
の乗算器と２つの加算器とを通過する、上述の特徴の、
ハードウェアが最小限にされたアーキテクチャを提供す
ることである。
【００１５】この発明の別のより特定的な目的は、生成
多項式ｇ（ｘ）＝ｚ2 −ｚ＋α206を用い、ガロア体生
成多項式ｐ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ3 ＋ｘ2 ＋１により
定義されかつ０２ｘ（１６進数）に等しい原始アルファ
元を有するＧＦ（２５６）について演算する、データの
ブロックをエンコードするためのリードソロモンワード
形式エンコーダを提供することである。
多項式ｇ（ｘ）＝ｚ2 −ｚ＋α206を用い、ガロア体生
成多項式ｐ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ3 ＋ｘ2 ＋１により
定義されかつ０２ｘ（１６進数）に等しい原始アルファ
元を有するＧＦ（２５６）について演算する、データの
ブロックをエンコードするためのリードソロモンワード
形式エンコーダを提供することである。
【００１６】この発明のこれらのおよび他の目的、特徴
ならびに局面に従うと、記号長リードソロモンコードお
よびそれを実現するためのワード形式システマティック
エンコーダ回路が設けられ、このエンコーダは、ワード
フォーマット化されたデータブロックをワードクロック
信号に同期して受取って、その受取ったデータブロック
に基づき記号長コードに従って冗長情報を発生する。
ならびに局面に従うと、記号長リードソロモンコードお
よびそれを実現するためのワード形式システマティック
エンコーダ回路が設けられ、このエンコーダは、ワード
フォーマット化されたデータブロックをワードクロック
信号に同期して受取って、その受取ったデータブロック
に基づき記号長コードに従って冗長情報を発生する。
【００１７】好ましい実施例では、ワード形式エンコー
ダは２つの並列データ経路が設けられ、その各々は、ワ
ードクロック信号のみが利用可能である環境において８
ビットの記号コードを実現するために、１ワードクロッ
ク期間中に受信されたデータワードのそれぞれのバイト
半分の１つを受取る。好ましいエンコーダは、２つの連
続するバイトが２バイトクロックサイクルにわたって処
理された後に標準シーケンシャル入力エンコーダの状態
を１ワードクロック期間で複製する。
ダは２つの並列データ経路が設けられ、その各々は、ワ
ードクロック信号のみが利用可能である環境において８
ビットの記号コードを実現するために、１ワードクロッ
ク期間中に受信されたデータワードのそれぞれのバイト
半分の１つを受取る。好ましいエンコーダは、２つの連
続するバイトが２バイトクロックサイクルにわたって処
理された後に標準シーケンシャル入力エンコーダの状態
を１ワードクロック期間で複製する。
【００１８】この発明に従うワード形式エンコーダの好
ましい適用例では、データチャネルを通しての伝送中に
ブロックバッファメモリアレイに一時的に記憶されるデ
ータのブロックを保護するデータ保全コードが実現され
る。この開示されるデータ保全コードは、８ビット記号
サイズを有し、保護されるデータの各ブロックに対して
２つの冗長バイト（ｒ＝２）を発生する。現在の好まし
いコードでは、生成多項式およびガロア体表現の特定の
選択によって、ｒ＝２エンコーダのｇ1 乗算器が削除さ
れる、低減されたハードウェア実現例が与えられる。こ
のコードに対する、リードソロモンエンコーダにおける
最長伝播経路は、１つの乗算器と２つの加算器とのみを
通過する。
ましい適用例では、データチャネルを通しての伝送中に
ブロックバッファメモリアレイに一時的に記憶されるデ
ータのブロックを保護するデータ保全コードが実現され
る。この開示されるデータ保全コードは、８ビット記号
サイズを有し、保護されるデータの各ブロックに対して
２つの冗長バイト（ｒ＝２）を発生する。現在の好まし
いコードでは、生成多項式およびガロア体表現の特定の
選択によって、ｒ＝２エンコーダのｇ1 乗算器が削除さ
れる、低減されたハードウェア実現例が与えられる。こ
のコードに対する、リードソロモンエンコーダにおける
最長伝播経路は、１つの乗算器と２つの加算器とのみを
通過する。
【００１９】この発明のこれらのおよび他の局面、特
徴、目的ならびに利点は、図中の同一番号は対応する部
分を示す添付の図面に関連して与えられるこの発明の好
ましい実施例の以下の詳細な説明を考慮すれば、よりよ
く理解され評価されるであろう。
徴、目的ならびに利点は、図中の同一番号は対応する部
分を示す添付の図面に関連して与えられるこの発明の好
ましい実施例の以下の詳細な説明を考慮すれば、よりよ
く理解され評価されるであろう。
【００２０】
【好ましい実施例の詳細な説明】ここで図１を参照する
と、好ましいワード形式エンコーダ（図１のＤＩＢ４）
は、ホストインタフェース２において記号長データ保全
コードを実現するものとして示され、ブロックメモリバ
ッファ６に記憶されるデータブロックに冗長性を与え
る。
と、好ましいワード形式エンコーダ（図１のＤＩＢ４）
は、ホストインタフェース２において記号長データ保全
コードを実現するものとして示され、ブロックメモリバ
ッファ６に記憶されるデータブロックに冗長性を与え
る。
【００２１】ワード形式エンコーダの好ましいデータ保
全コード実現例では、ホスト計算システム１からのデー
タは一連のデータワードとしてホストインタフェース
（破線のボックス２で示される）に送られる。一旦イン
タフェース２の中に入ると、入来データは、２つの別個
の経路に沿って、好ましくはファーストインファースト
アウト（ＦＩＦＯ）シフトレジスタ５であるシフトレジ
スタと、ＤＩＢ４とに与えられる。ホスト１と、たとえ
ばＳＣＳＩまたはＩＤＥインタフェースであってもよい
ホストインタフェース２との間の通信は、特定のホスト
インタフェース２に関連付けられる通信プロトコルに従
って確立される。ＤＩＢエンコーダ回路４は別個のチッ
プ上に形成されてもよいが、それは好ましくはカスタム
ＡＳＩＣパッケージの一部としてインタフェース２のチ
ップに製造される。インタフェース２へのデータ経路
は、ホスト１から受取られるデータのバイトサイズまた
はワードサイズのフォーマット化に対応するために８お
よび１６ビット幅経路の間で切換えられてもよく、ここ
に開示されるワード形式コーディング実現例においては
１６ビットデータワードモードにある。
全コード実現例では、ホスト計算システム１からのデー
タは一連のデータワードとしてホストインタフェース
（破線のボックス２で示される）に送られる。一旦イン
タフェース２の中に入ると、入来データは、２つの別個
の経路に沿って、好ましくはファーストインファースト
アウト（ＦＩＦＯ）シフトレジスタ５であるシフトレジ
スタと、ＤＩＢ４とに与えられる。ホスト１と、たとえ
ばＳＣＳＩまたはＩＤＥインタフェースであってもよい
ホストインタフェース２との間の通信は、特定のホスト
インタフェース２に関連付けられる通信プロトコルに従
って確立される。ＤＩＢエンコーダ回路４は別個のチッ
プ上に形成されてもよいが、それは好ましくはカスタム
ＡＳＩＣパッケージの一部としてインタフェース２のチ
ップに製造される。インタフェース２へのデータ経路
は、ホスト１から受取られるデータのバイトサイズまた
はワードサイズのフォーマット化に対応するために８お
よび１６ビット幅経路の間で切換えられてもよく、ここ
に開示されるワード形式コーディング実現例においては
１６ビットデータワードモードにある。
【００２２】以下により詳細に論じられるように、各ワ
ードフォーマット化されたデータブロック内のデータワ
ードは、インタフェース２回路に与えられるワードクロ
ック信号に同期して、シーケンシャルにクロックされて
ＤＩＢ４に入る。同時に、各データブロックのデータワ
ードは、さらにシーケンシャルにクロックされてＦＩＦ
Ｏ５に入りそこから出て、マルチプレクサ１１を通過し
て、一時記憶キャッシュとして働くブロックメモリバッ
ファ６に送られる。本実施例では１６×６４Ｋメモリア
レイであるバッファ６は、バッファ制御装置１３および
監視マイクロコントローラ１４の制御下でデータバイト
を受取る。
ードフォーマット化されたデータブロック内のデータワ
ードは、インタフェース２回路に与えられるワードクロ
ック信号に同期して、シーケンシャルにクロックされて
ＤＩＢ４に入る。同時に、各データブロックのデータワ
ードは、さらにシーケンシャルにクロックされてＦＩＦ
Ｏ５に入りそこから出て、マルチプレクサ１１を通過し
て、一時記憶キャッシュとして働くブロックメモリバッ
ファ６に送られる。本実施例では１６×６４Ｋメモリア
レイであるバッファ６は、バッファ制御装置１３および
監視マイクロコントローラ１４の制御下でデータバイト
を受取る。
【００２３】データ保全コードによって保護されるべき
データのブロックのすべてのデータワードがＤＩＢエン
コード４およびＦＩＦＯ５を通してクロックされた後、
ＤＩＢエンコード４は好ましくは１つの冗長ワード（図
１および図２においてＤＩＢとラベル付けされる）をク
ロックアウトする。このＤＩＢ冗長度が出力される同じ
クロックサイクル中に、ＤＩＢ冗長度が、マルチプレク
サ１１を通過して、バッファ６に記憶される関連付けら
れるデータブロックに付加されるよう、マルチプレクサ
１１は状態を切換える。バッファ６に記憶されるデータ
ブロックとその付加されるＤＩＢ冗長度とのこの組合せ
は、ここではリードソロモンコードワードと呼ばれる。
データのブロックのすべてのデータワードがＤＩＢエン
コード４およびＦＩＦＯ５を通してクロックされた後、
ＤＩＢエンコード４は好ましくは１つの冗長ワード（図
１および図２においてＤＩＢとラベル付けされる）をク
ロックアウトする。このＤＩＢ冗長度が出力される同じ
クロックサイクル中に、ＤＩＢ冗長度が、マルチプレク
サ１１を通過して、バッファ６に記憶される関連付けら
れるデータブロックに付加されるよう、マルチプレクサ
１１は状態を切換える。バッファ６に記憶されるデータ
ブロックとその付加されるＤＩＢ冗長度とのこの組合せ
は、ここではリードソロモンコードワードと呼ばれる。
【００２４】リードソロモンベースのデータ保全コード
の適用によって保護されるであろう最大ブロック長の問
題を簡単に見ると、２m-1 という式がｍビットのリード
ソロモンコードの「自然ブロック長」を規定する。リー
ドソロモンコードの距離特性によれば、（付加された冗
長度を含む）２m-1 記号まで有するデータブロックつま
り自然ブロック長の場合、任意の２つのコードワード間
の距離はｒ＋１記号に等しい。したがって、２つの冗長
バイト（ｒ＝２）を生ずる８ビットのリードソロモンコ
ードの場合、コードワードが自然ブロック長以下なら
ば、任意の２つの非同一コードワードは少なくとも３バ
イトは異なるよう保証される。このシナリオでは、検出
不可能な３バイトの誤りの、ある組合せが存在する。
の適用によって保護されるであろう最大ブロック長の問
題を簡単に見ると、２m-1 という式がｍビットのリード
ソロモンコードの「自然ブロック長」を規定する。リー
ドソロモンコードの距離特性によれば、（付加された冗
長度を含む）２m-1 記号まで有するデータブロックつま
り自然ブロック長の場合、任意の２つのコードワード間
の距離はｒ＋１記号に等しい。したがって、２つの冗長
バイト（ｒ＝２）を生ずる８ビットのリードソロモンコ
ードの場合、コードワードが自然ブロック長以下なら
ば、任意の２つの非同一コードワードは少なくとも３バ
イトは異なるよう保証される。このシナリオでは、検出
不可能な３バイトの誤りの、ある組合せが存在する。
【００２５】一方、この開示される８ビットデータ保全
コードに対する自然ブロック長制約を超える場合には、
検出不可能な２バイトの誤りの、ある組合せが存在す
る。しかしながら、すべての１バイトの誤りは検出可能
なままである。ＤＲＡＭに関連付けられる生ビット誤り
率が、自然ブロック長を超えるデータブロックにわたる
コードの拡張を保証するほど十分に低い（典型的には１
０-12 以下の大きさである）、ここに開示されるＤＲＡ
Ｍバッファを保護するのに用いられるデータ保全コード
の文脈において、この特定の特性が利用されてもよい。
この８ビットコーディング例の場合、ＤＲＡＭにおいて
セクタサイズ（つまり５１２バイト）までのデータのブ
ロックを保護し、一方で約１０-20 のブロック検出不可
能誤り率を与えるのに、２バイトのリードソロモン冗長
度が用いられてもよいことが統計学的に判断されてい
る。
コードに対する自然ブロック長制約を超える場合には、
検出不可能な２バイトの誤りの、ある組合せが存在す
る。しかしながら、すべての１バイトの誤りは検出可能
なままである。ＤＲＡＭに関連付けられる生ビット誤り
率が、自然ブロック長を超えるデータブロックにわたる
コードの拡張を保証するほど十分に低い（典型的には１
０-12 以下の大きさである）、ここに開示されるＤＲＡ
Ｍバッファを保護するのに用いられるデータ保全コード
の文脈において、この特定の特性が利用されてもよい。
この８ビットコーディング例の場合、ＤＲＡＭにおいて
セクタサイズ（つまり５１２バイト）までのデータのブ
ロックを保護し、一方で約１０-20 のブロック検出不可
能誤り率を与えるのに、２バイトのリードソロモン冗長
度が用いられてもよいことが統計学的に判断されてい
る。
【００２６】ここで書込経路の議論に戻ると、データ
は、バッファ６を通るデータフローを監視マイクロコン
トローラ４とともに調整するバッファ制御装置１３から
受取られる信号に応答して、バッファ６から転送され
る。次に、バッファ６からのデータは、シーケンサ／制
御装置１０に入り、その中に含まれるＤＩＢエンコーダ
／検出器８を通って一度に１コードワードずつ送られ
る。処理のこの段階中、ＤＩＢエンコーダ／検出器８は
検出器として働き、誤りが検出された場合には、ＤＩＢ
８からマイクロコントローラ１４に誤りフラグを送っ
て、その劣化したデータブロックをホスト１が再度送る
よう要求してもよい。
は、バッファ６を通るデータフローを監視マイクロコン
トローラ４とともに調整するバッファ制御装置１３から
受取られる信号に応答して、バッファ６から転送され
る。次に、バッファ６からのデータは、シーケンサ／制
御装置１０に入り、その中に含まれるＤＩＢエンコーダ
／検出器８を通って一度に１コードワードずつ送られ
る。処理のこの段階中、ＤＩＢエンコーダ／検出器８は
検出器として働き、誤りが検出された場合には、ＤＩＢ
８からマイクロコントローラ１４に誤りフラグを送っ
て、その劣化したデータブロックをホスト１が再度送る
よう要求してもよい。
【００２７】次に図２を参照すると、読出経路にわたっ
て転送されるデータを保護するためのデータ保全コード
の動作は、反対方向である以外は、書込経路にわたるコ
ードの動作と同様である。前に付加されたそのＤＩＢ冗
長量とともに記憶媒体１２から読出されたデータブロッ
ク（好ましくは書込処理中に記憶媒体１２に書込まれ
る）は、シーケンサ／制御装置１０に入り、バッファ６
へ伝送され、そこでそれはバッファ制御装置１３の制御
下でホストインタフェース２に送られる前に一時的に記
憶される。
て転送されるデータを保護するためのデータ保全コード
の動作は、反対方向である以外は、書込経路にわたるコ
ードの動作と同様である。前に付加されたそのＤＩＢ冗
長量とともに記憶媒体１２から読出されたデータブロッ
ク（好ましくは書込処理中に記憶媒体１２に書込まれ
る）は、シーケンサ／制御装置１０に入り、バッファ６
へ伝送され、そこでそれはバッファ制御装置１３の制御
下でホストインタフェース２に送られる前に一時的に記
憶される。
【００２８】「ディスクドライブバッファ内のデータを
保護するための方法および装置」と題される、引用され
る特許出願に記載されるように、シーケンサ／制御装置
１０に入るデータブロックは、好ましくはシーケンサ／
制御装置１０内に含まれる主ＥＣＣエンコーダ回路（図
示せず）にさらに好ましくは入る。ＥＣＣエンコーダ
は、エンコーダ回路を通過する各データブロックに応答
して、所定数のＥＣＣチェックバイトを発生する。この
新しく発生されたＥＣＣチェックバイトは次いで、ディ
スクから関連付けられるデータブロックとともに回復さ
れる付加されたＥＣＣチェックバイトと比較される。再
発生されたＥＣＣチェックバイトがディスクから回復さ
れたＥＣＣチェックバイトと一致しない場合には、１つ
以上の誤りがあるとされ、共通の譲受人に譲渡されたピ
ーターソンらへの米国特許第５，２４１，５４６号に開
示される誤り訂正ルーチンが開始されてもよい。
保護するための方法および装置」と題される、引用され
る特許出願に記載されるように、シーケンサ／制御装置
１０に入るデータブロックは、好ましくはシーケンサ／
制御装置１０内に含まれる主ＥＣＣエンコーダ回路（図
示せず）にさらに好ましくは入る。ＥＣＣエンコーダ
は、エンコーダ回路を通過する各データブロックに応答
して、所定数のＥＣＣチェックバイトを発生する。この
新しく発生されたＥＣＣチェックバイトは次いで、ディ
スクから関連付けられるデータブロックとともに回復さ
れる付加されたＥＣＣチェックバイトと比較される。再
発生されたＥＣＣチェックバイトがディスクから回復さ
れたＥＣＣチェックバイトと一致しない場合には、１つ
以上の誤りがあるとされ、共通の譲受人に譲渡されたピ
ーターソンらへの米国特許第５，２４１，５４６号に開
示される誤り訂正ルーチンが開始されてもよい。
【００２９】自身の関連付けられるＤＩＢ冗長度ととも
にデータブロックのデータワードがバッファ６からイン
タフェース回路２に転送されると、ＤＩＢ冗長度を再発
生してその再発生された結果をデータバッファ６から転
送された冗長度と比較する処理が繰返される。インタフ
ェース回路２内のＤＩＢエンコーダ４は、好ましくは、
シーケンサ／制御装置１０のＤＩＢ回路８によって用い
られる同じコーディングアルゴリズムに従って入来デー
タブロックから冗長度を再発生して（好ましくは、ＤＩ
Ｂ８によって利用される同じ８ビット記号コードを実現
するよう、ワードクロックに応答するワード形式処理を
用いる）、その結果をバッファ６からの入来冗長バイト
と比較する。ＤＩＢ値が一致する場合には、その伝送は
誤りがなかったとされる。そうでない場合には、誤りが
あるとされて、その劣化したブロックが記憶媒体１２か
ら再度読出されることを要求してもよい、ＤＩＢ４から
の誤りフラグがマイクロコントローラ１４に通信されて
もよい。
にデータブロックのデータワードがバッファ６からイン
タフェース回路２に転送されると、ＤＩＢ冗長度を再発
生してその再発生された結果をデータバッファ６から転
送された冗長度と比較する処理が繰返される。インタフ
ェース回路２内のＤＩＢエンコーダ４は、好ましくは、
シーケンサ／制御装置１０のＤＩＢ回路８によって用い
られる同じコーディングアルゴリズムに従って入来デー
タブロックから冗長度を再発生して（好ましくは、ＤＩ
Ｂ８によって利用される同じ８ビット記号コードを実現
するよう、ワードクロックに応答するワード形式処理を
用いる）、その結果をバッファ６からの入来冗長バイト
と比較する。ＤＩＢ値が一致する場合には、その伝送は
誤りがなかったとされる。そうでない場合には、誤りが
あるとされて、その劣化したブロックが記憶媒体１２か
ら再度読出されることを要求してもよい、ＤＩＢ４から
の誤りフラグがマイクロコントローラ１４に通信されて
もよい。
【００３０】（リードソロモンコードの既知の訂正特性
によれば）データ保全性チェック中に検出された誤りを
実際に訂正することは開示されるリードソロモンコード
の能力内ではあるが、書込経路誤りの場合に情報を再度
送るようホスト１に要求することまたは書込経路誤りの
場合にデータを再度読出すことが比較的容易であること
は、訂正ルーチンの機構をオプションにする。したがっ
て、上で注目されるように、書込モード中、データが記
憶媒体１２上における記録のために書込チャネルへ伝送
されるに先立ってホスト１からホストインタフェース２
およびバッファ６を通って送られる際に誤りが検出され
た場合には、そのデータが再度送られることを要求する
よう制御信号がホストインタフェース２を通ってホスト
１に送られてもよい。読出モードで、データが、記憶媒
体１２から読戻され、バッファ６を介して送られて、最
終的にホストインタフェース２を介してホスト１に送ら
れるときにも、同様のプロセスをたどってもよい。この
場合、データがバッファ６を通過した後でデータに誤り
が検出された場合には、記憶媒体１２からそのデータが
再度読出されるよう状態信号が送られてもよい。
によれば）データ保全性チェック中に検出された誤りを
実際に訂正することは開示されるリードソロモンコード
の能力内ではあるが、書込経路誤りの場合に情報を再度
送るようホスト１に要求することまたは書込経路誤りの
場合にデータを再度読出すことが比較的容易であること
は、訂正ルーチンの機構をオプションにする。したがっ
て、上で注目されるように、書込モード中、データが記
憶媒体１２上における記録のために書込チャネルへ伝送
されるに先立ってホスト１からホストインタフェース２
およびバッファ６を通って送られる際に誤りが検出され
た場合には、そのデータが再度送られることを要求する
よう制御信号がホストインタフェース２を通ってホスト
１に送られてもよい。読出モードで、データが、記憶媒
体１２から読戻され、バッファ６を介して送られて、最
終的にホストインタフェース２を介してホスト１に送ら
れるときにも、同様のプロセスをたどってもよい。この
場合、データがバッファ６を通過した後でデータに誤り
が検出された場合には、記憶媒体１２からそのデータが
再度読出されるよう状態信号が送られてもよい。
【００３１】読出経路の文脈において、ここに論じられ
るデータ保全コードブロックの動作は、記憶媒体１２自
体から回復されるデータに存在する誤りを実際に訂正す
るのに用いられる主ＥＣＣルーチンの動作とは別個であ
ることが注目されるべきである。しかしながら、ワード
クロックに応答する並列記号処理の使用等の、ここに教
示されるデータ保全コードブロックの実際のハードウェ
ア実現例は、ＥＣＣエンコーダ回路および他のリードソ
ロモンコーディング適用例に適用可能である。
るデータ保全コードブロックの動作は、記憶媒体１２自
体から回復されるデータに存在する誤りを実際に訂正す
るのに用いられる主ＥＣＣルーチンの動作とは別個であ
ることが注目されるべきである。しかしながら、ワード
クロックに応答する並列記号処理の使用等の、ここに教
示されるデータ保全コードブロックの実際のハードウェ
ア実現例は、ＥＣＣエンコーダ回路および他のリードソ
ロモンコーディング適用例に適用可能である。
【００３２】したがって、前述した、バッファ６を保護
するためのデータ保全コードの使用の議論は全体のプロ
セスを例示するのみであることが意図され、データ経路
内のバッファに記憶されるデータを保護するためにクロ
スチェックコードをデータ保全コードとして用いる全体
的なシステムアーキテクチャのより完全な説明のため
に、「ディスクドライブバッファ内のデータを保護する
ための方法および装置」と題される米国特許出願が引用
される。
するためのデータ保全コードの使用の議論は全体のプロ
セスを例示するのみであることが意図され、データ経路
内のバッファに記憶されるデータを保護するためにクロ
スチェックコードをデータ保全コードとして用いる全体
的なシステムアーキテクチャのより完全な説明のため
に、「ディスクドライブバッファ内のデータを保護する
ための方法および装置」と題される米国特許出願が引用
される。
【００３３】記号長リードソロモンコードの好ましいワ
ード形式処理実現例をこれより説明する。リードソロモ
ンコードは、α（「アルファ」）をガロア体ＧＦ（ｑ）
の原始元とし、その（ｑ−１）の累乗｛α0 ，α1 ，α
2 ，…αq-2 ｝はその体の零でない元を使い尽くすと
し；Ｊ0 をその生成多項式の第１の根の任意の対数（底
はアルファ）とし；ｒをコードにより発生される冗長記
号の数として、等式（１）の形式の生成多項式（ここで
はｚの関数として示される）を有する。したがって、生
成多項式ｇ（ｚ）は、ｒ＝２（つまり２つの冗長記号）
の場合、等式（２）のように因数分解された形式に書換
えられ得、項に乗算を行なうと等式（３）のようにな
り、この式は、等式（１）を用いて、（等式（４））の
ように書換えられ得る。
ード形式処理実現例をこれより説明する。リードソロモ
ンコードは、α（「アルファ」）をガロア体ＧＦ（ｑ）
の原始元とし、その（ｑ−１）の累乗｛α0 ，α1 ，α
2 ，…αq-2 ｝はその体の零でない元を使い尽くすと
し；Ｊ0 をその生成多項式の第１の根の任意の対数（底
はアルファ）とし；ｒをコードにより発生される冗長記
号の数として、等式（１）の形式の生成多項式（ここで
はｚの関数として示される）を有する。したがって、生
成多項式ｇ（ｚ）は、ｒ＝２（つまり２つの冗長記号）
の場合、等式（２）のように因数分解された形式に書換
えられ得、項に乗算を行なうと等式（３）のようにな
り、この式は、等式（１）を用いて、（等式（４））の
ように書換えられ得る。
【００３４】
【数１】
【００３５】フィードバックを有する線形ｒ段シフトレ
ジスタが図３に示される。ｒ段シフトレジスタは、一連
のシーケンシャルに受取られるデータバイトに応答して
２つの冗長バイトを発生するための従来的なエンコーダ
回路として働く。図３の固定された乗算器は生成多項式
係数ｇ0 およびｇ1 を用い（ｇ2 ＝１であるため、この
乗算器は削除される）；データ記号は集合｛ｍi ｝を含
み；および２つの冗長記号レジスタＲ0 およびＲ1 の内
容は時間ｉにおいてそれぞれｖi およびｗi と呼ばれ
る。フィードバックはｆi として示される。データブロ
ックの始めで、Ｒ 0 およびＲ1 は初期設定される。エン
コードモードにおいてデータブロックの終りに達する
と、エンコードプロセス中に発生された２つの冗長記号
はレジスタＲ 0 およびＲ1 から転送されてデータブロッ
クに付加される。チェックモードにおけるデータブロッ
クの終りで、Ｒ0 およびＲ1 に含まれる２つの冗長記号
は前に付加された記号と比較され（つまりビット形式で
ＸＯＲされ）、それらが一致する場合にはブロックは誤
りがないとされる。逆に、チェックモード中に発生され
た記号がもとの付加された冗長記号と一致しない場合に
は、１つ以上の誤りが生じたとされて、適当な訂正動作
が上述のようにとられるだろう。
ジスタが図３に示される。ｒ段シフトレジスタは、一連
のシーケンシャルに受取られるデータバイトに応答して
２つの冗長バイトを発生するための従来的なエンコーダ
回路として働く。図３の固定された乗算器は生成多項式
係数ｇ0 およびｇ1 を用い（ｇ2 ＝１であるため、この
乗算器は削除される）；データ記号は集合｛ｍi ｝を含
み；および２つの冗長記号レジスタＲ0 およびＲ1 の内
容は時間ｉにおいてそれぞれｖi およびｗi と呼ばれ
る。フィードバックはｆi として示される。データブロ
ックの始めで、Ｒ 0 およびＲ1 は初期設定される。エン
コードモードにおいてデータブロックの終りに達する
と、エンコードプロセス中に発生された２つの冗長記号
はレジスタＲ 0 およびＲ1 から転送されてデータブロッ
クに付加される。チェックモードにおけるデータブロッ
クの終りで、Ｒ0 およびＲ1 に含まれる２つの冗長記号
は前に付加された記号と比較され（つまりビット形式で
ＸＯＲされ）、それらが一致する場合にはブロックは誤
りがないとされる。逆に、チェックモード中に発生され
た記号がもとの付加された冗長記号と一致しない場合に
は、１つ以上の誤りが生じたとされて、適当な訂正動作
が上述のようにとられるだろう。
【００３６】ここで、並列入力処理を伴なうリードソロ
モンデータ保全コードの好ましい実現例を見ると、図３
のシーケンシャルｒ＝２エンコーダのための以下のテー
ブルは、関連する一般的な方法を示すための開始点の役
割を果たす。テーブル１は、図３のエンコーダが２つの
連続するデータ記号つまりｍi およびｍi+1 を処理した
後の、レジスタＲ0 およびＲ1 ならびにフィードバック
ラインｆi の内容を示す。
モンデータ保全コードの好ましい実現例を見ると、図３
のシーケンシャルｒ＝２エンコーダのための以下のテー
ブルは、関連する一般的な方法を示すための開始点の役
割を果たす。テーブル１は、図３のエンコーダが２つの
連続するデータ記号つまりｍi およびｍi+1 を処理した
後の、レジスタＲ0 およびＲ1 ならびにフィードバック
ラインｆi の内容を示す。
【００３７】
【表１】
【００３８】テーブル１の最後の行は、２つのデータ記
号（つまり１ワード）がシーケンシャルに処理された後
の、レジスタＲ0 およびＲ1 の内容とフィードバックラ
インｆi の状態とを示す等式を含む。２つの記号期間後
のレジスタ内容の検査から、データの２つの記号が１ワ
ードクロックサイクルで処理された後に同じレジスタ内
容およびフィードバックを有する、並列入力を伴なうエ
ンコーダ回路が作られる。これは、並列記号入力の使用
と、１ワードクロック期間後に、２つの記号クロック期
間後の図３のシーケンシャル記号エンコーダのレジスタ
およびフィードバック状態と同一のレジスタおよびフィ
ードバック状態を有するハードウェアアーキテクチャを
通して実現される。重要なことは、ここに教示される対
応するワード形式処理エンコーダのための青写真を与え
るために、多くの異なるシーケンシャルエンコーダ回路
に対してテーブル１と同様のテーブルが構成されてもよ
いということである。
号（つまり１ワード）がシーケンシャルに処理された後
の、レジスタＲ0 およびＲ1 の内容とフィードバックラ
インｆi の状態とを示す等式を含む。２つの記号期間後
のレジスタ内容の検査から、データの２つの記号が１ワ
ードクロックサイクルで処理された後に同じレジスタ内
容およびフィードバックを有する、並列入力を伴なうエ
ンコーダ回路が作られる。これは、並列記号入力の使用
と、１ワードクロック期間後に、２つの記号クロック期
間後の図３のシーケンシャル記号エンコーダのレジスタ
およびフィードバック状態と同一のレジスタおよびフィ
ードバック状態を有するハードウェアアーキテクチャを
通して実現される。重要なことは、ここに教示される対
応するワード形式処理エンコーダのための青写真を与え
るために、多くの異なるシーケンシャルエンコーダ回路
に対してテーブル１と同様のテーブルが構成されてもよ
いということである。
【００３９】リードソロモンエンコーダでは、冗長記号
を発生するのに用いられる固定値乗算器の数を減少させ
ることが望ましい。これは、乗算器つまりｇ0 、ｇ1 、
ｇ2…の組合せ論理がエンコーダに対するハードウェア
要件を支配することにつながるからである。したがっ
て、ある乗算器を削除することができれば、大きなハー
ドウェアの節約と処理時間の全体的な短縮とが達成され
得る。たとえば、図３のシーケンシャル処理エンコーダ
では、１ワードクロック期間中に２記号処理を並列して
行なうために、レジスタＲ0 およびＲ1 の内容はいくつ
かの固定値乗算器つまりｇ0 、ｇ1 およびｇ1 2 の必要
性を２記号クロック期間後に示す。
を発生するのに用いられる固定値乗算器の数を減少させ
ることが望ましい。これは、乗算器つまりｇ0 、ｇ1 、
ｇ2…の組合せ論理がエンコーダに対するハードウェア
要件を支配することにつながるからである。したがっ
て、ある乗算器を削除することができれば、大きなハー
ドウェアの節約と処理時間の全体的な短縮とが達成され
得る。たとえば、図３のシーケンシャル処理エンコーダ
では、１ワードクロック期間中に２記号処理を並列して
行なうために、レジスタＲ0 およびＲ1 の内容はいくつ
かの固定値乗算器つまりｇ0 、ｇ1 およびｇ1 2 の必要
性を２記号クロック期間後に示す。
【００４０】好ましいワード形式エンコーダ／検出器の
１つの実施例では、アルファの累乗に対する任意のオフ
セット値Ｊ0 は１２７になるように選択される。下に示
されるように、Ｊ0 に対するこの値の選択はＪ0 を１に
等しくして、ｇ0 乗算器が有利に取除かれることを可能
にする。この結果は、コードが演算するガロア体の文脈
における展開されるリードソロモン生成多項式の係数の
検査からわかる。リードソロモンベースのコードでは、
生成多項式の根は、ガロア体の元となるアルファの累乗
である。これは、
１つの実施例では、アルファの累乗に対する任意のオフ
セット値Ｊ0 は１２７になるように選択される。下に示
されるように、Ｊ0 に対するこの値の選択はＪ0 を１に
等しくして、ｇ0 乗算器が有利に取除かれることを可能
にする。この結果は、コードが演算するガロア体の文脈
における展開されるリードソロモン生成多項式の係数の
検査からわかる。リードソロモンベースのコードでは、
生成多項式の根は、ガロア体の元となるアルファの累乗
である。これは、
【００４１】
【数２】
【００４２】を生成多項式ｇ（ｚ）の根として等式
（２）にあるように因数分解された形式で書かれたとき
の生成多項式の検査からわかる。さらに、展開された生
成多項式（上述の等式（３））から明らかであるよう
に、ガロア体の元は、エンコードプロセス中に用いられ
るｇ0 、ｇ1 、…、等の固定値乗算器としてさらに働
く。
（２）にあるように因数分解された形式で書かれたとき
の生成多項式の検査からわかる。さらに、展開された生
成多項式（上述の等式（３））から明らかであるよう
に、ガロア体の元は、エンコードプロセス中に用いられ
るｇ0 、ｇ1 、…、等の固定値乗算器としてさらに働
く。
【００４３】８ビットリードソロモン記号コードの例で
は、コードは、ＧＦ（２５６）またはＧＦ（２8 ）とし
て示される２５６の元を有するガロア体について演算を
行なう。一般的なガロア体表現は、ガロア体が原始元ア
ルファと既約多項式ｐ（ｘ）とによって定義される「標
準」基または「アルファ」基である。ｐ（ｘ）は、ｍを
各コード記号におけるビット数とするｍ次の既約多項式
である。８ビットリードソロモンコードの例では、現在
好ましいＧＦ（２５６）は、ｘが当該技術において既知
であるようにＧＦ（２）について多項式表現で２進の体
の元を表わすとして、ｐ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ3 ＋ｘ
2 ＋１と、ｘに等しいその原始元α1 とを有する。完全
なＧＦ（２５６）真数表を発生させるために、たとえば
以下のように、ｐ（ｘ）を法として、この体における各
連続する元は先行する体の元を原始の体の元で乗算する
ことによって決定されてもよい。
は、コードは、ＧＦ（２５６）またはＧＦ（２8 ）とし
て示される２５６の元を有するガロア体について演算を
行なう。一般的なガロア体表現は、ガロア体が原始元ア
ルファと既約多項式ｐ（ｘ）とによって定義される「標
準」基または「アルファ」基である。ｐ（ｘ）は、ｍを
各コード記号におけるビット数とするｍ次の既約多項式
である。８ビットリードソロモンコードの例では、現在
好ましいＧＦ（２５６）は、ｘが当該技術において既知
であるようにＧＦ（２）について多項式表現で２進の体
の元を表わすとして、ｐ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ3 ＋ｘ
2 ＋１と、ｘに等しいその原始元α1 とを有する。完全
なＧＦ（２５６）真数表を発生させるために、たとえば
以下のように、ｐ（ｘ）を法として、この体における各
連続する元は先行する体の元を原始の体の元で乗算する
ことによって決定されてもよい。
【００４４】
【数３】
【００４５】ＧＦ（２５６）真数表の全体（つまりα
255 まで）がこの態様で作られれば、対数表を作るには
この真数表を適当な写像を通して単に逆にするだけであ
る。α 1 ＝ｘおよびｐ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ3 ＋ｘ2
＋１でのＧＦ（２５６）に対する完全な真数表および対
数表が以下のように与えられる。
255 まで）がこの態様で作られれば、対数表を作るには
この真数表を適当な写像を通して単に逆にするだけであ
る。α 1 ＝ｘおよびｐ（ｘ）＝ｘ8 ＋ｘ4 ＋ｘ3 ＋ｘ2
＋１でのＧＦ（２５６）に対する完全な真数表および対
数表が以下のように与えられる。
【００４６】
【表２】
【００４７】
【表３】
【００４８】
【表４】
【００４９】
【表５】
【００５０】
【表６】
【００５１】
【表７】
【００５２】
【表８】
【００５３】
【表９】
【００５４】
【表１０】
【００５５】
【表１１】
【００５６】
【表１２】
【００５７】
【表１３】
【００５８】
【表１４】
【００５９】
【表１５】
【００６０】
【表１６】
【００６１】
【表１７】
【００６２】
【表１８】
【００６３】
【表１９】
【００６４】
【表２０】
【００６５】
【表２１】
【００６６】
【表２２】
【００６７】
【表２３】
【００６８】
【表２４】
【００６９】
【表２５】
【００７０】この真数表および対数表の開示は主にこの
開示されるエンコーダアーキテクチャの低減されたハー
ドウェア実現に到達することにおいて関連する方法の理
解を容易にするためのものであるが、この真数表または
対数表はたとえばエンコーダ回路における固定値乗算を
実行するためにガロア体演算を実現するのに用いられて
もよいことも注目されるべきである。この場合、進数表
および対数表は、エンコーダ回路にとって利用可能にさ
れるメモリに参照テーブルとして記憶されてもよい。代
替的に、ガロア体算術論理ユニット（ＡＬＵ）を利用し
て必要なガロア体演算を実行してもよい。
開示されるエンコーダアーキテクチャの低減されたハー
ドウェア実現に到達することにおいて関連する方法の理
解を容易にするためのものであるが、この真数表または
対数表はたとえばエンコーダ回路における固定値乗算を
実行するためにガロア体演算を実現するのに用いられて
もよいことも注目されるべきである。この場合、進数表
および対数表は、エンコーダ回路にとって利用可能にさ
れるメモリに参照テーブルとして記憶されてもよい。代
替的に、ガロア体算術論理ユニット（ＡＬＵ）を利用し
て必要なガロア体演算を実行してもよい。
【００７１】ここで、ワード形式エンコーダ実現（つま
り、ワードクロックに従って２つの記号を並列処理する
こと）に対するハードウェア要件の単純化に戻ると、ｒ
＝２の場合、生成多項式ｇ（ｚ）は、
り、ワードクロックに従って２つの記号を並列処理する
こと）に対するハードウェア要件の単純化に戻ると、ｒ
＝２の場合、生成多項式ｇ（ｚ）は、
【００７２】
【数４】
【００７３】の形式であることが想起され、この等式に
Ｊ0 ＝１２７を代入すると等式（５）のようになる。
Ｊ0 ＝１２７を代入すると等式（５）のようになる。
【００７４】真数表（テーブル２）を参照すると、ｇ0
乗算器つまりα255 は１に等しいことがわかり、したが
ってこの乗算器は取除かれ得ることが確認される。ｇ1
においてアルファの２つの累乗（α127 およびα128 ）
を加算するためには、まず上のテーブル２においてこれ
らの数の真数（底はアルファ）を調べ、それらの真数を
ともにビット形式でＸＯＲし、ついでこの中間結果の
（テーブル３からの）対数の底アルファをとってアルフ
ァの１乗をその結果として得ることが必要である。テー
ブル２から、α127 は２０４に等しく、α128 は１３３
に等しいことがわかる。２を法とした２０４と１３３と
のビット形式加算は７３に等しい。この結果は次いでテ
ーブル３を用いてアルファの累乗に変換し戻され、７３
の対数の底アルファはα152 に等しい。
乗算器つまりα255 は１に等しいことがわかり、したが
ってこの乗算器は取除かれ得ることが確認される。ｇ1
においてアルファの２つの累乗（α127 およびα128 ）
を加算するためには、まず上のテーブル２においてこれ
らの数の真数（底はアルファ）を調べ、それらの真数を
ともにビット形式でＸＯＲし、ついでこの中間結果の
（テーブル３からの）対数の底アルファをとってアルフ
ァの１乗をその結果として得ることが必要である。テー
ブル２から、α127 は２０４に等しく、α128 は１３３
に等しいことがわかる。２を法とした２０４と１３３と
のビット形式加算は７３に等しい。この結果は次いでテ
ーブル３を用いてアルファの累乗に変換し戻され、７３
の対数の底アルファはα152 に等しい。
【００７５】したがって等式（５）は等式（６）のよう
に単純化され得る。このコードに対する固定値乗算器
は、ｇ0 ＝１、ｇ1 ＝α152 ＝７３、およびｇ2 ＝１で
ある。ｇ0 およびｇ2 の両方が１に等しいため、それら
は取除かれることができ、１つのｇ1 乗算器のみが残
る。
に単純化され得る。このコードに対する固定値乗算器
は、ｇ0 ＝１、ｇ1 ＝α152 ＝７３、およびｇ2 ＝１で
ある。ｇ0 およびｇ2 の両方が１に等しいため、それら
は取除かれることができ、１つのｇ1 乗算器のみが残
る。
【００７６】図４は、ｒ＝２での８ビットリードソロモ
ン記号コードを実現する、ハードウェアの複雑さが低減
された並列入力ワード形式エンコーダ１８を示す。エン
コーダ１８は、ｇ1 ＝α152 である２つの固定値ｇ1 乗
算器２２と、４つのＧＦ（２５６）加算器２０と、Ｒ0
およびＲ1 としてそれぞれ符号付けされる２つの記憶レ
ジスタ２４および２６とを含む。エンコーダ１８は、デ
ータバイトｍi+1 およびｍi をそれぞれ受取る２つの並
列入力２１および２３を有する。１ワードクロックサイ
クル中における、ライン２５および１９上のレジスタＲ
0 およびＲ1 の初期内容（それぞれｖi およびｗi ）の
フィードバックから生ずる項と入来データバイト（それ
ぞれｍi+1 およびｍi ）との組合せは、エンコーダ１８
の種々の加算器２０および乗算器２２の出力において示
される。ｇ0 が０に等しくセットされるテーブル１のレ
ジスタ内容Ｒ0 およびＲ1 と、図４のレジスタ２４およ
び２６の内容Ｒ0 およびＲ1 との比較は、レジスタ内容
が、１ワードクロック信号後の図４の実現例と、２デー
タバイトが処理された後の図３のシーケンシャルエンコ
ーダとにおいて同じであることを示す。これにより、図
４の並列入力エンコーダ１８は図３のシーケンシャルエ
ンコーダの真の代替物であることが確認される。図４の
エンコーダ１８における最長伝播経路は２つのｇ1 乗算
器２２と３つの加算器２０とを通過することがわかる。
リードソロモンエンコーダ２７の別の現在好ましい実施
例が図５に示される。この実施例では、任意のオフセッ
ト値Ｊ0 は２３０に等しくセットされており、ｇ1 固定
乗算器の削除をもたらす。示されるように、このコード
によって、エンコーダ２７の所望されるごとくより小さ
くかつより高速である実現例を作ることが可能となる。
ン記号コードを実現する、ハードウェアの複雑さが低減
された並列入力ワード形式エンコーダ１８を示す。エン
コーダ１８は、ｇ1 ＝α152 である２つの固定値ｇ1 乗
算器２２と、４つのＧＦ（２５６）加算器２０と、Ｒ0
およびＲ1 としてそれぞれ符号付けされる２つの記憶レ
ジスタ２４および２６とを含む。エンコーダ１８は、デ
ータバイトｍi+1 およびｍi をそれぞれ受取る２つの並
列入力２１および２３を有する。１ワードクロックサイ
クル中における、ライン２５および１９上のレジスタＲ
0 およびＲ1 の初期内容（それぞれｖi およびｗi ）の
フィードバックから生ずる項と入来データバイト（それ
ぞれｍi+1 およびｍi ）との組合せは、エンコーダ１８
の種々の加算器２０および乗算器２２の出力において示
される。ｇ0 が０に等しくセットされるテーブル１のレ
ジスタ内容Ｒ0 およびＲ1 と、図４のレジスタ２４およ
び２６の内容Ｒ0 およびＲ1 との比較は、レジスタ内容
が、１ワードクロック信号後の図４の実現例と、２デー
タバイトが処理された後の図３のシーケンシャルエンコ
ーダとにおいて同じであることを示す。これにより、図
４の並列入力エンコーダ１８は図３のシーケンシャルエ
ンコーダの真の代替物であることが確認される。図４の
エンコーダ１８における最長伝播経路は２つのｇ1 乗算
器２２と３つの加算器２０とを通過することがわかる。
リードソロモンエンコーダ２７の別の現在好ましい実施
例が図５に示される。この実施例では、任意のオフセッ
ト値Ｊ0 は２３０に等しくセットされており、ｇ1 固定
乗算器の削除をもたらす。示されるように、このコード
によって、エンコーダ２７の所望されるごとくより小さ
くかつより高速である実現例を作ることが可能となる。
【００７７】図４のエンコーダ１８を参照して記載され
たのと同じ方法に従って、Ｒ＝２かつＪ0 ＝２３０で展
開される生成多項式は等式（７）のように与えられる。
たのと同じ方法に従って、Ｒ＝２かつＪ0 ＝２３０で展
開される生成多項式は等式（７）のように与えられる。
【００７８】前と同じく、α230 とα231 とはまず上に
開示される真数表と対数表とを用いてともに加算され
る。真数表を参照すると、α230 は２４４に等しく、α
231 は２４５に等しいことが示される。これら２つの数
を２を法としてビット形式で加算し、その結果の対数を
（テーブル３から）とると、１に等しいα255 が得られ
る。α255 ＝１なので、
開示される真数表と対数表とを用いてともに加算され
る。真数表を参照すると、α230 は２４４に等しく、α
231 は２４５に等しいことが示される。これら２つの数
を２を法としてビット形式で加算し、その結果の対数を
（テーブル３から）とると、１に等しいα255 が得られ
る。α255 ＝１なので、
【００７９】
【数５】
【００８０】である。したがって、等式（７）は等式
（８）のように書換えられ得る。Ｊ0 は２３０に等しく
かつｒ＝２でのこの８ビット記号コードの場合、乗算器
は、ｇ0 ＝α206 ＝８３（テーブル２の真数表から）、
ｇ1 ＝１、およびｇ2 ＝１の値を持つ。ｇ1 およびｇ2
の両方が１に等しいため、それらは取除かれることがで
き、ｇ0 乗算器２８のみが残る。
（８）のように書換えられ得る。Ｊ0 は２３０に等しく
かつｒ＝２でのこの８ビット記号コードの場合、乗算器
は、ｇ0 ＝α206 ＝８３（テーブル２の真数表から）、
ｇ1 ＝１、およびｇ2 ＝１の値を持つ。ｇ1 およびｇ2
の両方が１に等しいため、それらは取除かれることがで
き、ｇ0 乗算器２８のみが残る。
【００８１】
【数６】
【００８２】このコードの図５のハードウェア実現例は
並列入力ワード形式処理アーキテクチャを利用し、デー
タバイトｍi+1 およびｍi をそれぞれ受取るための２つ
の並列入力２９および３０と、４つのＧＦ（２５６）加
算器２０と、２つの固定されたｇ0 乗算器２８と、２つ
のレジスタ２４および２６とを含む。しかしながらこの
実施例では、エンコーダ回路２７においてｇ0 乗算器２
８のみを残して、ｇ1乗算器は削除されている。加算器
２０とｇ0 乗算器２８とは図５に示されるように接続さ
れる。レジスタＲ0 ２４からのフィードバックライン３
１はデータバイトｍi+1 を受取る加算器２０に接続さ
れ、Ｒ1 ２６からのフィードバックライン３２はｍi 入
力を受取る加算器２０に接続される。テーブル１におい
てｇ1 を１に等しくセットし、テーブル１のレジスタ内
容を図５に示されるレジスタ内容と比較することによっ
て、図５のエンコーダ２７は図３のシーケンシャルエン
コーダのワード形式等価物であることが確認され得る。
ｇ1 が一旦テーブル１の等式から取除かれると、２つの
エンコーダのレジスタ内容は同一であり、１６ビットク
ロックのみが利用可能であるときに８ビット記号コード
を実現するのに図５のエンコーダが用いられてもよいこ
とを示すことがわかる。
並列入力ワード形式処理アーキテクチャを利用し、デー
タバイトｍi+1 およびｍi をそれぞれ受取るための２つ
の並列入力２９および３０と、４つのＧＦ（２５６）加
算器２０と、２つの固定されたｇ0 乗算器２８と、２つ
のレジスタ２４および２６とを含む。しかしながらこの
実施例では、エンコーダ回路２７においてｇ0 乗算器２
８のみを残して、ｇ1乗算器は削除されている。加算器
２０とｇ0 乗算器２８とは図５に示されるように接続さ
れる。レジスタＲ0 ２４からのフィードバックライン３
１はデータバイトｍi+1 を受取る加算器２０に接続さ
れ、Ｒ1 ２６からのフィードバックライン３２はｍi 入
力を受取る加算器２０に接続される。テーブル１におい
てｇ1 を１に等しくセットし、テーブル１のレジスタ内
容を図５に示されるレジスタ内容と比較することによっ
て、図５のエンコーダ２７は図３のシーケンシャルエン
コーダのワード形式等価物であることが確認され得る。
ｇ1 が一旦テーブル１の等式から取除かれると、２つの
エンコーダのレジスタ内容は同一であり、１６ビットク
ロックのみが利用可能であるときに８ビット記号コード
を実現するのに図５のエンコーダが用いられてもよいこ
とを示すことがわかる。
【００８３】図５のエンコーダ２７は特に小型の設計を
有し、図４の実施例に対し伝播経路長における実質的な
短縮を示す。図５では、最長伝播経路は１つの乗算器２
８および２つの加算器２０のみを通過する。図５の実現
例を図４の実現例と比較すると、図４の両方の乗算器２
２が３つの排他的または（ＸＯＲ）遅延を招くとき、図
５の乗算器２８はわずかにより小さいということが明ら
かになる。たとえば、Ｒp をレジスタ伝播時間とし、Ｒ
s をレジスタ準備時間とし、Ｃs をクロックスキュー許
容範囲とし、ＸをＸＯＲ遅延とすると、図４の場合の全
サイクル時間は、 Ｒp ＋９Ｘ＋Ｒs ＋Ｃs である。比較として、図５の場合の全サイクル時間は、 Ｒp ＋４Ｘ＋Ｒs ＋Ｃs である。５つのＸＯＲ遅延の低減は、現在の技術では、
伝播遅延において５ナノ秒の改善にほぼ等しい。したが
って、図５のエンコーダ実現例は所望のごとくより小型
でありかつより高速である。
有し、図４の実施例に対し伝播経路長における実質的な
短縮を示す。図５では、最長伝播経路は１つの乗算器２
８および２つの加算器２０のみを通過する。図５の実現
例を図４の実現例と比較すると、図４の両方の乗算器２
２が３つの排他的または（ＸＯＲ）遅延を招くとき、図
５の乗算器２８はわずかにより小さいということが明ら
かになる。たとえば、Ｒp をレジスタ伝播時間とし、Ｒ
s をレジスタ準備時間とし、Ｃs をクロックスキュー許
容範囲とし、ＸをＸＯＲ遅延とすると、図４の場合の全
サイクル時間は、 Ｒp ＋９Ｘ＋Ｒs ＋Ｃs である。比較として、図５の場合の全サイクル時間は、 Ｒp ＋４Ｘ＋Ｒs ＋Ｃs である。５つのＸＯＲ遅延の低減は、現在の技術では、
伝播遅延において５ナノ秒の改善にほぼ等しい。したが
って、図５のエンコーダ実現例は所望のごとくより小型
でありかつより高速である。
【００８４】上述のことから、ハードウェアの複雑さが
低減されかつ記号伝播経路長が最小限にされたワード形
式並列入力エンコーダ／検出器を通して実現されるリー
ドソロモンデータ保全コードが提供されたことがわか
る。ここに開示される一般化された方法についての多く
の変形が可能であることが理解されるはずである。たと
えば、ここにおける教示は、１ワードクロックサイクル
にわたって２つのデータ記号を並列処理するワード形式
リードソロモンＥＣＣエンコーダを構成するのに用いら
れてもよい。さらに、たとえば１０または１６ビット記
号コード等の記号コードの長さと、発生される冗長記号
数との両方に関して利用されるコードについての多くの
変形も可能である。
低減されかつ記号伝播経路長が最小限にされたワード形
式並列入力エンコーダ／検出器を通して実現されるリー
ドソロモンデータ保全コードが提供されたことがわか
る。ここに開示される一般化された方法についての多く
の変形が可能であることが理解されるはずである。たと
えば、ここにおける教示は、１ワードクロックサイクル
にわたって２つのデータ記号を並列処理するワード形式
リードソロモンＥＣＣエンコーダを構成するのに用いら
れてもよい。さらに、たとえば１０または１６ビット記
号コード等の記号コードの長さと、発生される冗長記号
数との両方に関して利用されるコードについての多くの
変形も可能である。
【００８５】このようにこの発明の実施例を記載してき
たが、この発明の目的が十分に達成されていることが理
解され、この発明の構成における多くの変化ならびに幅
広く異なる実施例および適用例がこの発明の精神および
範囲から逸脱することなく示唆されることが当業者には
理解されるであろう。
たが、この発明の目的が十分に達成されていることが理
解され、この発明の構成における多くの変化ならびに幅
広く異なる実施例および適用例がこの発明の精神および
範囲から逸脱することなく示唆されることが当業者には
理解されるであろう。
【００８６】たとえば、ここに開示されるリードソロモ
ンエンコーダの特定の実施例は、ワードクロック信号に
応答して１６ビットデータワードを受取り、その受取っ
たデータブロックを８ビットのリードソロモンコードに
従ってエンコーダする並列入力リードソロモンエンコー
ダを例示するものであるが、ここにおける教示に基づい
てより多くのコードおよび並列入力エンコーダ回路が設
計されてもよい。したがって、ワードクロックに応答し
てデータワードを受取るエンコーダにおいて記号配向の
コードを実現するための一般化された方法が開示されて
いる。
ンエンコーダの特定の実施例は、ワードクロック信号に
応答して１６ビットデータワードを受取り、その受取っ
たデータブロックを８ビットのリードソロモンコードに
従ってエンコーダする並列入力リードソロモンエンコー
ダを例示するものであるが、ここにおける教示に基づい
てより多くのコードおよび並列入力エンコーダ回路が設
計されてもよい。したがって、ワードクロックに応答し
てデータワードを受取るエンコーダにおいて記号配向の
コードを実現するための一般化された方法が開示されて
いる。
【００８７】したがって、ここにおける開示および記載
は純粋に例示のためのものであって、いかなる意味にお
いても限定的であることを意図されるものではない。
は純粋に例示のためのものであって、いかなる意味にお
いても限定的であることを意図されるものではない。
【図１】ブロックメモリバッファにおいてデータブロッ
クを保護するためのデータ保全コードとしてこの発明に
従うワード形式エンコーダ／検出器の好ましい実現例を
示す、ブロックフォーマット化されたデータをブロック
メモリバッファを介してシーケンサ／制御装置回路に伝
送するホストインタフェースを有するデータチャネルに
おける書込経路のトップレベルのブロック図である。
クを保護するためのデータ保全コードとしてこの発明に
従うワード形式エンコーダ／検出器の好ましい実現例を
示す、ブロックフォーマット化されたデータをブロック
メモリバッファを介してシーケンサ／制御装置回路に伝
送するホストインタフェースを有するデータチャネルに
おける書込経路のトップレベルのブロック図である。
【図２】データ保全コードにおいてこの発明のワード形
式エンコーダ／検出器を組込む、データチャネルの読出
経路の、図１と同様のブロック図である。
式エンコーダ／検出器を組込む、データチャネルの読出
経路の、図１と同様のブロック図である。
【図３】各受取られたデータブロックに対し２つの冗長
バイトの情報（ｒ＝２）を発生する、先行技術の線形フ
ィードバックシフトレジスタエンコーダ／検出器のブロ
ック図である。
バイトの情報（ｒ＝２）を発生する、先行技術の線形フ
ィードバックシフトレジスタエンコーダ／検出器のブロ
ック図である。
【図４】受取られたデータブロックを保護するために２
つの冗長バイトを発生するための、この発明に従うエン
コーダ／検出器であって、１に等しい固定された乗算器
ｇ0 を有するエンコーダ／検出器のブロック図である。
つの冗長バイトを発生するための、この発明に従うエン
コーダ／検出器であって、１に等しい固定された乗算器
ｇ0 を有するエンコーダ／検出器のブロック図である。
【図５】２つの冗長バイトの情報を発生し、１に等しい
固定された乗算器ｇ1 を有する、この発明に従うエンコ
ーダ／検出器の現在の好ましい実施例のブロック図であ
る。
固定された乗算器ｇ1 を有する、この発明に従うエンコ
ーダ／検出器の現在の好ましい実施例のブロック図であ
る。
１ ホスト計算システム ２ ホストインタフェース ４ ワード形式エンコーダ ５ ＦＩＦＯ ６ ブロックメモリバッファ ８ ＤＩＢエンコーダ／検出器 １０ シーケンサ／制御装置 １１ マルチプレクサ １２ 記憶媒体 １３ バッファ制御装置 １４ マイクロコントローラ １８ 並列入力ワード形式エンコーダ １９ フィードバックライン ２０ ＧＦ（２５６）加算器 ２１ 並列入力 ２２ 固定値ｇ1 乗算器 ２３ 並列入力 ２４ 記憶レジスタ ２５ フィードバックライン ２６ 記憶レジスタ
───────────────────────────────────────────────────── フロントページの続き (54)【発明の名称】 記号長コードに従って冗長情報を発生するためにデータのブロックをエンコードする方法、一連 のデータワードとしてエンコーダにより受取られるブロックフォーマット化されたデータを記号 長リードソロモンコードに従ってエンコードする方法、およびワード形式エンコーダ
Claims (17)
- 【請求項１】 記号長コードに従って冗長情報を発生す
るためにデータのブロックをエンコードする方法であっ
て、 （ａ） 複数のデータワードを含むデータブロックをエ
ンコーダに受けるステップと、 （ｂ） 第１および第２の並列入力経路を設けるステッ
プとを含み、前記第１および第２の経路は１つのワード
クロック期間中に受取られるデータワードのそれぞれの
第１および第２の記号を受取り、前記方法はさらに、 （ｃ） 前記第１および第２の記号を１つのワードクロ
ック期間中に前記エンコーダの対応する第１および第２
の並列回路経路を通して送るステップと、 （ｄ） 前記一連のデータワードが前記エンコーダを通
過した後に、記号長コードに従って、前記データブロッ
クを表わす、前記エンコーダからの冗長情報を発生する
ステップとを含む、方法。 - 【請求項２】 前記記号長コードはリードソロモンコー
ドである、請求項１に記載の方法。 - 【請求項３】 前記記号長は８ビットであり、前記複数
のデータワードは１６ビットのデータを各々が含む、請
求項２に記載の方法。 - 【請求項４】 前記リードソロモンコードは、生成多項
式ｇ（ｘ）＝ｚ2 −ｚ＋α206 によって特徴付けられ、
２５６の元を有するガロア体について演算を行ない、前
記ガロア体は、ガロア体生成多項式ｐ（ｘ）＝ｘ8 ＋ｘ
4 ＋ｘ3 ＋ｘ 2 ＋１と、０２ｘ（１６進数）に等しい原
始アルファ元とによって定義される、請求項３に記載の
方法。 - 【請求項５】 前記リードソロモンコードは、生成多項
式ｇ（ｘ）＝ｚ2 −α152 ｚ＋１によって特徴付けら
れ、２５６の元を有するガロア体について演算を行な
い、前記ガロア体は、ガロア体生成多項式ｐ（ｘ）＝ｘ
8 ＋ｘ4 ＋ｘ3 ＋ｘ2 ＋１と、０２ｘ（１６進数）に等
しい原始アルファ元とによって定義される、請求項３に
記載の方法。 - 【請求項６】 前記記号長コードは、データチャネルに
おけるブロックバッファメモリに記憶されるデータブロ
ックを保護するデータ保全コードである、請求項１に記
載の方法。 - 【請求項７】 前記データチャネルはディスクドライブ
記憶装置にある、請求項６に記載の方法。 - 【請求項８】 データのブロックは５１２バイトを含
む、請求項７に記載の方法。 - 【請求項９】 記号長リードソロモンコードに従って、
一連のデータワードとしてエンコーダにより受取られる
ブロックフォーマット化されたデータをエンコードする
方法であって、 （ａ） エンコーダ回路の入力にデータブロックのデー
タワードを伝送するステップと、 （ｂ） 記号長コードの記号レートに関連付けられるレ
ートの半分で前記エンコーダ回路が動作するように前記
エンコーダにクロック信号を与えるステップと、 （ｃ） 前記伝送されたデータワードを第１および第２
のデータ記号に分割するステップと、 （ｄ） 前記第１および第２のデータ記号を前記エンコ
ーダ回路内の第１および第２の並列経路にわたって伝送
するステップとを含み、前記第１および第２の経路の各
々は記憶レジスタへのデータ経路を与え、各記憶レジス
タは各ワードクロック期間中に対応するデータ経路から
直接くる新しい記憶値で更新され、前記方法はさらに、 （ｅ） 前記一連のデータワードが前記エンコーダを通
して送られた後、発生される冗長情報を前記記憶レジス
タから出力するステップを含み、前記発生される冗長度
は記号長コードに従って形成される、方法。 - 【請求項１０】 前記記号長は８ビットであり、前記デ
ータワードは１６ビットのデータを各々が含む、請求項
９に記載の方法。 - 【請求項１１】 前記リードソロモンコードは、生成多
項式ｇ（ｘ）＝ｚ2−ｚ＋α206 によって特徴付けら
れ、２５６の元を有するガロア体について演算を行な
い、前記ガロア体は、ガロア体生成多項式ｐ（ｘ）＝ｘ
8 ＋ｘ4 ＋ｘ3 ＋ｘ2 ＋１と、０２ｘ（１６進数）に等
しい原始アルファ元とによって定義される、請求項１０
に記載の方法。 - 【請求項１２】 前記リードソロモンコードは、生成多
項式ｇ（ｘ）＝ｚ2−α152 ｚ＋１によって特徴付けら
れ、２５６の元を有するガロア体について演算を行な
い、前記ガロア体は、ガロア体生成多項式ｐ（ｘ）＝ｘ
8 ＋ｘ4 ＋ｘ3＋ｘ2 ＋１と、０２ｘ（１６進数）に等
しい原始アルファ元とによって定義される、請求項１０
に記載の方法。 - 【請求項１３】 前記記号長コードは、データチャネル
におけるブロックバッファメモリに記憶されるデータブ
ロックを保護するデータ保全コードである、請求項９に
記載の方法。 - 【請求項１４】 前記データチャネルはディスクドライ
ブ記憶装置にある、請求項１３に記載の方法。 - 【請求項１５】 前記データブロックは５１２バイトを
含む、請求項１４に記載の方法。 - 【請求項１６】 第１の入力と第２の入力とを含み、前
記第１の入力は第１のデータバイトを受取り、前記第２
の入力は第２のデータバイトを受取り、前記第１および
第２のデータバイトはともに１つのデータワードのそれ
ぞれの半分を含み、さらに、 前記第１の入力に接続される第１の加算回路を含み、前
記第１の加算回路は前記第１のデータバイトを第１のフ
ィードバックバイトに加算して第１の加算回路出力を発
生させ、さらに、 前記第２の入力に接続される第２の加算回路を含み、前
記第２の加算回路は前記第２のデータバイトを第２のフ
ィードバックバイトに加算して第２の加算回路出力を発
生させ、さらに、 前記第１の加算回路出力と前記第２の加算回路出力とに
接続される第３の加算回路を含み、前記第３の加算回路
は前記第１の加算回路出力と前記第２の加算回路出力と
をともに加算して第３の加算回路出力を発生させ、さら
に、 前記第３の加算回路出力に接続され、前記第３の加算回
路出力を固定値で乗算して第１の積の出力に達するため
の第１の乗算器と、 前記第１の積の出力に接続される第１の記憶レジスタ
と、 前記第２の加算回路出力に接続され、前記第２の加算回
路出力を前記固定値で乗算して第２の積の出力に達する
ための第２の乗算器と、 前記第２の積の出力と前記第３の加算回路出力とに接続
され、これらの出力をともに加算して第４の加算回路出
力を発生させるための第４の加算回路と、 前記第４の加算回路出力に接続される第２の記憶レジス
タとを含む、ワード形式エンコーダ。 - 【請求項１７】 前記第１および前記第２の乗算器はガ
ロア体乗算器である、請求項１６に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/501,329 US5757826A (en) | 1995-07-12 | 1995-07-12 | Word-wise processing for reed-solomon codes |
| US08/501329 | 1995-07-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936753A true JPH0936753A (ja) | 1997-02-07 |
Family
ID=23993084
Family Applications (1)
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|---|---|---|---|
| JP8179249A Withdrawn JPH0936753A (ja) | 1995-07-12 | 1996-07-09 | 記号長コードに従って冗長情報を発生するためにデータのブロックをエンコードする方法、一連のデータワードとしてエンコーダにより受取られるブロックフォーマット化されたデータを記号長リードソロモンコードに従ってエンコードする方法、およびワード形式エンコーダ |
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|---|---|
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| EP (1) | EP0753942A2 (ja) |
| JP (1) | JPH0936753A (ja) |
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- 1996-06-12 DE DE0753942T patent/DE753942T1/de active Pending
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- 1996-07-11 SG SG1996010255A patent/SG44962A1/en unknown
- 1996-07-11 KR KR1019960027870A patent/KR970007623A/ko not_active Application Discontinuation
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|---|---|
| EP0753942A2 (en) | 1997-01-15 |
| SG44962A1 (en) | 1997-12-19 |
| DE753942T1 (de) | 1997-08-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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