JPH09331067A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09331067A JPH09331067A JP16663996A JP16663996A JPH09331067A JP H09331067 A JPH09331067 A JP H09331067A JP 16663996 A JP16663996 A JP 16663996A JP 16663996 A JP16663996 A JP 16663996A JP H09331067 A JPH09331067 A JP H09331067A
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Abstract
(57)【要約】
【課題】 薄膜トランジスタを２回のフォトリソグラフ
ィ処理により製造する際に、製造時間を短縮する。 【解決手段】 １回目のフォトリソグラフィ処理により
パターン形成されたＩＴＯ膜からなるドレイン電極を含
むドレインライン２４、ソース電極２５及び画素電極２
６の各上面側にｎ+シリコン層形成用のリンを打ち込
む。次に、上面全体にアモルファスシリコン膜２７、ゲ
ート絶縁膜２８及びゲート配線形成用のアルミニウム膜
２９を真空中において連続して成膜する。この場合、３
層を真空中において連続して成膜しているので、そうで
ない場合と比較して、真空引き及び大気状態に戻すのに
要する時間を短縮することができる。この後、ガラス基
板２１の下面側からエキシマレーザを照射することによ
り、アモルファスシリコン膜２７をポリ化し、次いで２
回目のフォトリソグラフィ処理を行う。
ィ処理により製造する際に、製造時間を短縮する。 【解決手段】 １回目のフォトリソグラフィ処理により
パターン形成されたＩＴＯ膜からなるドレイン電極を含
むドレインライン２４、ソース電極２５及び画素電極２
６の各上面側にｎ+シリコン層形成用のリンを打ち込
む。次に、上面全体にアモルファスシリコン膜２７、ゲ
ート絶縁膜２８及びゲート配線形成用のアルミニウム膜
２９を真空中において連続して成膜する。この場合、３
層を真空中において連続して成膜しているので、そうで
ない場合と比較して、真空引き及び大気状態に戻すのに
要する時間を短縮することができる。この後、ガラス基
板２１の下面側からエキシマレーザを照射することによ
り、アモルファスシリコン膜２７をポリ化し、次いで２
回目のフォトリソグラフィ処理を行う。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】例えば、アクティブマトリックス型の液
晶表示装置における薄膜トランジスタ（半導体装置）の
製造方法には、フォトリソグラフィ処理を２回とするこ
とにより、製造工程の簡略化を図った方法がある。図８
は従来のこのような薄膜トランジスタの製造工程を示
し、図９〜図１４はそれぞれ図８に示す製造工程を経て
製造される薄膜トランジスタの各製造状態を示したもの
である。
晶表示装置における薄膜トランジスタ（半導体装置）の
製造方法には、フォトリソグラフィ処理を２回とするこ
とにより、製造工程の簡略化を図った方法がある。図８
は従来のこのような薄膜トランジスタの製造工程を示
し、図９〜図１４はそれぞれ図８に示す製造工程を経て
製造される薄膜トランジスタの各製造状態を示したもの
である。
【０００３】この薄膜トランジスタの製造に際しては、
まず図８に示すソース・ドレイン電極等形成工程Ｓ１に
おいて、図９（Ａ）、（Ｂ）に示すように、ガラス基板
１の上面全体にスパッタによりＩＴＯ膜２を成膜する。
次に、ＩＴＯ膜２の上面の各所定の個所に第１フォトレ
ジストマスク３を形成する。次に、図１０（Ａ）、
（Ｂ）に示すように、ウェットエッチングを行うと、第
１フォトレジストマスク３下にＩＴＯ膜２からなるドレ
イン電極を含むドレインライン４、ソース電極５及びソ
ース電極５に接続された画素電極６が形成される。この
後、第１フォトレジストマスク３を剥離する。次に、図
８に示すリン打ち込み工程Ｓ２において、プラズマＣＶ
Ｄ装置を使用したフォスフィン（ＰＨ3）ガスによるプ
ラズマ処理により、ドレインライン４、ソース電極５及
び画素電極６の各上面側にリンを打ち込む。
まず図８に示すソース・ドレイン電極等形成工程Ｓ１に
おいて、図９（Ａ）、（Ｂ）に示すように、ガラス基板
１の上面全体にスパッタによりＩＴＯ膜２を成膜する。
次に、ＩＴＯ膜２の上面の各所定の個所に第１フォトレ
ジストマスク３を形成する。次に、図１０（Ａ）、
（Ｂ）に示すように、ウェットエッチングを行うと、第
１フォトレジストマスク３下にＩＴＯ膜２からなるドレ
イン電極を含むドレインライン４、ソース電極５及びソ
ース電極５に接続された画素電極６が形成される。この
後、第１フォトレジストマスク３を剥離する。次に、図
８に示すリン打ち込み工程Ｓ２において、プラズマＣＶ
Ｄ装置を使用したフォスフィン（ＰＨ3）ガスによるプ
ラズマ処理により、ドレインライン４、ソース電極５及
び画素電極６の各上面側にリンを打ち込む。
【０００４】次に、図８に示す２層連続成膜工程Ｓ３に
おいて、図１１（Ａ）、（Ｂ）に示すように、上面全体
にプラズマＣＶＤによりアモルファスシリコン膜７及び
窒化シリコンからなるゲート絶縁膜８を連続して成膜す
る。この場合、ドレインライン４、ソース電極５及び画
素電極６とアモルファスシリコン膜７との間には、リン
（Ｐ）を含んだｎ+シリコン層からなるオーミックコン
タクト層９が形成される。次に、図８に示すポリ化工程
Ｓ４において、ガラス基板１の上面側からエキシマレー
ザを照射することにより、アモルファスシリコン膜７を
ポリ化してポリシリコン膜１０とする。
おいて、図１１（Ａ）、（Ｂ）に示すように、上面全体
にプラズマＣＶＤによりアモルファスシリコン膜７及び
窒化シリコンからなるゲート絶縁膜８を連続して成膜す
る。この場合、ドレインライン４、ソース電極５及び画
素電極６とアモルファスシリコン膜７との間には、リン
（Ｐ）を含んだｎ+シリコン層からなるオーミックコン
タクト層９が形成される。次に、図８に示すポリ化工程
Ｓ４において、ガラス基板１の上面側からエキシマレー
ザを照射することにより、アモルファスシリコン膜７を
ポリ化してポリシリコン膜１０とする。
【０００５】次に、図８に示すアルミニウム膜成膜工程
Ｓ５において、図１２（Ａ）、（Ｂ）に示すように、上
面全体にスパッタによりアルミニウム膜１１を成膜す
る。次に、図８に示す３層パターン化工程Ｓ６におい
て、図１２（Ａ）、（Ｂ）に示すように、アルミニウム
膜１１の上面の所定の個所に第２フォトレジストマスク
１２を形成する。次に、図１３（Ａ）、（Ｂ）に示すよ
うに、ドライエッチングまたはウェットエッチングを行
うと、第２フォトレジストマスク１２下にアルミニウム
膜１１からなるゲート電極を含むゲートライン１３が形
成される。次に、図１４（Ａ）、（Ｂ）に示すように、
第２フォトレジストマスク１２を残した状態でドライエ
ッチングを行うと、ゲートライン１３下にのみゲート絶
縁膜８、ポリシリコン膜１０及びオーミックコンタクト
層９が残存される。この後、第２フォトレジストマスク
１２を剥離する。かくして、薄膜トランジスタが製造さ
れる。このように、第１及び第２フォトレジストマスク
３、１２を用いて薄膜トランジスタを製造しているの
で、フォトリソグラフィ処理は２回で済む。
Ｓ５において、図１２（Ａ）、（Ｂ）に示すように、上
面全体にスパッタによりアルミニウム膜１１を成膜す
る。次に、図８に示す３層パターン化工程Ｓ６におい
て、図１２（Ａ）、（Ｂ）に示すように、アルミニウム
膜１１の上面の所定の個所に第２フォトレジストマスク
１２を形成する。次に、図１３（Ａ）、（Ｂ）に示すよ
うに、ドライエッチングまたはウェットエッチングを行
うと、第２フォトレジストマスク１２下にアルミニウム
膜１１からなるゲート電極を含むゲートライン１３が形
成される。次に、図１４（Ａ）、（Ｂ）に示すように、
第２フォトレジストマスク１２を残した状態でドライエ
ッチングを行うと、ゲートライン１３下にのみゲート絶
縁膜８、ポリシリコン膜１０及びオーミックコンタクト
層９が残存される。この後、第２フォトレジストマスク
１２を剥離する。かくして、薄膜トランジスタが製造さ
れる。このように、第１及び第２フォトレジストマスク
３、１２を用いて薄膜トランジスタを製造しているの
で、フォトリソグラフィ処理は２回で済む。
【０００６】
【発明が解決しようとする課題】ところで、従来のこの
ような薄膜トランジスタの製造方法では、５つの工程を
真空中で行っている。すなわち、ドレインライン等形成
工程Ｓ１においてＩＴＯ膜２を成膜するためのスパッ
タ、リン打ち込み工程Ｓ２におけるフォスフィンガスを
用いたプラズマ処理、２層連続成膜工程Ｓ３においてア
モルファスシリコン膜７及びゲート絶縁膜８を連続して
成膜するためのプラズマＣＶＤ、アルミニウム膜成膜工
程Ｓ５においてアルミニウム膜１１を成膜するためのス
パッタ及び３層パターン化工程Ｓ６においてゲートライ
ン１３下にのみゲート絶縁膜８、ポリシリコン膜１０及
びオーミックコンタクト層９を残存させるためのドライ
エッチングの５つの工程は、真空中で行っている。しか
も、この５つの工程を行うための各装置はそれぞれ別個
となっている。そして、例えばスパッタ装置の反応室に
ロードロック室とアンロードロック室とを接続させ、ロ
ードロック室で大気状態から真空状態とし、アンロード
ロック室で真空状態から大気状態とすることにより、ス
パッタ装置の反応室が大気にさらされないようにしてい
る。したがって、上記５つの工程においてそれぞれ真空
引き工程と大気状態に戻す工程とが付加され、ひいては
製造時間が長くなり、生産性が悪いという問題があっ
た。この発明の課題は、製造時間を短縮することであ
る。
ような薄膜トランジスタの製造方法では、５つの工程を
真空中で行っている。すなわち、ドレインライン等形成
工程Ｓ１においてＩＴＯ膜２を成膜するためのスパッ
タ、リン打ち込み工程Ｓ２におけるフォスフィンガスを
用いたプラズマ処理、２層連続成膜工程Ｓ３においてア
モルファスシリコン膜７及びゲート絶縁膜８を連続して
成膜するためのプラズマＣＶＤ、アルミニウム膜成膜工
程Ｓ５においてアルミニウム膜１１を成膜するためのス
パッタ及び３層パターン化工程Ｓ６においてゲートライ
ン１３下にのみゲート絶縁膜８、ポリシリコン膜１０及
びオーミックコンタクト層９を残存させるためのドライ
エッチングの５つの工程は、真空中で行っている。しか
も、この５つの工程を行うための各装置はそれぞれ別個
となっている。そして、例えばスパッタ装置の反応室に
ロードロック室とアンロードロック室とを接続させ、ロ
ードロック室で大気状態から真空状態とし、アンロード
ロック室で真空状態から大気状態とすることにより、ス
パッタ装置の反応室が大気にさらされないようにしてい
る。したがって、上記５つの工程においてそれぞれ真空
引き工程と大気状態に戻す工程とが付加され、ひいては
製造時間が長くなり、生産性が悪いという問題があっ
た。この発明の課題は、製造時間を短縮することであ
る。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
透明基板上に半導体薄膜を成膜する工程と、前記半導体
薄膜上に絶縁膜を成膜する工程と、前記絶縁膜上に金属
膜を成膜する工程とを真空中において連続して行うよう
にしたものである。この発明によれば、半導体薄膜と絶
縁膜と金属膜の３層を真空中において連続して成膜して
いるので、従来の２層連続成膜の場合と比較して、真空
引き工程及び大気状態に戻す工程が少なくなり、したが
って製造時間を短縮することができる。この場合、半導
体薄膜上に金属膜を成膜しているが、請求項３記載の発
明のように、透明基板の下面側からエキシマレーザを照
射することにより、半導体薄膜をポリ化することができ
る。
透明基板上に半導体薄膜を成膜する工程と、前記半導体
薄膜上に絶縁膜を成膜する工程と、前記絶縁膜上に金属
膜を成膜する工程とを真空中において連続して行うよう
にしたものである。この発明によれば、半導体薄膜と絶
縁膜と金属膜の３層を真空中において連続して成膜して
いるので、従来の２層連続成膜の場合と比較して、真空
引き工程及び大気状態に戻す工程が少なくなり、したが
って製造時間を短縮することができる。この場合、半導
体薄膜上に金属膜を成膜しているが、請求項３記載の発
明のように、透明基板の下面側からエキシマレーザを照
射することにより、半導体薄膜をポリ化することができ
る。
【０００８】請求項２記載の発明は、透明基板上にパタ
ーン形成された透明導電膜の上面側に不純物を打ち込む
工程と、前記透明導電膜を含む前記透明基板の上面全体
に半導体薄膜を成膜する工程と、前記半導体薄膜上に絶
縁膜を成膜する工程と、前記絶縁膜上に金属膜を成膜す
る工程とを真空中において連続して行うようにしたもの
である。この発明によれば、不純物打ち込みと半導体薄
膜、絶縁膜及び金属膜の３層の成膜を真空中において連
続して行っているので、真空引き工程及び大気状態に戻
す工程がさらに少なくなり、したがって製造時間をさら
に短縮することができる。また、この場合も、半導体薄
膜上に金属膜を成膜しているが、請求項３記載の発明の
ように、透明基板の下面側からエキシマレーザを照射す
ることにより、半導体薄膜をポリ化することができる。
ーン形成された透明導電膜の上面側に不純物を打ち込む
工程と、前記透明導電膜を含む前記透明基板の上面全体
に半導体薄膜を成膜する工程と、前記半導体薄膜上に絶
縁膜を成膜する工程と、前記絶縁膜上に金属膜を成膜す
る工程とを真空中において連続して行うようにしたもの
である。この発明によれば、不純物打ち込みと半導体薄
膜、絶縁膜及び金属膜の３層の成膜を真空中において連
続して行っているので、真空引き工程及び大気状態に戻
す工程がさらに少なくなり、したがって製造時間をさら
に短縮することができる。また、この場合も、半導体薄
膜上に金属膜を成膜しているが、請求項３記載の発明の
ように、透明基板の下面側からエキシマレーザを照射す
ることにより、半導体薄膜をポリ化することができる。
【０００９】
【発明の実施の形態】図１はこの発明の一実施形態を適
用した薄膜トランジスタの製造工程を示し、図２〜図７
はそれぞれ図１に示す製造工程を経て製造される薄膜ト
ランジスタの各製造状態を示したものである。
用した薄膜トランジスタの製造工程を示し、図２〜図７
はそれぞれ図１に示す製造工程を経て製造される薄膜ト
ランジスタの各製造状態を示したものである。
【００１０】この薄膜トランジスタの製造に際しては、
まず図１に示すソース・ドレイン電極等形成工程Ｓ１１
において、図２（Ａ）、（Ｂ）に示すように、ガラス基
板（透明基板）２１の上面全体に直接、または図示しな
い下地膜を成膜した上、スパッタによりＩＴＯ膜（透明
導電膜）２２を膜厚２０００Å程度に成膜する。次に、
ＩＴＯ膜２２の上面の各所定の個所に第１フォトレジス
トマスク２３を形成する。次に、図３（Ａ）、（Ｂ）に
示すように、ウェットエッチングを行うと、第１フォト
レジストマスク２３下にＩＴＯ膜２２からなるドレイン
電極を含むドレインライン２４、ソース電極２５及びソ
ース電極２５に接続された画素電極２６が形成される。
この後、第１フォトレジストマスク２３を剥離する。次
に、図１に示すリン打ち込み工程Ｓ１２において、プラ
ズマＣＶＤ装置を使用したフォスフィンガスによるプラ
ズマ処理により、ドレインライン２４、ソース電極２５
及び画素電極２６の各上面側にリン（不純物）を打ち込
む。
まず図１に示すソース・ドレイン電極等形成工程Ｓ１１
において、図２（Ａ）、（Ｂ）に示すように、ガラス基
板（透明基板）２１の上面全体に直接、または図示しな
い下地膜を成膜した上、スパッタによりＩＴＯ膜（透明
導電膜）２２を膜厚２０００Å程度に成膜する。次に、
ＩＴＯ膜２２の上面の各所定の個所に第１フォトレジス
トマスク２３を形成する。次に、図３（Ａ）、（Ｂ）に
示すように、ウェットエッチングを行うと、第１フォト
レジストマスク２３下にＩＴＯ膜２２からなるドレイン
電極を含むドレインライン２４、ソース電極２５及びソ
ース電極２５に接続された画素電極２６が形成される。
この後、第１フォトレジストマスク２３を剥離する。次
に、図１に示すリン打ち込み工程Ｓ１２において、プラ
ズマＣＶＤ装置を使用したフォスフィンガスによるプラ
ズマ処理により、ドレインライン２４、ソース電極２５
及び画素電極２６の各上面側にリン（不純物）を打ち込
む。
【００１１】次に、図１に示す３層連続成膜工程Ｓ１３
において、図４（Ａ）、（Ｂ）に示すように、上面全体
にプラズマＣＶＤによりアモルファスシリコン膜（半導
体薄膜）２７を膜厚５００Å程度に成膜し、続いて同じ
くプラズマＣＶＤにより窒化シリコンからなるゲート絶
縁膜２８を膜厚４０００Å程度に成膜し、続いてスパッ
タによりアルミニウム膜（金属膜）２９を膜厚４０００
Å程度に成膜する。この場合、ドレインライン２４、ソ
ース電極２５及び画素電極２６とアモルファスシリコン
膜２７との間には、リン（Ｐ）を含んだｎ+シリコン層
からなるオーミックコンタクト層３０が形成される。次
に、図１に示すポリ化工程Ｓ１４において、ガラス基板
２１の下面側からＸｅ−Ｃｌエキシマレーザをエネルギ
密度２００〜４００ｍＪ／ｃｍ2程度で照射することに
より、アモルファスシリコン膜２７をポリ化してポリシ
リコン膜３１とする。
において、図４（Ａ）、（Ｂ）に示すように、上面全体
にプラズマＣＶＤによりアモルファスシリコン膜（半導
体薄膜）２７を膜厚５００Å程度に成膜し、続いて同じ
くプラズマＣＶＤにより窒化シリコンからなるゲート絶
縁膜２８を膜厚４０００Å程度に成膜し、続いてスパッ
タによりアルミニウム膜（金属膜）２９を膜厚４０００
Å程度に成膜する。この場合、ドレインライン２４、ソ
ース電極２５及び画素電極２６とアモルファスシリコン
膜２７との間には、リン（Ｐ）を含んだｎ+シリコン層
からなるオーミックコンタクト層３０が形成される。次
に、図１に示すポリ化工程Ｓ１４において、ガラス基板
２１の下面側からＸｅ−Ｃｌエキシマレーザをエネルギ
密度２００〜４００ｍＪ／ｃｍ2程度で照射することに
より、アモルファスシリコン膜２７をポリ化してポリシ
リコン膜３１とする。
【００１２】次に、図１に示す３層パターン化工程Ｓ１
５において、図５（Ａ）、（Ｂ）に示すように、アルミ
ニウム膜２９の上面の所定の個所に第２フォトレジスト
マスク３２を形成する。次に、図６（Ａ）、（Ｂ）に示
すように、ドライエッチングまたはウェットエッチング
を行うと、第２フォトレジストマスク３２下にアルミニ
ウム膜２９からなるゲート電極を含むゲートライン３３
が形成される。次に、図７（Ａ）、（Ｂ）に示すよう
に、第２フォトレジストマスク３２を残した状態でドラ
イエッチングを行うと、ゲートライン３３下にのみゲー
ト絶縁膜２８、ポリシリコン膜３１及びオーミックコン
タクト層３０が残存される。この後、第２フォトレジス
トマスク３２を剥離する。かくして、薄膜トランジスタ
が製造される。
５において、図５（Ａ）、（Ｂ）に示すように、アルミ
ニウム膜２９の上面の所定の個所に第２フォトレジスト
マスク３２を形成する。次に、図６（Ａ）、（Ｂ）に示
すように、ドライエッチングまたはウェットエッチング
を行うと、第２フォトレジストマスク３２下にアルミニ
ウム膜２９からなるゲート電極を含むゲートライン３３
が形成される。次に、図７（Ａ）、（Ｂ）に示すよう
に、第２フォトレジストマスク３２を残した状態でドラ
イエッチングを行うと、ゲートライン３３下にのみゲー
ト絶縁膜２８、ポリシリコン膜３１及びオーミックコン
タクト層３０が残存される。この後、第２フォトレジス
トマスク３２を剥離する。かくして、薄膜トランジスタ
が製造される。
【００１３】このように、この薄膜トランジスタの製造
方法では、図１に示す３層連続成膜工程Ｓ１３におい
て、図４（Ａ）、（Ｂ）に示すように、アモルファスシ
リコン膜２７、ゲート絶縁膜２８及びアルミニウム膜２
９を真空中において連続して成膜している。この結果、
従来の２層連続成膜の場合と比較して、真空引き工程及
び大気状態に戻す工程が少なくなり、したがって製造時
間を短縮することができ、ひいては生産性を良くするこ
とができる。この場合、アモルファスシリコン膜２７上
にアルミニウム膜２９を成膜しているが、図１に示すポ
リ化工程Ｓ１４においてガラス基板２１の下面側からエ
キシマレーザを照射することにより、アモルファスシリ
コン膜をポリ化することができる。また、図１に示すリ
ン打ち込み工程Ｓ１２を真空中で行った後に、この真空
状態を破らずに、続いて３層連続成膜工程Ｓ１３を行う
と、真空引き工程及び大気状態に戻す工程がさらに少な
くなり、したがって製造時間をさらに短縮することがで
き、ひいては生産性をさらに良くすることができる。な
お、リン打ち込み工程Ｓ１２はイオンドーピング装置を
用いて行ってもよい。
方法では、図１に示す３層連続成膜工程Ｓ１３におい
て、図４（Ａ）、（Ｂ）に示すように、アモルファスシ
リコン膜２７、ゲート絶縁膜２８及びアルミニウム膜２
９を真空中において連続して成膜している。この結果、
従来の２層連続成膜の場合と比較して、真空引き工程及
び大気状態に戻す工程が少なくなり、したがって製造時
間を短縮することができ、ひいては生産性を良くするこ
とができる。この場合、アモルファスシリコン膜２７上
にアルミニウム膜２９を成膜しているが、図１に示すポ
リ化工程Ｓ１４においてガラス基板２１の下面側からエ
キシマレーザを照射することにより、アモルファスシリ
コン膜をポリ化することができる。また、図１に示すリ
ン打ち込み工程Ｓ１２を真空中で行った後に、この真空
状態を破らずに、続いて３層連続成膜工程Ｓ１３を行う
と、真空引き工程及び大気状態に戻す工程がさらに少な
くなり、したがって製造時間をさらに短縮することがで
き、ひいては生産性をさらに良くすることができる。な
お、リン打ち込み工程Ｓ１２はイオンドーピング装置を
用いて行ってもよい。
【００１４】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、半導体薄膜と絶縁膜と金属膜の３層を真空
中において連続して成膜しているので、従来の２層連続
成膜の場合と比較して、真空引き工程及び大気状態に戻
す工程が少なくなり、したがって製造時間を短縮するこ
とができる。この場合、半導体薄膜上に金属膜を成膜し
ているが、請求項３記載の発明のように、透明基板の下
面側からエキシマレーザを照射することにより、半導体
薄膜をポリ化することができる。また、請求項２記載の
発明によれば、不純物打ち込みと半導体薄膜、絶縁膜及
び金属膜の３層の成膜を真空中において連続して行って
いるので、真空引き工程及び大気状態に戻す工程がさら
に少なくなり、したがって製造時間をさらに短縮するこ
とができる。この場合も、半導体薄膜上に金属膜を成膜
しているが、請求項３記載の発明のように、透明基板の
下面側からエキシマレーザを照射することにより、半導
体薄膜をポリ化することができる。
明によれば、半導体薄膜と絶縁膜と金属膜の３層を真空
中において連続して成膜しているので、従来の２層連続
成膜の場合と比較して、真空引き工程及び大気状態に戻
す工程が少なくなり、したがって製造時間を短縮するこ
とができる。この場合、半導体薄膜上に金属膜を成膜し
ているが、請求項３記載の発明のように、透明基板の下
面側からエキシマレーザを照射することにより、半導体
薄膜をポリ化することができる。また、請求項２記載の
発明によれば、不純物打ち込みと半導体薄膜、絶縁膜及
び金属膜の３層の成膜を真空中において連続して行って
いるので、真空引き工程及び大気状態に戻す工程がさら
に少なくなり、したがって製造時間をさらに短縮するこ
とができる。この場合も、半導体薄膜上に金属膜を成膜
しているが、請求項３記載の発明のように、透明基板の
下面側からエキシマレーザを照射することにより、半導
体薄膜をポリ化することができる。
【図１】この発明の一実施形態を適用した薄膜トランジ
スタの製造工程を示す図。
スタの製造工程を示す図。
【図２】図１の当初の工程における製造状態を示すもの
であって、（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿
う断面図。
であって、（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿
う断面図。
【図３】図２に続く工程を示すものであって、（Ａ）は
平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図４】図３に続く工程を示すものであって、（Ａ）は
平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図５】図４に続く工程を示すものであって、（Ａ）は
平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図６】図５に続く工程を示すものであって、（Ａ）は
平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図７】図６に続く工程を示すものであって、（Ａ）は
平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図８】従来の薄膜トランジスタの製造工程を示す図。
【図９】図８の当初の工程における製造状態を示すもの
であって、（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿
う断面図。
であって、（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿
う断面図。
【図１０】図９に続く工程を示すものであって、（Ａ）
は平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
は平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図１１】図１０に続く工程を示すものであって、
（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図１２】図１１に続く工程を示すものであって、
（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図１３】図１２に続く工程を示すものであって、
（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
【図１４】図１３に続く工程を示すものであって、
（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
（Ａ）は平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。
２１ ガラス基板（透明基板） ２２ ＩＴＯ膜（透明導電膜） ２４ ドレイン電極を含むドレインライン ２５ ソース電極 ２６ 画素電極 ２７ アモルファスシリコン膜（半導体薄膜） ２８ ゲート絶縁膜 ２９ アルミニウム膜（金属膜） ３０ オーミックコンタクト層 ３１ ポリシリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１６Ｋ ６２７Ｂ
Claims (3)
- 【請求項１】 透明基板上に半導体薄膜を成膜する工程
と、前記半導体薄膜上に絶縁膜を成膜する工程と、前記
絶縁膜上に金属膜を成膜する工程とを真空中において連
続して行うことを特徴とする半導体装置の製造方法。 - 【請求項２】 透明基板上にパターン形成された透明導
電膜の上面側に不純物を打ち込む工程と、前記透明導電
膜を含む前記透明基板の上面全体に半導体薄膜を成膜す
る工程と、前記半導体薄膜上に絶縁膜を成膜する工程
と、前記絶縁膜上に金属膜を成膜する工程とを真空中に
おいて連続して行うことを特徴とする半導体装置の製造
方法。 - 【請求項３】 請求項１または２記載の発明において、
前記金属膜を成膜した後に、前記透明基板の下面側から
エキシマレーザを照射することにより、前記半導体薄膜
をポリ化することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16663996A JPH09331067A (ja) | 1996-06-07 | 1996-06-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16663996A JPH09331067A (ja) | 1996-06-07 | 1996-06-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09331067A true JPH09331067A (ja) | 1997-12-22 |
Family
ID=15835013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16663996A Pending JPH09331067A (ja) | 1996-06-07 | 1996-06-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09331067A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6579749B2 (en) | 1998-11-17 | 2003-06-17 | Nec Corporation | Fabrication method and fabrication apparatus for thin film transistor |
| US6987349B2 (en) | 2001-09-28 | 2006-01-17 | Seiko Epson Corporation | Piezoelectric thin film element, manufacturing method thereof, and liquid ejecting head and liquid ejecting apparatus employing same |
-
1996
- 1996-06-07 JP JP16663996A patent/JPH09331067A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6579749B2 (en) | 1998-11-17 | 2003-06-17 | Nec Corporation | Fabrication method and fabrication apparatus for thin film transistor |
| US6987349B2 (en) | 2001-09-28 | 2006-01-17 | Seiko Epson Corporation | Piezoelectric thin film element, manufacturing method thereof, and liquid ejecting head and liquid ejecting apparatus employing same |
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