JPH09330288A - Ｄｍａバス転送システム - Google Patents
Ｄｍａバス転送システムInfo
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- JPH09330288A JPH09330288A JP14964296A JP14964296A JPH09330288A JP H09330288 A JPH09330288 A JP H09330288A JP 14964296 A JP14964296 A JP 14964296A JP 14964296 A JP14964296 A JP 14964296A JP H09330288 A JPH09330288 A JP H09330288A
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Abstract
(57)【要約】
【課題】 ＤＭＡバス転送システムにおいて、ＤＭＡバ
スの空き時間を極力少なくしてＤＭＡバスシステムのパ
フォーマンス向上を図る。 【解決手段】 各ＤＭＡコントローラ１０３〜１０５と
ＤＭＡアービタ１０１との間をワイヤードロジック１０
７で接続し、実際に転送を行っているＤＭＡコントロー
ラが転送を行っている間転送中フラグをこのワイヤード
ロジック１０７へ送出し、他の全てのＤＭＡコントロー
ラ及びＤＭＡアービタが転送中フラグをモニタ可能とす
る。ＤＭＡアービタは転送中フラグをモニタし、あるＤ
ＭＡコントローラが転送中に、他のＤＭＡコントローラ
からの転送要求Ｒｅｑｕｅｓｔを受信済みの場合に調停
を開始し、調停されたＤＭＡコントローラにＧｒａｎｔ
を与える。その時点でＧｒａｎｔを受けたＤＭＡコント
ローラは転送中フラグをモニタし、先の転送が完了する
と即座に転送を開始できる。
スの空き時間を極力少なくしてＤＭＡバスシステムのパ
フォーマンス向上を図る。 【解決手段】 各ＤＭＡコントローラ１０３〜１０５と
ＤＭＡアービタ１０１との間をワイヤードロジック１０
７で接続し、実際に転送を行っているＤＭＡコントロー
ラが転送を行っている間転送中フラグをこのワイヤード
ロジック１０７へ送出し、他の全てのＤＭＡコントロー
ラ及びＤＭＡアービタが転送中フラグをモニタ可能とす
る。ＤＭＡアービタは転送中フラグをモニタし、あるＤ
ＭＡコントローラが転送中に、他のＤＭＡコントローラ
からの転送要求Ｒｅｑｕｅｓｔを受信済みの場合に調停
を開始し、調停されたＤＭＡコントローラにＧｒａｎｔ
を与える。その時点でＧｒａｎｔを受けたＤＭＡコント
ローラは転送中フラグをモニタし、先の転送が完了する
と即座に転送を開始できる。
Description
【０００１】
【発明の属する技術分野】本発明はＤＭＡバス転送シス
テムに関し、特に複数のＤＭＡ（Direct MemoryAcces
s）コントローラが競合して共通メモリに対してＤＭＡ
転送を実行する場合のＤＭＡバス転送方式に関するもの
である。
テムに関し、特に複数のＤＭＡ（Direct MemoryAcces
s）コントローラが競合して共通メモリに対してＤＭＡ
転送を実行する場合のＤＭＡバス転送方式に関するもの
である。
【０００２】
【従来の技術】従来のこの種のＤＭＡバス転送方式につ
いて、図７及び図８を用いて説明する。図７はそのシス
テムブロック図であり、図７を参照すると、複数のＤＭ
Ａコントローラ１０３〜１０５に対して共通バッファメ
モリ１０２が設けられており、これ等ＤＭＡコントロー
ラ１０３〜１０５からのＤＭＡ転送要求の択一的許可制
御がＤＭＡアービタ１０１により行われる。メモリ１０
２とＤＭＡコントローラ１０３〜１０５との間には、Ｄ
ＭＡバス１０６が設けられており、このＤＭＡバス１０
６を介してＤＭＡ転送が行われる。
いて、図７及び図８を用いて説明する。図７はそのシス
テムブロック図であり、図７を参照すると、複数のＤＭ
Ａコントローラ１０３〜１０５に対して共通バッファメ
モリ１０２が設けられており、これ等ＤＭＡコントロー
ラ１０３〜１０５からのＤＭＡ転送要求の択一的許可制
御がＤＭＡアービタ１０１により行われる。メモリ１０
２とＤＭＡコントローラ１０３〜１０５との間には、Ｄ
ＭＡバス１０６が設けられており、このＤＭＡバス１０
６を介してＤＭＡ転送が行われる。
【０００３】尚、１０８及び１０９はＤＭＡコントロー
ラ１０３の転送要求及び転送許可であり、１１０及び１
１１はＤＭＡコントローラ１０４の転送要求及び転送許
可である。また、１１２及び１１３はＤＭＡコントロー
ラ１０５の転送要求及び転送許可である。
ラ１０３の転送要求及び転送許可であり、１１０及び１
１１はＤＭＡコントローラ１０４の転送要求及び転送許
可である。また、１１２及び１１３はＤＭＡコントロー
ラ１０５の転送要求及び転送許可である。
【０００４】図８は図７のシステムの動作を示すタイミ
ングチャートの一例を示す図である。図８において、Re
quest はＤＭＡ転送要求，Ｇrantは転送許可を夫々示し
ており、ｉ，ｊ，ｋは各ＤＭＡコントローラ（ＤＭＡ
Ｃ）１０３，１０４，１０５に夫々対応するものとす
る。
ングチャートの一例を示す図である。図８において、Re
quest はＤＭＡ転送要求，Ｇrantは転送許可を夫々示し
ており、ｉ，ｊ，ｋは各ＤＭＡコントローラ（ＤＭＡ
Ｃ）１０３，１０４，１０５に夫々対応するものとす
る。
【０００５】複数のＤＭＡコントローラからのＤＭＡ転
送要求が連続して生成されて競合する場合には、以下の
如き競合制御がなされる。すなわち、転送済みのＤＭＡ
コントローラが転送要求を解放（非アクティブ：ローレ
ベル）し、ＤＭＡアービタがそのＤＭＡコントローラに
対する転送許可を解放し、ＤＭＡアービタが次に転送実
行すべきＤＭＡコントローラを調停し（既に転送要求が
受け付けられている場合）、この次に転送すべきＤＭＡ
コントローラに対してＤＭＡアービタから転送許可を送
出する。そして、転送許可を受けたＤＭＡコントローラ
が転送を開始するという動作手順が採用されている。
送要求が連続して生成されて競合する場合には、以下の
如き競合制御がなされる。すなわち、転送済みのＤＭＡ
コントローラが転送要求を解放（非アクティブ：ローレ
ベル）し、ＤＭＡアービタがそのＤＭＡコントローラに
対する転送許可を解放し、ＤＭＡアービタが次に転送実
行すべきＤＭＡコントローラを調停し（既に転送要求が
受け付けられている場合）、この次に転送すべきＤＭＡ
コントローラに対してＤＭＡアービタから転送許可を送
出する。そして、転送許可を受けたＤＭＡコントローラ
が転送を開始するという動作手順が採用されている。
【０００６】
【発明が解決しようとする課題】第１の問題点は、競合
時にもあるＤＭＡコントローラが転送し終わってから次
のＤＭＡコントローラが転送を開始するまでの時間は無
駄な時間となっている（図２のＤＭＡバスの「空」時
間）。特に、一回のＤＭＡ転送におけるデータ転送サイ
ズが小さい場合には、本無駄時間が無視できず、ＤＭＡ
バスシステムのパフォーマンス低下を引き起こす問題が
ある。
時にもあるＤＭＡコントローラが転送し終わってから次
のＤＭＡコントローラが転送を開始するまでの時間は無
駄な時間となっている（図２のＤＭＡバスの「空」時
間）。特に、一回のＤＭＡ転送におけるデータ転送サイ
ズが小さい場合には、本無駄時間が無視できず、ＤＭＡ
バスシステムのパフォーマンス低下を引き起こす問題が
ある。
【０００７】その理由は、あるＤＭＡコントローラが転
送を完了してから、次のＤＭＡコントローラが転送を開
始するまでには、従来技術で説明したプロセスを取って
いるため、ＤＭＡバス／共通メモリに対して、どのＤＭ
Ａコントローラからもアクセスが発生していないある一
定の空白時間が発生することとなる。一定量のデータを
転送する場合において、一回のＤＭＡ転送で転送するデ
ータ転送サイズを小さくすれば、転送回数が増大し、前
記空白時間の合計が増大するので、ＤＭＡバスシステム
におけるパフォーマンスがより低下する。
送を完了してから、次のＤＭＡコントローラが転送を開
始するまでには、従来技術で説明したプロセスを取って
いるため、ＤＭＡバス／共通メモリに対して、どのＤＭ
Ａコントローラからもアクセスが発生していないある一
定の空白時間が発生することとなる。一定量のデータを
転送する場合において、一回のＤＭＡ転送で転送するデ
ータ転送サイズを小さくすれば、転送回数が増大し、前
記空白時間の合計が増大するので、ＤＭＡバスシステム
におけるパフォーマンスがより低下する。
【０００８】複数のＤＭＡコントローラが競合するＤＭ
Ａバスシステムにおいて、あるＤＭＡ転送完了から次の
ＤＭＡ転送開始までの時間は、ＤＭＡバス共通メモリ
は、どこからもアクセスがなく、空白時間となってい
る。本発明は、この空白時間を短縮することにより、Ｄ
ＭＡバスシステムのパフォーマンスを向上することを目
的とする。
Ａバスシステムにおいて、あるＤＭＡ転送完了から次の
ＤＭＡ転送開始までの時間は、ＤＭＡバス共通メモリ
は、どこからもアクセスがなく、空白時間となってい
る。本発明は、この空白時間を短縮することにより、Ｄ
ＭＡバスシステムのパフォーマンスを向上することを目
的とする。
【０００９】
【課題を解決するための手段】本発明によれば、複数の
ＤＭＡコントローラと、これ等ＤＭＡコントローラから
ＤＭＡアクセス自在な共通メモリと、前記ＤＭＡコント
ローラからのＤＭＡ転送要求を受けて前記共通メモリに
対する択一的ＤＭＡ転送制御をなすＤＭＡアービタとを
含む情報処理装置におけるＤＭＡバス転送システムであ
って、前記ＤＭＡアービタと前記ＤＭＡコントローラと
の間に設けられ前記メモリへの転送中を示す転送中フラ
グを伝送するフラグバスと、前記ＤＭＡアービタに設け
られ、前記ＤＭＡ転送要求に応答して前記フラグバスを
監視して前記フラグの状態に応じて当該ＤＭＡ転送要求
に対する許可制御をなす許可制御手段と、前記ＤＭＡコ
ントローラの各々に設けられ、前記共通メモリへのＤＭ
Ａ転送要求を生成する要求生成手段と、前記ＤＭＡアー
ビタからの許可に応答して前記フラグバスを監視して前
記フラグの状態に応じてＤＭＡ転送実行制御をなす実行
制御手段と、このＤＭＡ転送開始と同時に前記転送中フ
ラグバスに転送中フラグをセットしまた終了と同時にリ
セットするフラグ制御手段とを含むことを特徴とするＤ
ＭＡバス転送システムが得られる。
ＤＭＡコントローラと、これ等ＤＭＡコントローラから
ＤＭＡアクセス自在な共通メモリと、前記ＤＭＡコント
ローラからのＤＭＡ転送要求を受けて前記共通メモリに
対する択一的ＤＭＡ転送制御をなすＤＭＡアービタとを
含む情報処理装置におけるＤＭＡバス転送システムであ
って、前記ＤＭＡアービタと前記ＤＭＡコントローラと
の間に設けられ前記メモリへの転送中を示す転送中フラ
グを伝送するフラグバスと、前記ＤＭＡアービタに設け
られ、前記ＤＭＡ転送要求に応答して前記フラグバスを
監視して前記フラグの状態に応じて当該ＤＭＡ転送要求
に対する許可制御をなす許可制御手段と、前記ＤＭＡコ
ントローラの各々に設けられ、前記共通メモリへのＤＭ
Ａ転送要求を生成する要求生成手段と、前記ＤＭＡアー
ビタからの許可に応答して前記フラグバスを監視して前
記フラグの状態に応じてＤＭＡ転送実行制御をなす実行
制御手段と、このＤＭＡ転送開始と同時に前記転送中フ
ラグバスに転送中フラグをセットしまた終了と同時にリ
セットするフラグ制御手段とを含むことを特徴とするＤ
ＭＡバス転送システムが得られる。
【００１０】そして、前記許可制御手段は、前記フラグ
の状態がリセット状態時にはそのときのＤＭＡ転送要求
に対して許可を生成し、このＤＭＡ転送要求を生成した
ＤＭＡコントローラの前記実行制御手段は、この許可を
受けて直ちにＤＭＡ転送実行を行なうようにしたことを
特徴とする。
の状態がリセット状態時にはそのときのＤＭＡ転送要求
に対して許可を生成し、このＤＭＡ転送要求を生成した
ＤＭＡコントローラの前記実行制御手段は、この許可を
受けて直ちにＤＭＡ転送実行を行なうようにしたことを
特徴とする。
【００１１】また、前記許可制御手段は、前記フラグの
状態がセット状態時にはそのときのＤＭＡ転送要求に対
して許可を生成し、このＤＭＡ転送要求を生成したＤＭ
Ａコントローラの前記実行制御手段は、この許可を受け
て前記フラグがリセット状態になるまで転送保留をなす
よう構成されていることを特徴とする。
状態がセット状態時にはそのときのＤＭＡ転送要求に対
して許可を生成し、このＤＭＡ転送要求を生成したＤＭ
Ａコントローラの前記実行制御手段は、この許可を受け
て前記フラグがリセット状態になるまで転送保留をなす
よう構成されていることを特徴とする。
【００１２】更に、本発明によれば、複数のＤＭＡコン
トローラと、これ等ＤＭＡコントローラからＤＭＡアク
セス自在な共通メモリと、前記ＤＭＡコントローラから
のＤＭＡ転送要求を受けて前記共通メモリに対する択一
的ＤＭＡ転送制御をなすＤＭＡアービタとを含む情報処
理装置におけるＤＭＡバス転送システムであって、前記
ＤＭＡアービタに設けられ、前記ＤＭＡ転送要求に応答
して当該ＤＭＡ転送要求に対する許可制御をなし、また
他のＤＭＡ転送要求に対する許可中のＤＭＡ転送要求に
対する許可予告をなす手段と、前記ＤＭＡコントローラ
の各々に設けられ、前記共通メモリへのＤＭＡ転送要求
を生成する要求生成手段と、前記ＤＭＡアービタからの
許可に応答して前記許可予告を監視しこの許可予告状態
に応じてＤＭＡ転送実行制御をなす実行制御手段とを含
むことを特徴とするＤＭＡバス転送システムが得られ
る。
トローラと、これ等ＤＭＡコントローラからＤＭＡアク
セス自在な共通メモリと、前記ＤＭＡコントローラから
のＤＭＡ転送要求を受けて前記共通メモリに対する択一
的ＤＭＡ転送制御をなすＤＭＡアービタとを含む情報処
理装置におけるＤＭＡバス転送システムであって、前記
ＤＭＡアービタに設けられ、前記ＤＭＡ転送要求に応答
して当該ＤＭＡ転送要求に対する許可制御をなし、また
他のＤＭＡ転送要求に対する許可中のＤＭＡ転送要求に
対する許可予告をなす手段と、前記ＤＭＡコントローラ
の各々に設けられ、前記共通メモリへのＤＭＡ転送要求
を生成する要求生成手段と、前記ＤＭＡアービタからの
許可に応答して前記許可予告を監視しこの許可予告状態
に応じてＤＭＡ転送実行制御をなす実行制御手段とを含
むことを特徴とするＤＭＡバス転送システムが得られ
る。
【００１３】そして、前記実行制御手段は、前記許可予
告がリセットされているときには直ちにＤＭＡ転送実行
を行ない、セットされているときにはリセットされるま
で転送保留を行なうよう構成されていることを特徴とす
る。
告がリセットされているときには直ちにＤＭＡ転送実行
を行ない、セットされているときにはリセットされるま
で転送保留を行なうよう構成されていることを特徴とす
る。
【００１４】
【発明の実施の形態】本発明の作用を述べる。本発明の
ＤＭＡバス転送方式は、あるＤＭＡコントローラがＤＭ
Ａ転送中に、続いて転送するＤＭＡコントローラをＤＭ
Ａアービタが調停を実施して、予め続いて転送するＤＭ
Ａコントローラに通知する（ＤＭＡ転送許可を与える）
と共に、実際に転送中であるＤＭＡコントローラが転送
中であるというフラグを送出し、残りのＤＭＡコントロ
ーラ及びＤＭＡアービタがこのフラグをモニタできるた
めの転送中フラグバスを有している。ゆえに、続いて転
送するＤＭＡコントローラは先に転送中のＤＭＡコント
ローラから出力される転送中フラグをモニタすることに
より、直前の転送が完了するとすぐにＤＭＡ転送を開始
でき、よって空白時間を最小にできるのでＤＭＡバスシ
ステムのパフォーマンスが向上することになる。
ＤＭＡバス転送方式は、あるＤＭＡコントローラがＤＭ
Ａ転送中に、続いて転送するＤＭＡコントローラをＤＭ
Ａアービタが調停を実施して、予め続いて転送するＤＭ
Ａコントローラに通知する（ＤＭＡ転送許可を与える）
と共に、実際に転送中であるＤＭＡコントローラが転送
中であるというフラグを送出し、残りのＤＭＡコントロ
ーラ及びＤＭＡアービタがこのフラグをモニタできるた
めの転送中フラグバスを有している。ゆえに、続いて転
送するＤＭＡコントローラは先に転送中のＤＭＡコント
ローラから出力される転送中フラグをモニタすることに
より、直前の転送が完了するとすぐにＤＭＡ転送を開始
でき、よって空白時間を最小にできるのでＤＭＡバスシ
ステムのパフォーマンスが向上することになる。
【００１５】以下、本発明の実施例について図面を用い
て説明する。
て説明する。
【００１６】図１は本発明の一実施例のブロック図であ
り、図７と同等部分は同一符号により示されている。Ｄ
ＭＡアービタ１０１と各ＤＭＡコントローラ１０３〜１
０５との間には、図７の従来例の構成に加えて、ＤＭＡ
転送中フラグバス１０７が付加されている。このフラグ
バス１０７はＤＭＡ転送中であることを示すフラグを表
示するものであり、ＤＭＡアービタ１０１及びＤＭＡコ
ントローラ１０３〜１０５から常時モニタ（監視）が可
能である。
り、図７と同等部分は同一符号により示されている。Ｄ
ＭＡアービタ１０１と各ＤＭＡコントローラ１０３〜１
０５との間には、図７の従来例の構成に加えて、ＤＭＡ
転送中フラグバス１０７が付加されている。このフラグ
バス１０７はＤＭＡ転送中であることを示すフラグを表
示するものであり、ＤＭＡアービタ１０１及びＤＭＡコ
ントローラ１０３〜１０５から常時モニタ（監視）が可
能である。
【００１７】ＤＭＡアービタ１０１は、各ＤＭＡコント
ローラからのＤＭＡ転送要求（ＤＭＡ Ｒｅｑｕｅｓ
ｔ）が入力されると、調停を行い、ＤＭＡバス１０６を
通して共通バッファメモリ１０２へアクセスするＤＭＡ
コントローラを決定し、決定したＤＭＡコントローラに
対してＤＭＡ転送許可（ＤＭＡ Ｇｒａｎｔ）を与え
る。
ローラからのＤＭＡ転送要求（ＤＭＡ Ｒｅｑｕｅｓ
ｔ）が入力されると、調停を行い、ＤＭＡバス１０６を
通して共通バッファメモリ１０２へアクセスするＤＭＡ
コントローラを決定し、決定したＤＭＡコントローラに
対してＤＭＡ転送許可（ＤＭＡ Ｇｒａｎｔ）を与え
る。
【００１８】ＤＭＡコントローラ１０３〜１０５は夫々
共通バッファメモリ１０２をアクセスする必要がある場
合には、ＤＭＡ Ｒｅｑｕｅｓｔ信号を送出し、ＤＭＡ
Ｇｒａｎｔ信号を受け取ると共に、転送中フラグを常
時モニタし、Ｇｒａｎｔ信号を受け取った時に転送中フ
ラグがオフ（リセット）の時（転送なし）には、即転送
開始し、転送中フラグがオン（セット）の時（転送中）
には、転送完了後、転送を開始できる。
共通バッファメモリ１０２をアクセスする必要がある場
合には、ＤＭＡ Ｒｅｑｕｅｓｔ信号を送出し、ＤＭＡ
Ｇｒａｎｔ信号を受け取ると共に、転送中フラグを常
時モニタし、Ｇｒａｎｔ信号を受け取った時に転送中フ
ラグがオフ（リセット）の時（転送なし）には、即転送
開始し、転送中フラグがオン（セット）の時（転送中）
には、転送完了後、転送を開始できる。
【００１９】転送中フラグはＤＭＡアービタ１０１と各
ＤＭＡコントローラ１０３〜１０５をワイヤードロジッ
クで接続した転送中フラグバス上に示され、実際に共通
バッファメモリに対してアクセスしているＤＭＡコント
ローラが転送中の間ずっと他のＤＭＡコントローラ及び
ＤＭＡアービタ１０１に対して表示する。
ＤＭＡコントローラ１０３〜１０５をワイヤードロジッ
クで接続した転送中フラグバス上に示され、実際に共通
バッファメモリに対してアクセスしているＤＭＡコント
ローラが転送中の間ずっと他のＤＭＡコントローラ及び
ＤＭＡアービタ１０１に対して表示する。
【００２０】ＤＭＡアービタ１０１は、転送中フラグが
オフの状態で、先ずＤＭＡコントローラを調停により一
台のＤＭＡコントローラを決定すると共に、転送中フラ
グがオンの状態においても、ＤＭＡコントローラからＤ
ＭＡ Ｒｅｑｕｅｓｔがある場合には、予め調停を行
い、ＤＭＡ Ｇｒａｎｔを返しておく。更に、ＤＭＡＲ
ｅｑｕｅｓｔがある場合には、現転送が終了した時点ま
で待ち、次のＤＭＡ転送が開始したと同時に調停を行
い、同様にＤＭＡ Ｇｒａｎｔを返す。
オフの状態で、先ずＤＭＡコントローラを調停により一
台のＤＭＡコントローラを決定すると共に、転送中フラ
グがオンの状態においても、ＤＭＡコントローラからＤ
ＭＡ Ｒｅｑｕｅｓｔがある場合には、予め調停を行
い、ＤＭＡ Ｇｒａｎｔを返しておく。更に、ＤＭＡＲ
ｅｑｕｅｓｔがある場合には、現転送が終了した時点ま
で待ち、次のＤＭＡ転送が開始したと同時に調停を行
い、同様にＤＭＡ Ｇｒａｎｔを返す。
【００２１】この様にして、ＤＭＡアービタは、ＤＭＡ
転送中に次にＤＭＡ転送を行うＤＭＡコントローラを予
め決めておくことが可能である。
転送中に次にＤＭＡ転送を行うＤＭＡコントローラを予
め決めておくことが可能である。
【００２２】本発明の特徴であるＤＭＡ転送中フラグ
は、実際にＤＭＡ転送を行っているＤＭＡコントローラ
がオンにし、他のＤＭＡコントローラ及びＤＭＡアービ
タが常時モニタできる。共通メモリにアクセス必要で、
ＤＭＡ Ｒｅｑｕｅｓｔを送出し、ＤＭＡ Ｇｒａｎｔ
を受け取ったが、他が転送中であることをモニタしたＤ
ＭＡコントローラは転送するための準備をすると共に、
転送中フラグがオフになった時点で自ら転送中フラグを
オンにして転送をすぐに開始する。
は、実際にＤＭＡ転送を行っているＤＭＡコントローラ
がオンにし、他のＤＭＡコントローラ及びＤＭＡアービ
タが常時モニタできる。共通メモリにアクセス必要で、
ＤＭＡ Ｒｅｑｕｅｓｔを送出し、ＤＭＡ Ｇｒａｎｔ
を受け取ったが、他が転送中であることをモニタしたＤ
ＭＡコントローラは転送するための準備をすると共に、
転送中フラグがオフになった時点で自ら転送中フラグを
オンにして転送をすぐに開始する。
【００２３】以上説明したように、いずれかからＤＭＡ
Ｒｅｑｕｅｓｔがある場合には、前もって調停を行
い、ある転送が完了すると、最小の待ち時間で次の転送
が順次実行される。
Ｒｅｑｕｅｓｔがある場合には、前もって調停を行
い、ある転送が完了すると、最小の待ち時間で次の転送
が順次実行される。
【００２４】次に、本発明の動作について、図２を参照
して詳細に説明する。尚、本説明では、３台のＤＭＡコ
ントローラが共通バッファメモリに対してアクセスする
シーケンスを波形にしたものであるが、ＤＭＡアービタ
が制御できれば、動作はＤＭＡコントローラが３台以上
でも同様である。
して詳細に説明する。尚、本説明では、３台のＤＭＡコ
ントローラが共通バッファメモリに対してアクセスする
シーケンスを波形にしたものであるが、ＤＭＡアービタ
が制御できれば、動作はＤＭＡコントローラが３台以上
でも同様である。
【００２５】図２を参照すると、従来技術の動作波形を
示した図８と同様にＤＭＡコントローラ１０３からＤＭ
Ａ転送要求ＤＭＡ Ｒｅｑｕｅｓｔ−ｉを出力し、ＤＭ
Ａアービタ１０１よりＤＭＡ Ｇｒａｎｔ−ｉを得たＤ
ＭＡコントローラ１０３はＤＭＡ転送を開始する。この
時、本発明の特徴であるＤＭＡ転送中フラグをＤＭＡコ
ントローラ１０３が自らオンにし、他のＤＭＡコントロ
ーラに表示する。
示した図８と同様にＤＭＡコントローラ１０３からＤＭ
Ａ転送要求ＤＭＡ Ｒｅｑｕｅｓｔ−ｉを出力し、ＤＭ
Ａアービタ１０１よりＤＭＡ Ｇｒａｎｔ−ｉを得たＤ
ＭＡコントローラ１０３はＤＭＡ転送を開始する。この
時、本発明の特徴であるＤＭＡ転送中フラグをＤＭＡコ
ントローラ１０３が自らオンにし、他のＤＭＡコントロ
ーラに表示する。
【００２６】この時、従来技術と異なり、既にＤＭＡ
Ｒｅｑｕｅｓｔ−ｊをＤＭＡアービタは受け取っている
ので、ＤＭＡ転送−ｉと同時にＤＭＡアービタは調停に
より、ＤＭＡ転送−ｉ終了後にＤＭＡ転送を実施すべき
ＤＭＡコントローラを決定し、ＤＭＡ Ｇｒａｎｔ−ｊ
を出力する。
Ｒｅｑｕｅｓｔ−ｊをＤＭＡアービタは受け取っている
ので、ＤＭＡ転送−ｉと同時にＤＭＡアービタは調停に
より、ＤＭＡ転送−ｉ終了後にＤＭＡ転送を実施すべき
ＤＭＡコントローラを決定し、ＤＭＡ Ｇｒａｎｔ−ｊ
を出力する。
【００２７】この時、ＤＭＡコントローラ１０４は、Ｄ
ＭＡ転送フラグを監視し、先の転送が終了したことを素
早く知ることが可能となり、結果として従来技術と比較
して、先の転送が終了してから、次の転送が始まるまで
の時間を短縮できる。
ＭＡ転送フラグを監視し、先の転送が終了したことを素
早く知ることが可能となり、結果として従来技術と比較
して、先の転送が終了してから、次の転送が始まるまで
の時間を短縮できる。
【００２８】ＤＭＡコントローラ１０５からのＤＭＡ
Ｒｅｑｕｅｓｔ−ｋは、ＤＭＡ転送−ｉが終了するまで
保留され、ＤＭＡ転送−ｊが始まると調停により、ＤＭ
ＡＧｒａｎｔ−ｋがＤＭＡアービタ１０１からＤＭＡコ
ントローラ１０５に出力される。ＤＭＡ転送−ｊ終了
後、前記説明と同様に最小待ち時間によりＤＭＡ転送−
ｋが開始される。
Ｒｅｑｕｅｓｔ−ｋは、ＤＭＡ転送−ｉが終了するまで
保留され、ＤＭＡ転送−ｊが始まると調停により、ＤＭ
ＡＧｒａｎｔ−ｋがＤＭＡアービタ１０１からＤＭＡコ
ントローラ１０５に出力される。ＤＭＡ転送−ｊ終了
後、前記説明と同様に最小待ち時間によりＤＭＡ転送−
ｋが開始される。
【００２９】図３及び図４はＤＭＡコントローラ及びＤ
ＭＡアービタの各動作シーケンスを示すフローチャート
である。先ず図３を参照すると、ＤＭＡコントローラ１
０３〜１０５の各々の動作を示すものであり、転送要求
リクエストＲ，転送許可Ｇ，転送中フラグＴf の各変数
をセットするためのレジスタが予め設けられているもの
とする。
ＭＡアービタの各動作シーケンスを示すフローチャート
である。先ず図３を参照すると、ＤＭＡコントローラ１
０３〜１０５の各々の動作を示すものであり、転送要求
リクエストＲ，転送許可Ｇ，転送中フラグＴf の各変数
をセットするためのレジスタが予め設けられているもの
とする。
【００３０】これ等全てのレジスタがリセットしてオー
ル“０”とされる（ステップＳ１）。ＤＭＡ転送データ
の有無が判定され（ステップＳ２）、有れば転送要求リ
クエストレジスタがＲ＝１かどうか判定される（ステッ
プＳ３）。Ｒ＝１でなければ、“１”がセットされ
る（：＝はレジスタセットを示し、以下同じ）。
ル“０”とされる（ステップＳ１）。ＤＭＡ転送データ
の有無が判定され（ステップＳ２）、有れば転送要求リ
クエストレジスタがＲ＝１かどうか判定される（ステッ
プＳ３）。Ｒ＝１でなければ、“１”がセットされ
る（：＝はレジスタセットを示し、以下同じ）。
【００３１】Ｒ＝１であれば、転送許可がＧ＝１かどう
か判定され（ステップＳ５）、Ｇ＝１であれば、転送中
フラグバスのフラグを監視し（ステップＳ６）、“０”
であれば、転送中フラグＴf を“１”にセットして（ス
テップＳ７）、転送中フラグバスへこの“１”が送出さ
れる。同時に、ＤＭＡ転送実行が開始される（ステップ
Ｓ８）。
か判定され（ステップＳ５）、Ｇ＝１であれば、転送中
フラグバスのフラグを監視し（ステップＳ６）、“０”
であれば、転送中フラグＴf を“１”にセットして（ス
テップＳ７）、転送中フラグバスへこの“１”が送出さ
れる。同時に、ＤＭＡ転送実行が開始される（ステップ
Ｓ８）。
【００３２】ＤＭＡ転送終了すると（ステップＳ９）、
Ｒが“０”、Ｔf が“０”に夫々リセットされる（ステ
ップＳ１０）。
Ｒが“０”、Ｔf が“０”に夫々リセットされる（ステ
ップＳ１０）。
【００３３】図４を参照すると、ＤＭＡアービタ１０１
の動作を示すもので、転送中フラグＴf ，転送保留中フ
ラグＴh ，転送要求リクエストＲx （ｘ＝ｉ，ｊ，
ｋ），転送許可Ｇx の各変数をセットするためのレジス
タが予め設けられているものとする。
の動作を示すもので、転送中フラグＴf ，転送保留中フ
ラグＴh ，転送要求リクエストＲx （ｘ＝ｉ，ｊ，
ｋ），転送許可Ｇx の各変数をセットするためのレジス
タが予め設けられているものとする。
【００３４】先ず、全てのレジスタがオール“０”にリ
セットされる（ステップＳ１１）。そして、転送中フラ
グＴf と転送保留中Ｔh との状態がチェックされる（ス
テップＳ１２）。（Ｔf ，Ｔh ）＝（０，０）の時、転
送要求リクエストＲx ＝１かどうか判定され（ステップ
Ｓ１３）、そうであれば、転送許可Ｇx に“１”がセッ
トされる（ステップＳ１４）。
セットされる（ステップＳ１１）。そして、転送中フラ
グＴf と転送保留中Ｔh との状態がチェックされる（ス
テップＳ１２）。（Ｔf ，Ｔh ）＝（０，０）の時、転
送要求リクエストＲx ＝１かどうか判定され（ステップ
Ｓ１３）、そうであれば、転送許可Ｇx に“１”がセッ
トされる（ステップＳ１４）。
【００３５】この時、ステップＳ１３においてＲx ＝１
となったｘに対するＧx に“１”がセットされ、そのｘ
の値が“ａ”（転送実行中のＤＭＡコントローラを示
す）とされる（ステップＳ１４）。そして、転送中フラ
グＴf ＝１とされる（ステップＳ１５）。
となったｘに対するＧx に“１”がセットされ、そのｘ
の値が“ａ”（転送実行中のＤＭＡコントローラを示
す）とされる（ステップＳ１４）。そして、転送中フラ
グＴf ＝１とされる（ステップＳ１５）。
【００３６】ステップＳ１２のチェックにおいて、（Ｔ
f ，Ｔh ）＝（１，０）の時、転送要求リクエストＲa
＝０かどうか判定され（ステップＳ１６）、そうであれ
ば、Ｔf に“０”がセットされ（ステップＳ１７）、Ｇ
a に“０”がセットされる（ステップＳ１８）。
f ，Ｔh ）＝（１，０）の時、転送要求リクエストＲa
＝０かどうか判定され（ステップＳ１６）、そうであれ
ば、Ｔf に“０”がセットされ（ステップＳ１７）、Ｇ
a に“０”がセットされる（ステップＳ１８）。
【００３７】ステップＳ１６において、Ｒa ＝０でなけ
れば、他の転送要求リクエストの有無（Ｒx ＝１ｏｒ
０）がチェックされ（ステップＳ１９）、有ればＴh が
“１”にセットされる（ステップＳ２０）。そして、ス
テップＳ１９にてＲx ＝１となったｘに対するＧx に
“１”がセットされ、そのｘの値が“ｂ”（保留中であ
った次の転送実行中のＤＭＡコントローラを示す）とさ
れる（ステップＳ２１）。
れば、他の転送要求リクエストの有無（Ｒx ＝１ｏｒ
０）がチェックされ（ステップＳ１９）、有ればＴh が
“１”にセットされる（ステップＳ２０）。そして、ス
テップＳ１９にてＲx ＝１となったｘに対するＧx に
“１”がセットされ、そのｘの値が“ｂ”（保留中であ
った次の転送実行中のＤＭＡコントローラを示す）とさ
れる（ステップＳ２１）。
【００３８】ステップＳ１２において（Ｔf ，Ｔh ）＝
（１，１）の場合、Ｒａ＝０かどうか判定され（ステッ
プＳ２２）、そうであれば（先の転送が終了）、Ｔf ，
Ｔhが夫々“０”とされる（ステップＳ２３，Ｓ２
４）。
（１，１）の場合、Ｒａ＝０かどうか判定され（ステッ
プＳ２２）、そうであれば（先の転送が終了）、Ｔf ，
Ｔhが夫々“０”とされる（ステップＳ２３，Ｓ２
４）。
【００３９】そして、この先の転送終了でＴf が一度
“０”にリセットされ、この状態が保留中のＤＭＡコン
トローラにて検出されて転送が開始されるので、再びＴ
f ＝１となって、ＤＭＡアービタはこれをモニタして自
己のＴf へ“１”を取り込みセットする（ステップＳ２
５）。同時に、Ｇa を“０”とし、ａをｂにする（ステ
ップＳ２６，Ｓ２７）。
“０”にリセットされ、この状態が保留中のＤＭＡコン
トローラにて検出されて転送が開始されるので、再びＴ
f ＝１となって、ＤＭＡアービタはこれをモニタして自
己のＴf へ“１”を取り込みセットする（ステップＳ２
５）。同時に、Ｇa を“０”とし、ａをｂにする（ステ
ップＳ２６，Ｓ２７）。
【００４０】図５は本発明の他の実施例を示すブロック
図であり、図１，７と同等部分は同一符号にて示してい
る。図６のタイムチャートと共に説明する。
図であり、図１，７と同等部分は同一符号にて示してい
る。図６のタイムチャートと共に説明する。
【００４１】本例では、図１におけるＤＭＡ転送中フラ
グバス１０７を取り除き、代わりに各ＤＭＡコントロー
ラ１０３〜１０５とＤＭＡアービタ１０１との間をＤＭ
ＡＧｒａｎｔ−ｐ信号１２０〜１２２で接続する。この
時、ＤＭＡ Ｇｒａｎｔ信号は従来技術同様、転送許可
されて始めてＤＭＡアービタより転送許可したＤＭＡコ
ントローラに対して出力される。
グバス１０７を取り除き、代わりに各ＤＭＡコントロー
ラ１０３〜１０５とＤＭＡアービタ１０１との間をＤＭ
ＡＧｒａｎｔ−ｐ信号１２０〜１２２で接続する。この
時、ＤＭＡ Ｇｒａｎｔ信号は従来技術同様、転送許可
されて始めてＤＭＡアービタより転送許可したＤＭＡコ
ントローラに対して出力される。
【００４２】ＤＭＡアービタは前記実施例で示した通り
あるＤＭＡ転送中に次に転送すべきＤＭＡコントローラ
を調停し、ＤＭＡ Ｇｒａｎｔ−ｐ信号により、次に転
送すべきＤＭＡコントローラに対して、現在行われてい
る転送完了後、ＤＭＡ Ｇｒａｎｔが与えられることを
知らせる。
あるＤＭＡ転送中に次に転送すべきＤＭＡコントローラ
を調停し、ＤＭＡ Ｇｒａｎｔ−ｐ信号により、次に転
送すべきＤＭＡコントローラに対して、現在行われてい
る転送完了後、ＤＭＡ Ｇｒａｎｔが与えられることを
知らせる。
【００４３】ＤＭＡ Ｇｒａｎｔ−ｐを得たＤＭＡコン
トローラは転送の準備を開始すると共に、ＤＭＡ Ｇｒ
ａｎｔを得ると同時に転送を開始する。ＤＭＡアービタ
は先の転送を行っているＤＭＡコントローラからのＤＭ
Ａ Ｒｅｑｕｅｓｔがオフになることを監視して、次に
転送すべきＤＭＡ Ｇｒａｎｔを与えると共にＤＭＡＧ
ｒａｎｔ−ｐをオフとする。
トローラは転送の準備を開始すると共に、ＤＭＡ Ｇｒ
ａｎｔを得ると同時に転送を開始する。ＤＭＡアービタ
は先の転送を行っているＤＭＡコントローラからのＤＭ
Ａ Ｒｅｑｕｅｓｔがオフになることを監視して、次に
転送すべきＤＭＡ Ｇｒａｎｔを与えると共にＤＭＡＧ
ｒａｎｔ−ｐをオフとする。
【００４４】以上説明したように、前記実施例と同様に
ＤＭＡ転送間の空き時間を最小にすることが可能とな
る。
ＤＭＡ転送間の空き時間を最小にすることが可能とな
る。
【００４５】
【発明の効果】第１の効果は、ＤＭＡ転送終了から次の
ＤＭＡ転送が開始するまでの時間を最小化することが可
能となる。その理由は、ＤＭＡ転送中に次にＤＭＡ転送
を行うＤＭＡコントローラを予め調停し、ＤＭＡアービ
タから次に転送を行うＤＭＡコントローラに対してＧｒ
ａｎｔを与えると共に、先のＤＭＡコントローラが完了
したことを素早く知ることができる手段を有することに
より、転送完了後、次の転送を開始し、結果として転送
時間を最小化することが可能となる。
ＤＭＡ転送が開始するまでの時間を最小化することが可
能となる。その理由は、ＤＭＡ転送中に次にＤＭＡ転送
を行うＤＭＡコントローラを予め調停し、ＤＭＡアービ
タから次に転送を行うＤＭＡコントローラに対してＧｒ
ａｎｔを与えると共に、先のＤＭＡコントローラが完了
したことを素早く知ることができる手段を有することに
より、転送完了後、次の転送を開始し、結果として転送
時間を最小化することが可能となる。
【図１】本発明の一実施例のブロック図である。
【図２】図１のブロックの動作を示すタイミングチャー
トである。
トである。
【図３】図１のＤＭＡコントローラの動作を示すフロー
チャートである。
チャートである。
【図４】図１のＤＭＡアービタの動作を示すフローチャ
ートである。
ートである。
【図５】本発明の他の実施例のブロック図である。
【図６】図５のブロックの動作を示すタイミングチャー
トである。
トである。
【図７】従来のＤＭＡバス転送方式を示すブロック図で
ある。
ある。
【図８】図７のブロックの動作を示すタイミングチャー
トである。
トである。
１０１ ＤＭＡアービタ １０２ 共通バッファメモリ １０３〜１０５ ＤＭＡコントローラ １０６ ＤＭＡバス １０７ ＤＭＡ転送中フラグバス １２０〜１２２ ＤＭＡ Ｇｒａｎｔ−ｐ信号
Claims (5)
- 【請求項１】 複数のＤＭＡコントローラと、これ等Ｄ
ＭＡコントローラからＤＭＡアクセス自在な共通メモリ
と、前記ＤＭＡコントローラからのＤＭＡ転送要求を受
けて前記共通メモリに対する択一的ＤＭＡ転送制御をな
すＤＭＡアービタとを含む情報処理装置におけるＤＭＡ
バス転送システムであって、 前記ＤＭＡアービタと前記ＤＭＡコントローラとの間に
設けられ前記メモリへの転送中を示す転送中フラグを伝
送するフラグバスと、 前記ＤＭＡアービタに設けられ、前記ＤＭＡ転送要求に
応答して前記フラグバスを監視して前記フラグの状態に
応じて当該ＤＭＡ転送要求に対する許可制御をなす許可
制御手段と、 前記ＤＭＡコントローラの各々に設けられ、前記共通メ
モリへのＤＭＡ転送要求を生成する要求生成手段と、前
記ＤＭＡアービタからの許可に応答して前記フラグバス
を監視して前記フラグの状態に応じてＤＭＡ転送実行制
御をなす実行制御手段と、このＤＭＡ転送開始と同時に
前記転送中フラグバスに転送中フラグをセットしまた終
了と同時にリセットするフラグ制御手段と、 を含むことを特徴とするＤＭＡバス転送システム。 - 【請求項２】 前記許可制御手段は、前記フラグの状態
がリセット状態時にはそのときのＤＭＡ転送要求に対し
て許可を生成し、このＤＭＡ転送要求を生成したＤＭＡ
コントローラの前記実行制御手段は、この許可を受けて
直ちにＤＭＡ転送実行を行なうようにしたことを特徴と
する請求項１記載のＤＭＡバス転送システム。 - 【請求項３】 前記許可制御手段は、前記フラグの状態
がセット状態時にはそのときのＤＭＡ転送要求に対して
許可を生成し、このＤＭＡ転送要求を生成したＤＭＡコ
ントローラの前記実行制御手段は、この許可を受けて前
記フラグがリセット状態になるまで転送保留をなすよう
構成されていることを特徴とする請求項１または２記載
のＤＭＡバス転送システム。 - 【請求項４】 複数のＤＭＡコントローラと、これ等Ｄ
ＭＡコントローラからＤＭＡアクセス自在な共通メモリ
と、前記ＤＭＡコントローラからのＤＭＡ転送要求を受
けて前記共通メモリに対する択一的ＤＭＡ転送制御をな
すＤＭＡアービタとを含む情報処理装置におけるＤＭＡ
バス転送システムであって、 前記ＤＭＡアービタに設けられ、前記ＤＭＡ転送要求に
応答して当該ＤＭＡ転送要求に対する許可制御をなし、
また他のＤＭＡ転送要求に対する許可中のＤＭＡ転送要
求に対する許可予告をなす手段と、 前記ＤＭＡコントローラの各々に設けられ、前記共通メ
モリへのＤＭＡ転送要求を生成する要求生成手段と、前
記ＤＭＡアービタからの許可に応答して前記許可予告を
監視しこの許可予告状態に応じてＤＭＡ転送実行制御を
なす実行制御手段と、 を含むことを特徴とするＤＭＡバス転送システム。 - 【請求項５】 前記実行制御手段は、前記許可予告がリ
セットされているときには直ちにＤＭＡ転送実行を行な
い、セットされているときにはリセットされるまで転送
保留を行なうよう構成されていることを特徴とする請求
項４記載のＤＭＡバス転送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14964296A JPH09330288A (ja) | 1996-06-12 | 1996-06-12 | Ｄｍａバス転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14964296A JPH09330288A (ja) | 1996-06-12 | 1996-06-12 | Ｄｍａバス転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330288A true JPH09330288A (ja) | 1997-12-22 |
Family
ID=15479699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14964296A Pending JPH09330288A (ja) | 1996-06-12 | 1996-06-12 | Ｄｍａバス転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09330288A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8200934B2 (en) | 2006-10-06 | 2012-06-12 | Hitachi, Ltd. | Data transfer unit in multi-core processor |
-
1996
- 1996-06-12 JP JP14964296A patent/JPH09330288A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8200934B2 (en) | 2006-10-06 | 2012-06-12 | Hitachi, Ltd. | Data transfer unit in multi-core processor |
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