JPH09321438A - 高密度実装基板 - Google Patents
高密度実装基板Info
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- JPH09321438A JPH09321438A JP8133154A JP13315496A JPH09321438A JP H09321438 A JPH09321438 A JP H09321438A JP 8133154 A JP8133154 A JP 8133154A JP 13315496 A JP13315496 A JP 13315496A JP H09321438 A JPH09321438 A JP H09321438A
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
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- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
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- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
- H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
Abstract
(57)【要約】
【課題】 部品実装面積を大幅に低減し、高密度実装基
板を提供する。 【解決手段】 ２枚以上の基板Ａ，Ｂを積層して多層プ
リント基板１を構成し、この多層プリント基板１の一方
の外表面に、搭載すべきＩＣチップ１０６が収容可能な
底面及び深さを有する凹部２を形成し、前記多層プリン
ト基板の他方の外表面は、チップ部品１０４を搭載する
チップ部品実装面７とし、前記凹部２の底面及び前記基
板１の積層面に所定の配線パターン３を形成し、該配線
パターン３は、貫通，層間及び凹部に設けられたスルー
ホール１０２，１０３，１１２を介して前記チップ実装
面及び他の層の配線パターンに電気的に接続し、前記凹
部２にＩＣチップ１０６を収容して該ＩＣチップの接続
用パッド１１と、凹部２の配線パターン３に設けられた
バンプ用接続パッド１２を導電性接続部材４により接続
すると共に該導電性接続部材４及びＩＣチップ１０６を
合成樹脂５により封止することを特徴とする。
板を提供する。 【解決手段】 ２枚以上の基板Ａ，Ｂを積層して多層プ
リント基板１を構成し、この多層プリント基板１の一方
の外表面に、搭載すべきＩＣチップ１０６が収容可能な
底面及び深さを有する凹部２を形成し、前記多層プリン
ト基板の他方の外表面は、チップ部品１０４を搭載する
チップ部品実装面７とし、前記凹部２の底面及び前記基
板１の積層面に所定の配線パターン３を形成し、該配線
パターン３は、貫通，層間及び凹部に設けられたスルー
ホール１０２，１０３，１１２を介して前記チップ実装
面及び他の層の配線パターンに電気的に接続し、前記凹
部２にＩＣチップ１０６を収容して該ＩＣチップの接続
用パッド１１と、凹部２の配線パターン３に設けられた
バンプ用接続パッド１２を導電性接続部材４により接続
すると共に該導電性接続部材４及びＩＣチップ１０６を
合成樹脂５により封止することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣチップを基板
の中に埋め込んだ高密度実装基板に関するものである。
の中に埋め込んだ高密度実装基板に関するものである。
【０００２】
【従来の技術】図３は従来基板の第１例の構成を示す断
面図である。２枚以上の多層プリント基板１００は、ガ
ラス基材エポキシ樹脂等の材料よりなるプリント基板
Ｃ，Ｄをエポキシ等の接着樹脂１０１により貼り合せた
構成になっている。該基板１００に、貫通スルーホール
１０２や層間スルーホール１０３が設けられ、実装部品
としてはチップコンデンサ，チップ抵抗に代表されるチ
ップ部品１０４，ＱＦＰ(Quad Flat Package) に代表さ
れるモールドＩＣ１０５，トランジスタ等のモールド部
品１１１等のＳＭＤ(Surface Mounted Device)対応部品
等が用いられている。前記基板１００に半田ペーストが
印刷され、前記部品がマウントされ、リフローにより半
田接続された構成になっている。図３では、簡単なため
基板は２層、部品実装は片面のみを示したが、基板の積
層数は２層に限らず何層でもよく、また工程数は増える
が両面実装も可能であることは言うまでもない。
面図である。２枚以上の多層プリント基板１００は、ガ
ラス基材エポキシ樹脂等の材料よりなるプリント基板
Ｃ，Ｄをエポキシ等の接着樹脂１０１により貼り合せた
構成になっている。該基板１００に、貫通スルーホール
１０２や層間スルーホール１０３が設けられ、実装部品
としてはチップコンデンサ，チップ抵抗に代表されるチ
ップ部品１０４，ＱＦＰ(Quad Flat Package) に代表さ
れるモールドＩＣ１０５，トランジスタ等のモールド部
品１１１等のＳＭＤ(Surface Mounted Device)対応部品
等が用いられている。前記基板１００に半田ペーストが
印刷され、前記部品がマウントされ、リフローにより半
田接続された構成になっている。図３では、簡単なため
基板は２層、部品実装は片面のみを示したが、基板の積
層数は２層に限らず何層でもよく、また工程数は増える
が両面実装も可能であることは言うまでもない。
【０００３】さて、近年、特に移動体通信分野において
は軽薄短小化が進み、超小型化実装が要求されており、
その一環として、ＩＣ化が進んでいる。図３に示すよう
に、従来のモールドＩＣ１０５は、ＩＣチップ１０６と
リード１０８がＡｌやＡｕ等のワイヤ１０７でワイヤボ
ンディング接続され、リード１０８が半田１１３にて基
板１００と接続された構成になっている。ＩＣ化が進む
につれてＩＣチップのサイズが大きくなり、また接続ピ
ン数が多くなるとＩＣチップの大きさに比してパッケー
ジがさらに大きくなるため、一層の小型化を図るために
は更に実装面積を少なくする必要がある。
は軽薄短小化が進み、超小型化実装が要求されており、
その一環として、ＩＣ化が進んでいる。図３に示すよう
に、従来のモールドＩＣ１０５は、ＩＣチップ１０６と
リード１０８がＡｌやＡｕ等のワイヤ１０７でワイヤボ
ンディング接続され、リード１０８が半田１１３にて基
板１００と接続された構成になっている。ＩＣ化が進む
につれてＩＣチップのサイズが大きくなり、また接続ピ
ン数が多くなるとＩＣチップの大きさに比してパッケー
ジがさらに大きくなるため、一層の小型化を図るために
は更に実装面積を少なくする必要がある。
【０００４】図４は従来基板の第２例の構成を示す断面
図で、ＣＯＢ(Chip On Board) 技術を用いた基板であ
る。ＩＣチップは直接基板にダイボンディングされ、基
板とワイヤ１０７でワイヤボンディング接続され、ワイ
ヤ保護のためのポティング樹脂１０９によりオーバーコ
ートされ、さらに前記樹脂の流れ止枠１１０が設けられ
た構成となっている。図４の構成では、図３のモールド
ＩＣを用いた場合に比べリード１０８がなくなる代りに
樹脂流れ止枠１１０が必要になるため大幅な実装面積低
減は期待出来ない。また、ワイヤのボンダビリティの面
から、ＩＣチップのワイヤボンディングは、通常、チッ
プ部品のリフロー前に行われるのが一般的である。その
ため、半田ペースト印刷時に使用するマスクはＩＣチッ
プ及び樹脂流れ止枠の部分が凸になったいわゆるエンボ
スマスクを用いなければならず、前記枠周辺ぎりぎりに
は部品を配置できない等の制約が生じ、実装面積低減は
あまり期待できない。また、この他には図示はしなかっ
たが、フリップチップによる方法があるが、チップ部品
と同じ面に実装する場合、基本的にＣＯＢと同様な課題
を持っている。
図で、ＣＯＢ(Chip On Board) 技術を用いた基板であ
る。ＩＣチップは直接基板にダイボンディングされ、基
板とワイヤ１０７でワイヤボンディング接続され、ワイ
ヤ保護のためのポティング樹脂１０９によりオーバーコ
ートされ、さらに前記樹脂の流れ止枠１１０が設けられ
た構成となっている。図４の構成では、図３のモールド
ＩＣを用いた場合に比べリード１０８がなくなる代りに
樹脂流れ止枠１１０が必要になるため大幅な実装面積低
減は期待出来ない。また、ワイヤのボンダビリティの面
から、ＩＣチップのワイヤボンディングは、通常、チッ
プ部品のリフロー前に行われるのが一般的である。その
ため、半田ペースト印刷時に使用するマスクはＩＣチッ
プ及び樹脂流れ止枠の部分が凸になったいわゆるエンボ
スマスクを用いなければならず、前記枠周辺ぎりぎりに
は部品を配置できない等の制約が生じ、実装面積低減は
あまり期待できない。また、この他には図示はしなかっ
たが、フリップチップによる方法があるが、チップ部品
と同じ面に実装する場合、基本的にＣＯＢと同様な課題
を持っている。
【０００５】
【発明が解決しようとする課題】上記従来例にあって
は、部品実装面積を大幅に低減することができず、携帯
無線機器の小型化を図れないという課題がある。
は、部品実装面積を大幅に低減することができず、携帯
無線機器の小型化を図れないという課題がある。
【０００６】
【課題を解決するための手段】本発明基板は、プリント
基板の部品実装面積を大幅に低減するためプラスチック
モールドされたＩＣをフリップチップ実装によるベアチ
ップ実装にすると共に前記プリント基板の一部に凹部を
設け、基板の中にＩＣチップを埋め込んだ構造としたプ
リント基板である。即ち、本発明の第１基板は、従来技
術よりも部品実装面積を大幅に低減できる、高密度実装
基板を提供するため、図１に示すように２枚以上の基板
Ａ，Ｂを積層して多層プリント基板１を構成し、この多
層プリント基板１の一方の外表面に、搭載すべきＩＣチ
ップ１０６が収容可能な底面及び深さを有する凹部２を
形成し、前記多層プリント基板の他方の外表面は、チッ
プ部品１０４を搭載するチップ部品実装面７とし、前記
凹部２の底面及び前記基板１の積層面に所定の配線パタ
ーン３を形成し、該配線パターン３は、貫通，層間及び
凹部に設けられたスルーホール１０２，１０３，１１２
を介して前記チップ実装面及び他の層の配線パターンに
電気的に接続し、前記凹部２にＩＣチップ１０６を収容
して該ＩＣチップの接続用パッド１１と、凹部２の配線
パターン３に設けられたバンプ用接続パッド１２を導電
性接続部材４により接続すると共に該導電性接続部材４
及びＩＣチップ１０６を合成樹脂５により封止すること
を特徴とする。
基板の部品実装面積を大幅に低減するためプラスチック
モールドされたＩＣをフリップチップ実装によるベアチ
ップ実装にすると共に前記プリント基板の一部に凹部を
設け、基板の中にＩＣチップを埋め込んだ構造としたプ
リント基板である。即ち、本発明の第１基板は、従来技
術よりも部品実装面積を大幅に低減できる、高密度実装
基板を提供するため、図１に示すように２枚以上の基板
Ａ，Ｂを積層して多層プリント基板１を構成し、この多
層プリント基板１の一方の外表面に、搭載すべきＩＣチ
ップ１０６が収容可能な底面及び深さを有する凹部２を
形成し、前記多層プリント基板の他方の外表面は、チッ
プ部品１０４を搭載するチップ部品実装面７とし、前記
凹部２の底面及び前記基板１の積層面に所定の配線パタ
ーン３を形成し、該配線パターン３は、貫通，層間及び
凹部に設けられたスルーホール１０２，１０３，１１２
を介して前記チップ実装面及び他の層の配線パターンに
電気的に接続し、前記凹部２にＩＣチップ１０６を収容
して該ＩＣチップの接続用パッド１１と、凹部２の配線
パターン３に設けられたバンプ用接続パッド１２を導電
性接続部材４により接続すると共に該導電性接続部材４
及びＩＣチップ１０６を合成樹脂５により封止すること
を特徴とする。
【０００７】本発明の第２基板は、同じ課題を解決し、
同じ目的を達成するため、図２に示すように３枚以上の
基板Ａ，Ｂ，Ｂ１を積層して多層プリント基板１を構成
し、この多層プリント基板の両方の外表面を除く中層
に、搭載すべきＩＣチップ１０６が収容可能な底面及び
高さを有する中空部６を形成し、該多層プリント基板の
少なくとも一方の外表面は、チップ部品１０４を搭載す
るチップ部品実装面７とし、前記中空部６のチップ部品
実装面７側及び前記基板１の積層面に所定の配線パター
ン３を形成し、該配線パターン３は貫通，層間及び中空
部とチップ部品実装面との間に設けられたスルーホール
１０２，１０３，１１５を介して前記チップ実装面７及
び他の層の配線パターンに電気的に接続し、前記中空部
６はＩＣチップ１０６を収容して該ＩＣチップの接続用
パッド１１と、中空部６の底面の配線パターン３に設け
られたバンプ用接続パッド１２を導電性接続部材４によ
り接続すると共に該導電性接続部材４及びＩＣチップ１
０６を合成樹脂５により封止することを特徴とする。
同じ目的を達成するため、図２に示すように３枚以上の
基板Ａ，Ｂ，Ｂ１を積層して多層プリント基板１を構成
し、この多層プリント基板の両方の外表面を除く中層
に、搭載すべきＩＣチップ１０６が収容可能な底面及び
高さを有する中空部６を形成し、該多層プリント基板の
少なくとも一方の外表面は、チップ部品１０４を搭載す
るチップ部品実装面７とし、前記中空部６のチップ部品
実装面７側及び前記基板１の積層面に所定の配線パター
ン３を形成し、該配線パターン３は貫通，層間及び中空
部とチップ部品実装面との間に設けられたスルーホール
１０２，１０３，１１５を介して前記チップ実装面７及
び他の層の配線パターンに電気的に接続し、前記中空部
６はＩＣチップ１０６を収容して該ＩＣチップの接続用
パッド１１と、中空部６の底面の配線パターン３に設け
られたバンプ用接続パッド１２を導電性接続部材４によ
り接続すると共に該導電性接続部材４及びＩＣチップ１
０６を合成樹脂５により封止することを特徴とする。
【０００８】
【発明の実施の形態】図１は本発明基板の実施形態の第
１例の構成を示す断面図である。図１に於いて、貼り合
せ（積層）多層プリント基板１は基板Ａ，基板Ｂの２枚
のプリント基板からなり、一方の外表面には、ＩＣチッ
プ１０６が収納可能な底面積及び深さを有する凹部２が
形成されており、他方の外表面はチップ抵抗等のチップ
部品１０４、モールド部品１１１を搭載するチップ部品
実装面７となっている。前記凹部２の底面には、所定の
配線パターン３が形成されており、該配線パターン３は
貫通スルーホール１０２，層間スルーホール１０３，凹
部２に設けられたスルーホール１１２を介して前記チッ
プ部品実装面７や他の層の配線パターンと電気的に接続
されている。前記スルーホール１０２，１０３，１１２
は、チップ部品実装面７においては、従来、チップ部品
１０４の半田接続電極パッド外に設けることが一般的で
あるが、該電極上に作成することで、一層実装面積を低
減することが可能である。
１例の構成を示す断面図である。図１に於いて、貼り合
せ（積層）多層プリント基板１は基板Ａ，基板Ｂの２枚
のプリント基板からなり、一方の外表面には、ＩＣチッ
プ１０６が収納可能な底面積及び深さを有する凹部２が
形成されており、他方の外表面はチップ抵抗等のチップ
部品１０４、モールド部品１１１を搭載するチップ部品
実装面７となっている。前記凹部２の底面には、所定の
配線パターン３が形成されており、該配線パターン３は
貫通スルーホール１０２，層間スルーホール１０３，凹
部２に設けられたスルーホール１１２を介して前記チッ
プ部品実装面７や他の層の配線パターンと電気的に接続
されている。前記スルーホール１０２，１０３，１１２
は、チップ部品実装面７においては、従来、チップ部品
１０４の半田接続電極パッド外に設けることが一般的で
あるが、該電極上に作成することで、一層実装面積を低
減することが可能である。
【０００９】また、前記凹部２には、ＩＣチップ１０６
が収容され、該ＩＣチップのＩＣ接続用パッド１１と前
記凹部２の底面の配線パターン３に設けられたバンプ用
接続パッド１２とが、半田等の金属バンプよりなる導電
性接続部材４により接続され、該導電性接続部材４及び
ＩＣチップ１０６は機械的強度を保持し、ＩＣチップを
保護するため、即ち接続信頼性を確保するためエポキシ
等の封止樹脂５で封止されている。前記封止樹脂５の量
は、図１の様にＩＣの表面部分と導電性接続部材のみの
場合から図２の様にＩＣチップ全体が樹脂のなかに埋る
くらいまで必要に応じて加減できる。なお、１１３はチ
ップ部品１０４，モールド部品１１１を半田付けした半
田、１１４は半田ダム、１０１は基板Ａ，Ｂを接着する
接着樹脂である。
が収容され、該ＩＣチップのＩＣ接続用パッド１１と前
記凹部２の底面の配線パターン３に設けられたバンプ用
接続パッド１２とが、半田等の金属バンプよりなる導電
性接続部材４により接続され、該導電性接続部材４及び
ＩＣチップ１０６は機械的強度を保持し、ＩＣチップを
保護するため、即ち接続信頼性を確保するためエポキシ
等の封止樹脂５で封止されている。前記封止樹脂５の量
は、図１の様にＩＣの表面部分と導電性接続部材のみの
場合から図２の様にＩＣチップ全体が樹脂のなかに埋る
くらいまで必要に応じて加減できる。なお、１１３はチ
ップ部品１０４，モールド部品１１１を半田付けした半
田、１１４は半田ダム、１０１は基板Ａ，Ｂを接着する
接着樹脂である。
【００１０】図２は本発明基板の実施形態の第２例の構
成を示す断面図である。図２の第２形態は図１の状態か
ら更にもう１層のプリント基板Ｂ１を図１の凹部２側に
積層し凹部２を密封した場合である。即ち、基板Ａ，基
板Ｂ，基板Ｂ１からなる３層構造の貼り合せ（積層）多
層プリント基板１に於いて中層の基板Ｂのみに中空部６
を形成し、この中空部６にＩＣチップ１０６が埋めこま
れた形態となること以外は図１と同様である。なお、１
１５は中空部スルーホールである。図１及び図２におい
ては、簡単のため、それぞれ２層，３層の場合で説明し
たが、必ずしも２層，３層である必要はなく、それ以上
の場合でもよい。また、ＩＣは１個である必要はなく複
数個であってもよい。
成を示す断面図である。図２の第２形態は図１の状態か
ら更にもう１層のプリント基板Ｂ１を図１の凹部２側に
積層し凹部２を密封した場合である。即ち、基板Ａ，基
板Ｂ，基板Ｂ１からなる３層構造の貼り合せ（積層）多
層プリント基板１に於いて中層の基板Ｂのみに中空部６
を形成し、この中空部６にＩＣチップ１０６が埋めこま
れた形態となること以外は図１と同様である。なお、１
１５は中空部スルーホールである。図１及び図２におい
ては、簡単のため、それぞれ２層，３層の場合で説明し
たが、必ずしも２層，３層である必要はなく、それ以上
の場合でもよい。また、ＩＣは１個である必要はなく複
数個であってもよい。
【００１１】
【発明の効果】以上、詳細に説明したように、従来、プ
ラスチックモールドされたＩＣ，又は、ＣＯＢ，ＦＣに
よりベアチップ実装されるＩＣは、チップ部品と同じ面
に実装されていたが、本発明によれば、ＩＣチップをプ
リント基板の中に埋めこむ事が出来るため、従来、ＩＣ
が占有していた実装面積を零にし、部品実装面積を従来
よりも大幅に低減することができ、基板延いては携帯無
線機の小型化を大幅に達成することができる。
ラスチックモールドされたＩＣ，又は、ＣＯＢ，ＦＣに
よりベアチップ実装されるＩＣは、チップ部品と同じ面
に実装されていたが、本発明によれば、ＩＣチップをプ
リント基板の中に埋めこむ事が出来るため、従来、ＩＣ
が占有していた実装面積を零にし、部品実装面積を従来
よりも大幅に低減することができ、基板延いては携帯無
線機の小型化を大幅に達成することができる。
【図１】本発明基板の実施形態の第１例の構成を示す断
面図である。
面図である。
【図２】本発明基板の実施形態の第２例の構成を示す断
面図である。
面図である。
【図３】従来基板の第１例の構成を示す断面図である。
【図４】従来基板の第２例の構成を示す断面図である。
１ 多層プリント基板 ２ 凹部 ３ 配線パターン ４ 導電性接続部材 ５ 封止樹脂 ６ 中空部 ７ チップ部品実装面 １１ ＩＣ接続用パッド １２ バンプ用接続パッド １０１ 接着樹脂 １０２ 貫通スルーホール １０３ 層間スルーホール １０４ チップ部品 １０６ ＩＣチップ １１１ モールド部品 １１２ 凹部スルーホール １１３ 半田 １１４ 半田ダム １１５ 中空部スルーホール
Claims (2)
- 【請求項１】 ２枚以上の基板を積層して多層プリント
基板を構成し、この多層プリント基板の一方の外表面
に、搭載すべきＩＣチップが収容可能な底面及び深さを
有する凹部を形成し、前記多層プリント基板の他方の外
表面は、チップ部品を搭載するチップ部品実装面とし、
前記凹部の底面及び前記基板の積層面に所定の配線パタ
ーンを形成し、該配線パターンは、貫通，層間及び凹部
に設けられたスルーホールを介して前記チップ実装面及
び他の層の配線パターンに電気的に接続し、前記凹部に
ＩＣチップを収容して該ＩＣチップの接続用パッドと、
凹部の配線パターンに設けられたバンプ用接続パッドを
導電性接続部材により接続すると共に該導電性接続部材
及びＩＣチップを合成樹脂により封止することを特徴と
する高密度実装基板。 - 【請求項２】 ３枚以上の基板を積層して多層プリント
基板を構成し、この多層プリント基板の両方の外表面を
除く中層に、搭載すべきＩＣチップが収容可能な底面及
び高さを有する中空部を形成し、該多層プリント基板の
少なくとも一方の外表面は、チップ部品を搭載するチッ
プ部品実装面とし、前記中空部のチップ部品実装面側及
び前記基板の積層面に所定の配線パターンを形成し、該
配線パターンは貫通，層間及び中空部とチップ部品実装
面との間に設けられたスルーホールを介して前記チップ
実装面及び他の層の配線パターンに電気的に接続し、前
記中空部はＩＣチップを収容して該ＩＣチップの接続用
パッドと、中空部の底面の配線パターンに設けられたバ
ンプ用接続パッドを導電性接続部材により接続すると共
に該導電性接続部材及びＩＣチップを合成樹脂により封
止することを特徴とする高密度実装基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8133154A JPH09321438A (ja) | 1996-05-28 | 1996-05-28 | 高密度実装基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8133154A JPH09321438A (ja) | 1996-05-28 | 1996-05-28 | 高密度実装基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321438A true JPH09321438A (ja) | 1997-12-12 |
Family
ID=15097976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8133154A Pending JPH09321438A (ja) | 1996-05-28 | 1996-05-28 | 高密度実装基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000006166A (ko) * | 1998-06-16 | 2000-01-25 | 가타오카 마사타카 | 전자회로유닛 |
-
1996
- 1996-05-28 JP JP8133154A patent/JPH09321438A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000006166A (ko) * | 1998-06-16 | 2000-01-25 | 가타오카 마사타카 | 전자회로유닛 |
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