JPH09312566A

JPH09312566A - クロック発生回路

Info

Publication number: JPH09312566A
Application number: JP8125904A
Authority: JP
Inventors: Hiroshi Yanagiuchi; 弘柳内
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-05-21
Filing date: 1996-05-21
Publication date: 1997-12-02

Abstract

(57)【要約】【課題】デューティ比および位相ずれを任意に設定で
きるクロック信号を発生でき、かつ基準クロック信号に
対して追従性が良く、精度の高いクロック発生回路を実
現する。【解決手段】基準クロック信号をＬ×Ｍ逓倍したクロ
ック信号ｄｌｏに基づき、遅延回路Ｗ₂，Ｗ₃，…，Ｗ
_2k-2，Ｗ_2k-1により、遅延信号Ｓ₂，Ｓ₃，…，
Ｓ_2k-2，Ｓ_2k-1を発生し、ＡＮＤゲートＡＧＴ₀，ＡＧ
Ｔ₁，ＡＧＴ₂，…，ＡＧＴ_2k-2，ＡＧＴ_2k-1により、
デューティ比１：（２Ｍ−１）、位相ずれ０〜（２Ｍ−
１）π／Ｍのクロック信号ｆ_O1〜ｆ_O2k-1を生成して出
力するので、基準クロック信号に追従性が良く、精度が
高い、かつ、デューティ比および位相ずれを任意に設定
できるクロック信号を生成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号のデ
ューティ比および位相ずれを任意に設定可能なクロック
発生回路に関するものである。

【０００２】

【従来の技術】ある基準クロック信号に対して、所定の
デューティ比（Duty ratio）および位相差をもつクロッ
ク信号を生成する要求がしばしばある。なお、ここでデ
ューティ比はクロック信号におけるハイレベルの期間と
ローレベルの期間との比を意味する。一般的に、遅延回
路などを用いて、ハイレベルの期間と位相のずれを規定
することで所定のデューティ比および位相差をもつクロ
ック信号を発生する。例えば、デューティ比が１：３の
クロック信号は、ハイレベル期間がＴ／４、ローレベル
の期間が３Ｔ／４である。ここで、Ｔはクロック信号の
周期である。一般的に、デューティ比が１：３、Ｔ／４
づつ位相のずれたクロック信号を生成する場合、Ｔ／４
に相当する遅延時間Ｔ_Dを遅延回路で生成し、ハイレベ
ルの期間と位相のずれを規定することでクロック信号を
生成する方法が用いられている。

【０００３】図５はこのように基準クロック信号に対し
て、デューティ比が１：３で、位相ずれが０，Ｔ／４，
Ｔ／２，３Ｔ／４のクロック信号を発生する場合の一例
を示す波形図である。図５に示すように、基準クロック
信号Ｓ_refに対して、Ｔ／４に相当する時間Ｔ_Dの遅延
を発生する遅延回路により、Ｔ／４の時間差を発生さ
せ、そして、基準クロック信号とＴ／４の時間差をもつ
遅延信号との論理演算により、デューティ比が１：３
で、位相ずれがＴ／４，Ｔ／２，３Ｔ／４のクロック信
号が発生される。

【０００４】

【発明が解決しようとする課題】ところで、上述した従
来の生成方法では、その精度には限界がある。たとえ
ば、生成された位相ずれのクロック信号の精度は、遅延
回路の精度で決まり、遅延回路を多用することによりさ
らに精度が低下する。また、遅延回路による生成方法で
は、基準クロック信号の周波数変化に対する追従性が悪
い。追従性を向上しようとすれば、遅延時間Ｔ_Dを発生
するためのみにＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬ
ｏｏｐ）回路などを必要とし、効率が悪い。さらに、遅
延時間Ｔ_Dの生成方法では、決まった範囲でのデューテ
ィ比および位相ずれクロック信号しか生成できないとい
う問題がある。

【０００５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、基準クロック信号に対して精度
の高いデューティ比および位相ずれをもつクロック信号
を発生でき、かつ基準クロック信号の周波数の変動に追
従性が良く、デューティ比および位相ずれを任意に設定
できるクロック発生回路を提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、入力信号と基準クロック信号との位相を
比較し、比較結果に応じた制御信号を出力する位相比較
回路と、上記制御信号を受けて、実数Ｍで規定された逓
倍数をもって周波数逓倍した逓倍信号を出力する周波数
逓倍回路と、上記逓倍信号を受けて、当該逓倍信号をＭ
分周した分周信号を上記位相比較回路に出力し、かつ、
上記Ｍ分周した分周信号に同期し、予め設定したデュー
ティ比をもつ信号を生成する信号生成回路とを有する。

【０００７】また、本発明では、好適には上記実数Ｍは
外部からの入力信号に応じて設定されている。さらに、
上記信号生成回路と上記位相比較回路との間に、上記信
号生成回路のＭ分周信号を実数Ｌで規定された分周比で
分周して、上記被比較信号として上記位相比較回路に入
力させる第２の分周回路が設けられている。

【０００８】本発明によれば、位相比較回路により、基
準クロック信号とＭ分周回路からの分周信号との位相が
比較され、比較結果に応じて、周波数逓倍回路により基
準クロック信号の周波数がＭで規定された逓倍率をもっ
て逓倍された逓倍信号が発生される。そして、信号生成
回路により、逓倍信号をＭ分周された分周信号が発生さ
れて位相比較回路に帰還される。これにより、基準クロ
ック信号に追従し、常にに基準クロック信号に位相同期
した逓倍信号が得られる。さらに、信号生成回路におい
て、遅延回路により逓倍信号が任意の周期分遅延した
後、例えば、出力レベルがハイレベルにセットされ、外
部信号により出力レベルがリセットされる遅延信号が発
生され、少なくとも一つ以上の遅延回路により発生され
た遅延信号により、デューティ比および位相ずれが任意
設定されるクロック信号が生成される。

【０００９】この結果、基準信号に対して、デューティ
比および位相ずれが任意に設定されるクロック信号を発
生でき、かつ発生したクロック信号の精度が高く、基準
信号に対する追従性が良い。

【００１０】

【発明の実施の形態】図１は本発明に係るクロック発生
回路の一実施形態を示す回路図である。図１において、
１０は位相比較器、２０はカウンタ、３０は周波数逓倍
器、４０はプログラマブルパルス生成回路、５０はプロ
グラマブル分周器、Ｔ_finは基準クロック信号ｆｉｎの
入力端子をそれぞれ示している。

【００１１】位相比較器１０は入力端子Ｔ_finから入力
された基準クロック信号ｆｉｎとプログラマブル分周器
５０からの分周信号Ｓ５０との位相を比較し、比較結果
に応じたアップ／ダウン制御信号Ｓ１０をカウンタ２０
に出力する。例えば、基準クロック信号ｆｉｎに対して
分周信号Ｓ５０の位相が進んでいる場合にはカウントダ
ウンを指示する制御信号Ｓ１０をカウンタ２０に出力
し、その逆の場合にはカウントアップを指示する制御信
号Ｓ１０をカウンタ２０に出力する。

【００１２】カウンタ２０は位相比較器１０からのアッ
プ／ダウン制御信号Ｓ１０に応じて、カウンタ値をカウ
ントアップまたはカウントダウンし、例えば、（ｌ＋
ｍ）ビットのカウンタ値Ｓ２０を設定し、周波数逓倍器
３０に出力する。

【００１３】周波数逓倍器３０はカウンタ２０からのカ
ウンタ値Ｓ２０に基づき、発振周波数を決定し、入力さ
れた基準クロック信号ｆｉｎに対して、Ｌ×Ｍ（ただ
し、Ｌ，Ｍは実数）逓倍したクロック信号ｄｌｏを発生
し、プログラマブルパルス生成回路４０に出力する。な
お、ここで、実数Ｌはプログラマブル分周器５０に入力
されたｌビットの分周制御信号ＳＬにより設定され、実
数Ｍはプログラマブルパルス生成回路４０に入力された
ｍビットの分周制御信号ＳＭにより設定されている。

【００１４】プログラマブルパルス生成回路４０は周波
数逓倍器３０からのクロック信号ｄｌｏを受けて、外部
から入力された分周制御信号ＳＭに応じて、これをＭ分
周してクロック信号ｆ_Oを生成し、プログラマブル分周
器５０に出力するとともに、クロック信号ｆ_Oに対し
て、デューティ比が１：２Ｍ−１、位相ずれが０〜（２
Ｍ−１）π／Ｍのクロック信号ｆ_O0〜ｆ_O2k-1を発生し
て出力する。なお、ここで、ｋの値は分周制御信号ＳＭ
のビット数ｍに応じて設定され、（ｋ＝２^m）である。

【００１５】プログラマブル分周器５０はプログラマブ
ルパルス生成回路４０からのクロック信号ｆ_Oを受け
て、外部からのｌビットの分周制御信号ＳＬに応じて、
プログラマブルパルス生成回路４０からのクロック信号
ｆ_Oを分周制御信号ＳＬにより設定された実数Ｌに基づ
いてＬ分周して、分周信号Ｓ５０を発生し、位相比較器
１０に出力する。

【００１６】図示のように、位相比較器１０、カウンタ
２０、周波数逓倍器３０、プログラマブルパルス生成回
路４０およびプログラマブル分周器５０により、ＰＬＬ
回路が構成され、このＰＬＬ回路により、入力された基
準クロック信号に対して、デューティ比および位相ずれ
が任意に設定されるクロック信号が発生される。

【００１７】図２はプログラマブルパルス生成回路４０
の一構成例を示す回路図である。図示のように、プログ
ラマブルパルス生成回路４０は２ｋ個のＡＮＤゲートＡ
ＧＴ₀，ＡＧＴ₁，ＡＧＴ₂，…，ＡＧＴ_2k-2，ＡＧＴ
_2k-1、（２ｋ−２）個の遅延回路Ｗ₂，Ｗ₃，…，Ｗ
_2k-2，Ｗ_2k-1、（２ｋ−２）個のインバータＩＮＶ ₂，
ＩＮＶ₃，…，ＩＮＶ_2k-2，ＩＮＶ_2k-1、ＯＲゲートＯ
ＧＴ₁、ＮＯＲゲートＮＲＧＴ₁、ＲＳフリップフロッ
プＲＳＦ₁、プログラマブル分周回路４１、パルス選択
回路４２とにより構成されている。

【００１８】ＡＮＤゲートＡＧＴ₀，ＡＧＴ₁，ＡＧＴ
₂，…，ＡＧＴ_k-2，ＡＧＴ_2k-1は三入力のＡＮＤゲー
トである。ＡＮＤゲートＡＧＴ₀の一つの入力端子が電
源電圧Ｖ_CCの供給線１に接続され、一つの入力端子がク
ロック信号ｄｌｏの入力端子Ｔ_dloに接続され、もう一
つの入力端子がインバータＩＮＶ₂の出力端子に接続さ
れている。偶数番目のＡＮＤゲートＡＧＴ_2j（ｊ＝１，
２，…，ｋ−２）においては、一つの入力端子が遅延回
路Ｗ_2jにおける遅延信号Ｓ_2jの出力端子ｓｅｌに接続さ
れ、一つの入力端子がクロック信号ｄｌｏの入力端子Ｔ
_dloに接続され、もう一つの入力端子が遅延回路Ｗ_2j+2
からの遅延信号Ｓ_2j+2の反転信号を出力するインバータ
ＩＮＶ_2j+2の出力端子に接続されている。そして、ＡＮ
ＤゲートＡＧＴ_2k-2において、一つの入力端子が電源電
圧Ｖ_CCの供給線１に接続され、一つの入力端子がクロッ
ク信号ｄｌｏの入力端子Ｔ_dloに接続され、もう一つの
入力端子が遅延回路Ｗ_2k-2における遅延信号Ｓ_2k-2の出
力端子ｓｅｌに接続されている。

【００１９】ＮＯＲゲートＮＲＧＴ₁の一方の入力端子
がクロック信号ｄｌｏの入力端子Ｔ _dloに接続され、他
方の入力端子がＲＳフリップフロップＲＳＦ₁の反転出
力端子に接続されている。ＲＳフリップフロップＲＳＦ
₁のセット信号入力端子Ｓはクロック信号ｄｌｏの入力
端子Ｔ_dloに接続され、リセット信号入力端子Ｒはシス
テムリセット信号ＲＳＴの入力端子Ｔ_RSTに接続されて
いる。

【００２０】ＡＮＤゲートＡＧＴ₁の一つの入力端子が
電源電圧Ｖ_CCの供給線１に接続され、一つの入力端子が
ＮＯＲゲートＮＲＧＴ₁の出力端子に接続され、もう一
つの入力端子がインバータＩＮＶ₃の出力端子に接続さ
れている。奇数番目のＡＮＤゲートＡＧＴ_2j+1（ｊ＝
１，２，…，ｋ−２）においては、一つの入力端子が遅
延回路Ｗ_2j+1における遅延信号Ｓ_2j+1の出力端子ｓｅｌ
に接続され、一つの入力端子がＮＯＲゲートＮＲＧＴ₁
の出力端子に接続され、もう一つの入力端子が遅延回路
Ｗ_2j+3からの遅延信号Ｓ_2j+3の反転信号を出力するイン
バータＩＮＶ_2j+3の出力端子に接続されている。そし
て、ＡＮＤゲートＡＧＴ_2k-1において、一つの入力端子
が電源電圧Ｖ_CCの供給線１に接続され、一つの入力端子
がＮＯＲゲートＮＲＧＴ₁の出力端子に接続され、もう
一つの入力端子が遅延回路Ｗ_2k-1における遅延信号Ｓ
_2k-1の出力端子ｓｅｌに接続されている。

【００２１】ＡＮＤゲートＡＧＴ₀，ＡＧＴ₁，…，Ａ
ＧＴ_2k-2，ＡＧＴ_2k-1の出力信号がクロック信号ｆ_O0，
ｆ_O1，…，ｆ_O2k-2，ｆ_O2k-1として出力される。

【００２２】プログラマブル分周回路４１は外部から入
力された分周制御信号ＳＭにより、分周比Ｍが設定され
る。なお、ここで、Ｍは実数とする。入力端子Ｔ_dloに
入力されたクロック信号ｄｌｏがプログラマブル分周回
路４１によりＭ分周され、分周信号ｆ_Oが図１に示すプ
ログラマブル分周器５０に出力される。

【００２３】パルス選択回路４２はＡＮＤゲートＡＧＴ
₀，ＡＧＴ₁，…，ＡＧＴ_2k-2，ＡＧＴ_2k-1から出力さ
れたクロック信号ｆ_O0，ｆ_O1，…，ｆ_O2k-2，ｆ_O2k-1
を受けて、外部から入力された分周制御信号ＳＭに応じ
て、これらのクロック信号の中から一つ選択して、それ
に応じて遅延回路リセット信号ＷＲＴを発生し、ＯＲゲ
ートＯＧＴ₁に出力する。パルス選択回路４２は外部か
ら入力された分周制御信号ＳＭにより設定された実数Ｍ
の２倍の数字２Ｍにより、入力端子を選択する。選択さ
れた入力端子から入力されたクロック信号を受けて、遅
延回路Ｗ₂，Ｗ₃，…，Ｗ_2k-2，Ｗ_2k-1をリセットする
遅延回路リセット信号ＷＲＴを発生し、ＯＲゲートＯＧ
Ｔ₁に出力する。たとえば、プログラマブル分周回路４
１に入力された分周制御信号ＳＭにより、実数（Ｍ＝
２）が設定された場合に、パルス選択回路４２は４番目
の入力端子に入力されたクロック信号、すなわち、クロ
ック信号ｆ_O3を選択して、これに応じて遅延回路リセッ
ト信号ＷＲＴを発生し、ＯＲゲートＯＧＴ₁に出力す
る。

【００２４】遅延回路Ｗ₂，Ｗ₃，…，Ｗ_2k-2，Ｗ_2k-1
は図３に示す回路により構成されている。図３は遅延回
路Ｗ_i（ｉ＝２，３，…，２ｋ−２，２ｋ−１）の一構
成例を示す回路図である。図３に示すように、遅延回路
Ｗ_iはインバータＩＮＶ₁、ＡＮＤゲートＡＧＴ _W1，Ａ
ＧＴ_W2，ＲＳフリップフロップＲＳＦ_W1，ＲＳＦ_W2 に
よって構成されている。ｉｎはクロック信号の入力端
子、ｒｅｓｅｔはリセット信号の入力端子、ｓｅｌは遅
延信号Ｓ_iの出力端子、ｃｌｋはクロック信号の入力端
子、ｏｕｔは遅延したクロック信号の出力端子をそれぞ
れ示している。

【００２５】クロック信号の入力端子ｉｎはインバータ
ＩＮＶ₁の入力端子およびＲＳフリップフロップＲＳＦ
_W1のセット信号入力端子Ｓに接続され、インバータＩＮ
Ｖ₁の出力端子とＲＳフリップフロップＲＳＦ_W1の出力
端子ＱはそれぞれＡＮＤゲートＡＧＴ_W1の二つの入力端
子に接続され、ＡＮＤゲートＡＧＴ_W1の出力端子はＲＳ
フリップフロップＲＳＦ_W2のセット信号入力端子Ｓに接
続されている。

【００２６】ＲＳフリップフロップＲＳＦ_W1，ＲＳＦ_W2
のリセット信号入力端子Ｒはリセット信号入力端子ｒｅ
ｓｅｔに共通に接続されている。また、ＲＳフリップフ
ロップＲＳＦ_W2の出力端子Ｑは遅延信号Ｓ_iの出力端子
ｓｅｌに接続され、さらにＡＮＤゲートＡＧＴ_W2の一方
の入力端子に接続されている。ＡＮＤゲートＡＧＴ_W2の
他方の入力端子はクロック信号入力端子ｃｌｋに接続さ
れている。

【００２７】以下、遅延回路Ｗ_iの動作を説明する。遅
延回路Ｗ_iが動作開始前に、リセット信号入力端子ｒｅ
ｓｅｔに外部から、例えば、ハイレベルのリセット信号
が入力される。これに応じて、ＲＳフリップフロップＲ
ＳＦ_W1，ＲＳＦ_W2がリセットされ、出力端子Ｑにローレ
ベル、例えば、接地電位ＧＮＤレベルの信号が出力され
る。

【００２８】そして、リセット信号がローレベルに切り
換わった後、遅延回路Ｗ_iは動作し始める。入力端子ｉ
ｎに入力されたクロック信号の立ち上がりエッジにおい
て、ＲＳフリップフロップＲＳＦ_W1の出力端子Ｑの出力
信号がハイレベル、例えば、電源電圧Ｖ_CCレベルに切り
換えられる。また、入力端子ｉｎに入力されたクロック
信号がインバータＩＮＶ₁により反転され、ＡＮＤゲー
トＡＧＴ_W1により、ＲＳフリップフロップＲＳＦ_W1の出
力端子Ｑに出力された信号との論理積が発生され、ＲＳ
フリップフロップＲＳＦ_W2に出力される。すなわち、Ａ
ＮＤゲートＡＧＴ_W1により、入力端子ｉｎに入力された
クロック信号より半周期遅れたクロック信号（入力信号
の反転信号）が出力される。

【００２９】ＲＳフリップフロップＲＳＦ_W2において、
ＡＮＤゲートＡＧＴ_W1からのクロック信号の立ち上がり
エッジから出力端子Ｑにハイレベルの信号が出力され
る。このため、入力端子ｉｎに入力されたクロック信号
よりクロック信号の半周期分遅延してハイレベルに切り
換わる遅延信号Ｓ_iが出力端子ｓｅｌに出力される。さ
らに、ＡＮＤゲートＡＧＴ_W2により、遅延信号とクロッ
ク信号入力端子ｃｌｋからのクロック信号の論理積が発
生され、出力端子ｏｕｔに出力される。

【００３０】図２に示すように、遅延回路Ｗ₂，Ｗ₄，
…，Ｗ_2k-2は直列に接続され、遅延回路Ｗ₂のクロック
信号入力端子ｉｎはクロック信号ｄｌｏの入力端子Ｔ
_dloに接続されている。遅延回路Ｗ_2jのクロック信号入
力端子が遅延回路Ｗ_2j-2の出力端子ｏｕｔに接続されて
いる。なお、ここで、（ｊ＝２，３，…，ｋ−１）。ま
た、遅延回路Ｗ₂，Ｗ₄，…，Ｗ_2k-2のクロック信号入
力端子ｃｌｋがすべてクロック信号ｄｌｏの入力端子Ｔ
_dloに接続され、リセット信号入力端子ｒｅｓｅｔはす
べてＯＲゲートＯＧＴ₁の出力端子に接続されている。

【００３１】同様に、遅延回路Ｗ₃，Ｗ₅，…，Ｗ_2k-1
は直列に接続され、遅延回路Ｗ₃のクロック信号入力端
子ｉｎはＮＯＲゲートＮＲＧＴ₁の出力端子に接続され
ている。遅延回路Ｗ_2j+1のクロック信号入力端子が遅延
回路Ｗ_2j-1の出力端子ｏｕｔに接続されている。なお、
ここで、（ｊ＝２，３，…，ｋ−１）。また、遅延回路
Ｗ₃，Ｗ₅，…，Ｗ_2k-1のクロック信号入力端子ｃｌｋ
がすべてクロック信号ｄｌｏの入力端子Ｔ_dloに接続さ
れ、リセット信号入力端子ｒｅｓｅｔはすべてＯＲゲー
トＯＧＴ₁の出力端子に接続されている。

【００３２】以下、このような構成を有するプログラマ
ブルパルス生成回路４０の動作について、図４に示す波
形図を参照しながら説明する。なお、図４はプログラマ
ブルパルス生成回路４０の一動作例、例えば、Ｍ＝２，
Ｎ＝２の場合の出力信号の波形を示している。この場
合、図１に示す周波数逓倍器３０の逓倍倍数はＭ×Ｎ＝
４である。

【００３３】クロック発生回路が動作開始前に、例え
ば、ハイレベルのシステムリセット信号ＲＳＴが発生さ
れ、これに応じて、各遅延回路Ｗ₂，Ｗ₃，…，
Ｗ_2k-2，Ｗ_2k _-1がリセットされ、これらの遅延回路によ
り、ローレベル、例えば、接地電位ＧＮＤレベルの遅延
信号Ｓ₂，Ｓ₃，…，Ｓ_2k-2，Ｓ_2k-1が出力される。

【００３４】システムリセット信号ＲＳＴが解除された
後、例えば、ローレベルに切り換わった後、入力端子Ｔ
_dloから入力されたクロック信号ｄｌｏに応じてプログ
ラマブルマスク生成回路４０が動作する。図４の波形図
に示すように、基準クロック信号ｆｉｎと位相同期し
て、４逓倍されたクロック信号ｄｌｏが周波数逓倍器３
０により発生され、プログラマブルパルス生成回路４０
に入力される。プログラマブルパルス生成回路４０にお
いて、入力されたクロック信号ｄｌｏがプログラマブル
分周回路４１により２分周され、分周されたクロック信
号ｆ_Oが出力される。なお、クロック信号ｆ_Oが図１に
示すプログラマブル分周器５０に出力される。

【００３５】遅延回路Ｗ₂，Ｗ₄，…，Ｗ_2k-2により、
それぞれのクロック信号入力端子ｉｎに入力されたクロ
ック信号に対して、最初のクロック信号の立ち下がりエ
ッジでハイレベルに切り換わる遅延信号Ｓ₂，Ｓ₄，
…，Ｓ_2k-2が出力される。これらの遅延信号がそれぞれ
ＡＮＤゲートＡＧＴ₂，ＡＧＴ₄，…，ＡＧＴ_2k-2に入
力される。

【００３６】ＡＮＤゲートＡＧＴ₀により、クロック信
号ｄｌｏの最初の周期のハイレベル期間が出力され、こ
の信号がクロック信号ｆ_O0として出力される。ＡＮＤゲ
ートＡＧＴ_2j（ｊ＝１，２，３，…，ｋ−１）により、
クロック信号ｄｌｏのｊ＋１周期目のハイレベル期間が
出力される。

【００３７】ＮＯＲゲートＮＲＧＴ₁およびＲＳフリッ
プフロップＲＳＦ₁により、システムリセット信号ＲＳ
Ｔが解除された後、例えば、ローレベルに切り換わった
後、入力端子Ｔ_dloに入力されたクロック信号ｄｌｏよ
り半周期遅れたクロック信号ｄｌｏ’が発生され、ＮＯ
ＲゲートＮＲＧＴ₁の出力端子に出力される。

【００３８】ＡＮＤゲートＡＧＴ₁により、クロック信
号ｄｌｏ’の最初の周期のハイレベル期間が出力され、
この信号がクロック信号ｆ_O1として出力される。ＡＮＤ
ゲートＡＧＴ_2j+1（ｊ＝１，２，３，…，ｋ−１）によ
り、クロック信号ｄｌｏ’のｊ＋１周期目のハイレベル
期間が出力される。

【００３９】そして、パルス選択回路４２により、入力
された分周制御信号ＳＭに応じて、入力端子２Ｍに入力
されたクロック信号が選択され、これに応じて遅延回路
リセット信号ＷＲＴが発生され、ＯＲゲートＯＧＴ₁に
出力される。ここで、入力端子４に入力されたクロック
信号ｆ_O3が選択され、これに応じて、例えば、クロック
信号ｆ_O3の立ち下がりエッジから、時間Ｔ_Rの間ハイレ
ベルに保持された遅延回路リセット信号ＷＲＴが発生さ
れ、ＯＲゲートＯＧＴ₁に入力される。なお、遅延回路
リセット信号ＷＲＴがハイレベルに保持されている時間
幅Ｔ_Rは、遅延回路Ｗ₂，Ｗ₃，…，Ｗ_2k-2，Ｗ_2k-1を
リセットできる程度で良い。

【００４０】遅延回路リセット信号ＷＲＴがＯＲゲート
ＯＧＴ₁を介して、遅延回路Ｗ₂，Ｗ₃，…，Ｗ_2k-2，
Ｗ_2k-1のリセット信号ｒｅｓｅｔに入力される。これに
応じて、例えば、クロック信号ｆ_O3の立ち下がりエッジ
により、各遅延回路Ｗ₂，Ｗ ₃，…，Ｗ_2k-2，Ｗ_2k-1が
リセットされ、これらの遅延回路から出力された遅延信
号Ｓ₂，Ｓ₃，…，Ｓ_2k-2，Ｓ_2k-1のレベルがローレベ
ルに切り換えられる。このため、ＡＮＤゲートＡＧ
Ｔ₀，ＡＧＴ₁，…，ＡＧＴ_2k-2，ＡＧＴ_2k-1から出力
されたクロック信号ｆ_O0，ｆ_O1，…，ｆ_O2k-2，ｆ
_O2k-1はプログラマブル分周回路４１から出力されたク
ロック信号ｆ_Oに対して、デューティ比１：３、０〜３
／４周期分の位相ずれをもつ。

【００４１】このように、プログラマブルパルス生成回
路４０により、出力したクロック信号ｆ_Oに対して、デ
ューティ比１：２Ｎ−１、位相ずれ０〜（２Ｍ−１）π
／Ｍのクロック信号が発生される。

【００４２】以下、図１に示すクロック発生回路全体の
動作について説明する。前述したように、このクロック
発生回路はＰＬＬ回路により構成されている。クロック
信号発生回路において、動作開始前にシステムリセット
信号ＲＳＴが発生され、これにより回路全体がリセット
される。そして、プログラマブルパルス生成回路４０に
ｍビットの分周制御信号ＳＭが入力され、さらにプログ
ラマブル分周器５０にｌビットの分周制御信号ＳＬが入
力される。

【００４３】システムリセット信号ＲＳＴが解除された
後、クロック発生回路は動作し始める。位相比較器１０
により、入力端子Ｔ_finから入力された基準クロック信
号ｆｉｎとプログラマブル分周器５０からの分周信号Ｓ
５０の位相が比較され、比較結果に応じて、アップ／ダ
ウン制御信号Ｓ１０がカウンタ２０に出力される。そし
て、カウンタ２０により、位相比較器１０からのアップ
／ダウン制御信号Ｓ１０に応じて、カウンタ値Ｓ２０が
設定され、周波数逓倍器３０に出力される。

【００４４】周波数逓倍器３０において、カウンタ２０
からのカウンタ値Ｓ２０に応じて、基準クロック信号ｆ
ｉｎに対してＬ×Ｍ逓倍したクロック信号ｄｌｏが発生
され、プログラマブルパルス生成回路４０に出力され
る。プログラマブルパルス生成回路４０において、クロ
ック信号ｄｌｏに基づき、基準クロック信号ｆｉｎと位
相同期のクロック信号ｆ_Oが発生され、プログラマブル
分周器５０に出力される。また、クロック信号ｆ_Oに対
して、デューティ比が１：（２Ｍ−１）、位相ずれが０
〜（２Ｍ−１）π／Ｍのクロック信号が発生され、出力
される。

【００４５】そして、プログラマブルパルス生成回路４
０からのクロック信号ｆ_Oに応じて、プログラマブル分
周器５０により、Ｌ分周した分周信号Ｓ５０が発生さ
れ、位相比較器１０に出力される。このように、周波数
逓倍器３０からのクロック信号ｄｌｏが分周して、位相
比較器１０に帰還することにより、周波数逓倍器３０に
より出力されたクロック信号ｄｌｏが基準クロック信号
ｆｉｎに追従し、常に位相同期が保持される。この結
果、プログラマブルパルス生成回路４０により発生され
たクロック信号ｆ_O，ｆ_O1〜ｆ_O2k-1が基準クロック信
号ｆｉｎの周波数変動に追従する。

【００４６】なお、本例においては、ディジタルＰＬＬ
回路によりクロック発生回路が構成されているが、これ
に限定されるものではなく、例えば、アナログＰＬＬ回
路によりクロック発生回路を構成することもできる。す
なわち、位相比較器１０の代わりに、アナログ位相比較
器、カウンタ２０の代わりにローパスフィルタ、周波数
逓倍器３０の代わりにＶＣＯ（電圧制御発振）回路を用
いて、アナログ位相比較器により位相差信号を出力し、
ローパスフィルタにより低周波成分を取り出し、ＶＣＯ
回路に出力し、ＶＣＯ回路の発振周波数を制御する。Ｖ
ＣＯ回路によりクロック信号ｄｌｏを発生し、これに応
じて本実施形態と同様なプログラマブルパルス生成回路
４０を用いて、基準クロック信号ｆｉｎに対して、デュ
ーティ比および位相ずれが任意に設定できるクロック信
号が生成される。

【００４７】また、本実施形態においては、プログラマ
ブルマスク生成回路４０により、発生したクロック信号
ｆ_Oに対して、デューティ比が１：（２Ｍ−１）のクロ
ック信号ｆ_O1〜ｆ_O2k-1が生成されるが、デューティ比
がこれに限定されるものではなく、他のデューティ比を
もつクロック信号を発生することもできる。例えば、図
２に示すプログラマブルマスク生成回路４０において
は、遅延回路Ｗ₂，Ｗ₃，…，Ｗ_2k-2，Ｗ_2k-1により発
生された遅延信号Ｓ₂，Ｓ₃，…，Ｓ _2k-2，Ｓ_2k-1の論
理演算により他のデューティ比をもつクロック信号を発
生することができる。

【００４８】以上説明したように、本実施形態によれ
ば、基準クロック信号をＬ×Ｍ逓倍したクロック信号ｄ
ｌｏに基づき、遅延回路Ｗ₂，Ｗ₃，…，Ｗ_2k-2，Ｗ
_2k-1により、遅延信号Ｓ₂，Ｓ₃，…，Ｓ_2k-2，Ｓ_2k-1
を発生し、ＡＮＤゲートＡＧＴ₀，ＡＧＴ₁，ＡＧ
Ｔ₂，…，ＡＧＴ_2k-2，ＡＧＴ_2k-1により、デューティ
比１：（２Ｍ−１）、位相ずれ０〜（２Ｍ−１）π／Ｍ
のクロック信号ｆ_O1〜ｆ_O2k-1を生成して出力するの
で、基準クロック信号に追従性が良く、精度が高い、か
つ、デューティ比および位相ずれが任意に設定できるク
ロック信号を得られる。

【００４９】

【発明の効果】以上説明したように、本発明のクロック
発生回路によれば、基準クロック信号に対して追従性が
良く、精度の高いクロック信号を発生でき、かつ生成し
たクロック信号のデューティ比および位相ずれを任意に
設定できる利点がある。

【図面の簡単な説明】

【図１】本発明に係るクロック発生回路の一実施形態を
示す回路図である。

【図２】プログラマブルパルス生成回路の構成を示す回
路図である。

【図３】遅延回路の構成を示す回路図である。

【図４】クロック発生回路の波形図である。

【図５】一般的な位相ずれのクロック発生回路の波形図
である。

【符号の説明】

１０…位相比較器、２０…カウンタ、３０…周波数逓倍
器、４０…プログラマブルパルス生成回路、５０…プロ
グラマブル分周器、Ｔ_fin…基準クロック信号の入力端
子、ＡＧＴ₀，ＡＧＴ₁，ＡＧＴ₂，…，ＡＧＴ_2k-2，
ＡＧＴ_2k-1…ＡＮＤゲート、Ｗ₂，Ｗ₃，…，Ｗ_2k-2，
Ｗ_2k-1…遅延回路、４１…プログラマブル分周回路、４
２…パルス選択回路、Ｖ_CC…電源電圧、１…電源電圧Ｖ
_CCの供給線、ＧＮＤ…接地電位。

Claims

【特許請求の範囲】

【請求項１】被比較信号と基準クロック信号との位相
を比較し、比較結果に応じた制御信号を出力する位相比
較回路と、上記制御信号を受けて、実数Ｍで規定された逓倍数をも
って周波数逓倍した逓倍信号を出力する周波数逓倍回路
と、上記逓倍信号を受けて、当該逓倍信号をＭ分周した分周
信号を上記被比較信号として上記位相比較回路に出力
し、かつ、上記Ｍ分周した分周信号に同期し、予め設定
したデューティ比をもつ信号を生成する信号生成回路と
を有するクロック発生回路。
【請求項２】上記実数Ｍは外部からの入力信号に応じ
て設定される請求項１記載のクロック発生回路。
【請求項３】上記信号生成回路と上記位相比較回路と
の間に、上記信号生成回路のＭ分周信号を実数Ｌで規定
された分周比で分周して、上記被比較信号として上記位
相比較回路に入力させる第２の分周回路が設けられてい
る請求項１記載のクロック発生回路。
【請求項４】上記実数Ｌは外部からの入力信号に応じ
て設定される請求項３記載のクロック発生回路。
【請求項５】上記信号生成回路は、入力信号を所定周
期分遅延した後レベルがセットされ、外部信号によりレ
ベルがリセットされる遅延信号を出力する遅延回路を少
なくとも一段以上を有し、一段目の遅延回路には上記逓
倍信号が入力され、２段目以降の遅延回路には前段の遅
延信号に応じて発生されたクロック信号が入力される請
求項１記載のクロック発生回路。