JPH09312400A - 高圧接合分離半導体装置の製造方法 - Google Patents

高圧接合分離半導体装置の製造方法

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JPH09312400A
JPH09312400A JP9012853A JP1285397A JPH09312400A JP H09312400 A JPH09312400 A JP H09312400A JP 9012853 A JP9012853 A JP 9012853A JP 1285397 A JP1285397 A JP 1285397A JP H09312400 A JPH09312400 A JP H09312400A
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JP9012853A
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Salvatore Leonardi
レオナルディ サルヴァトーレ
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CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
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Abstract

(57)【要約】 【課題】 本発明の目的は、製造コストを低下させるよ
う設計され、不良品の数が減少し、より高い装置の信頼
性を与える半導体装置の製造方法を提供することであ
る。 【解決手段】 本発明の方法は、第１のＰ形埋込領域に
第２のＮ形埋込領域を形成し、装置の表面を画成するＮ
形エピタキシャル層を第１及び第２の埋込領域上に成長
させ、表面から下向きに延在し、第１の埋込領域と導通
し、第１の埋込領域と共にＮ形ウェルを画成し、第２の
埋込領域を組み込むＰ形分離領域をエピタキシャル層に
形成し、Ｐ形環状境界領域をエピタキシャル層の分離領
域の側面に形成する。分離領域の形成及び環状境界領域
の形成は、ドーピングイオンを選択的に導入する単一段
階で行われる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高圧接合分離半導
体装置の製造方法に関する。
【０００２】
【従来の技術】周知のように、バーティカル・インテリ
ジェント・電源構造、即ち、縦方向の電流の流れの制御
回路を備えた電源構造において、駆動回路の構成部品
は、接合分離技術を用いて分離される。図１には、バー
ティカル・インテリジェント・電源構造を実現し、Ｎ++
形基板２と、Ｎ- 形エピタキシャル層３と、Ｐ形埋込層
４と、Ｎ形打込みウェル５と、Ｎ形打込みウェル５を分
離し、分離ウェル７を形成するため埋込層４に電気接続
されたＰ形分離領域６とにより構成される半導体材料ウ
ェーハ１の一部分の断面が示される。Ｎ形打込みウェル
５は、種々の形の部品を収容する。例えば、図１の右側
の領域ＬＶは、低圧ＭＯＳ及び／又はバイポーラ部品を
収容し、左側の領域ＨＶは高圧電源部品を収容する。
【０００３】ウェーハの表面１０であることから分かる
ように、分離ウェル７は、Ｎ形打込みウェル５とは逆の
タイプの導電性を示し、Ｎ形打込みウェルと共に、種々
の部品及び電源段を電気的に分離するため逆向きにバイ
アスされた接合を画成する。従来、図１の構造は、図２
乃至図９を参照して以下に説明する方法を用いて製造さ
れる。図２乃至図９において、図１と共通の領域は、同
じ番号付けの方式を用いて示され、簡単化のため、同一
の導電性タイプ並びに同等のドーピングレベルの重ね合
わされた層の部分の境界は、上記の重ね合わされた層が
生じた領域を形成する段階に関する図において破線だけ
で示される。
【０００４】基板２から始めて、第１のＮ- 形エピタキ
シャル層３ａを成長させ、分離ウェルの埋込層４を形成
し、図２に示された構造を得るため、Ｐ形ドーピング核
が、注入、拡散される。ここで、高い障壁効果が望まれ
る高圧又は超高圧構造の場合には、装置の周辺に近接し
た高圧及び低圧領域を取り囲むＰ- 形埋込境界リング１
２を形成するため、Ｐ形ドーピング核が注入され、拡散
される（図３）。
【０００５】ここで、Ｎ形ドーピング核は、Ｎ形打込み
ウェル５の底部を形成する埋込領域１３を形成するた
め、埋込層４の内部に注入、拡散され（図４）、第２の
エピタキシャル層３ｂが成長させられ、Ｐ形ドーピング
核は、分離領域６を形成するため、埋込層４との電気的
導通を確保するような位置で第２のエピタキシャル層３
ｂの内部に注入、拡散される（図５）。図５に示される
ように、埋込領域１３上の（並びに、分離領域６により
側面から区切られた）第２のエピタキシャル層３ｂの部
分は、Ｎ形打込みウェル５を形成するため埋込層１３と
結合する。
【０００６】ここで、境界領域１４は、分離層６と同時
に拡散される少量のＰ形ドーピング核の注入により形成
される。境界領域１４は高圧及び低圧領域を取り囲み、
埋込リング１２が設けられた場合には、単一の深さの高
抵抗性構造１５を形成するため、リング１２上に重ね合
わされる（図６）。構造１５の有効性を改善するため、
領域１４は、アルミニウムのような高い拡散係数を備え
たドーピング核を用いて注入される。可変抵抗性の精巧
な構造を得るため、領域１２及び１４を形成するマスク
の配置を適当に設計することによりバリエーション・ラ
テラル・ドーピング法が使用される。
【０００７】Ｐ形打込みウェル１７は、ＮＰＮ又はＮＭ
ＯＳトランジスタのような部品を形成するため、Ｎウェ
ル５の内部に打込み形の注入及び拡散により形成される
（図７）。この段階は、境界構造１４及び分離領域６の
形成後に行われる代わりに、第２のエピタキシャル層３
ｂの成長の直後に行ってもよい。ここで、Ｎ形ドーピン
グ核は、埋込領域１３を接続するためのシンカー１８を
形成するため、Ｎウェル５の内部に注入又は堆積され、
拡散される（図８）。
【０００８】Ｎウェル５及びＰウェル１７の内部に形成
されるべき部品の活性領域は、次に画成され（図示され
ない）、ディープ本体領域２０及び本体領域２１は、Ｎ
ＭＯＳ、ＰＭＯＳ、ＮＰＮ及びＰＮＰ形のトランジスタ
のような部品を形成するため、Ｎウェルの内部に打込み
式に注入、拡散され、最後に、ＭＯＳ及びバイポーラ部
品を表わす領域と、電源部の拡散領域とを完成させ、こ
れにより、図９に示された構造を得るため、Ｎ形領域２
２が打込み式の注入及び拡散により形成される。図９の
構造の左側にある電源部は、高圧ＭＯＳＦＥＴ及びバイ
ポーラ部品により構成されるエミッタ開閉ＥＳ形構造を
与え、低圧部は、左側から右側に、ＰＭＯＳトランジス
タ、縦形又横形ＰＮＰトランジスタ、縦形又は横形ＮＰ
Ｎトランジスタ、及びＮＭＯＳトランジスタを与える。
上記装置の製造は、表面１０上の（図９に破線で示され
たゲート領域のような）領域の形成と、コンタクト領域
の画成と、関連した金属被膜段階とにより終了する。
【０００９】少なくとも大きい領域に関して、上記の高
圧装置用の段階の工程は、低圧装置を集積化する工程と
類似し、低圧装置の場合に、Ｎ++形基板２は、電源段を
画成する部品の電圧を維持するため要求されないので、
製造は、Ｐ形基板から始まり、最も外側の分離領域６に
隣接した高抵抗性境界構造１５を省いてもよい。
【００１０】
【発明が解決しようとする課題】上記の方法は、製造コ
ストを増加させるだけではなく、マスクの取付け不良が
ある場合には装置の有効性及び信頼性を危険にさらす多
数のマスク処理及び注入の段階を含む。本発明の目的
は、製造コストを低下させるよう設計され、不良品の数
が減少し、より高い装置の信頼性を与える製造方法を提
供することである。
【００１１】
【課題を解決するための手段】本発明によれば、請求項
１に記載されたような高圧接合分離半導体装置の製造方
法が提供される。少なくとも第１の導電性形の第１の埋
込領域よりなる高圧半導体装置を製造する上記の方法
は、第２の導電性形の第２の埋込領域を上記第１の埋込
領域に形成する段階と、上記装置の表面を画成する上記
第２の導電性形のエピタキシャル層を、上記第１の埋込
領域及び第２の埋込領域上に成長させる段階と、上記表
面から下向きに延在し、上記第１の埋込領域と電気的に
導通し、上記第１の埋込領域と共に上記第２の導電性形
のウェルを画成し、上記第２の埋込領域を組み込む上記
第１の導電性形の分離領域を、上記エピタキシャル層に
形成する段階と、上記第１の埋込領域を側面から取り囲
む上記第１の導電性形の環状境界領域を、上記エピタキ
シャル層に形成する段階と、上記第１の導電性形の半導
体領域を、上記エピタキシャル層内の上記分離領域の側
面に形成する段階とからなり、上記分離領域を形成する
段階及び上記環状境界領域を形成する段階は、ドーピン
グイオンを選択的に導入する単一の段階よりなることを
特徴とする。
【００１２】実際上、分離領域は、周知の方式のような
打込み式の注入によるのではなく、装置の境界構造を形
成する領域と、場合によっては、低圧及び／又は高圧回
路を形成するため集積化された部品の部分を形成する他
のＰ形領域とを用いて形成される。
【００１３】
【発明の実施の形態】以下、その例に限定されることの
ない本発明の多数の好ましい実施例を添付図面を参照し
て例として説明する。本発明の第１の実施例によれば、
分離構造（領域６）は、境界構造と同時に形成される。
以下、図１０乃至図１４を参照して説明する第１の実施
例において、図１乃至図９に示された従来の解決法と共
通した層及び領域は、同じ番号付けの方式を用いて指定
される。
【００１４】図１０に示されるように、従来の方法と同
様に、Ｎ++形半導体材料基板２から始まり、第１のＮ-
形エピタキシャル層３ａが成長させられ、分離ウェルの
埋込層４が形成され、Ｐ形ドーピング核（例えば、ホウ
素）が、チップの周辺に近接した高圧及び低圧領域を取
り囲むＰ- 形埋込層境界リング１２を形成するため、注
入、拡散され、Ｎ- 形ドーピング核が、埋込層１３を形
成するため注入、拡散され、第２のエピタキシャル層３
ｂがウェーハ全体に成長させられる（図１１）。
【００１５】従来の方法と同様に、Ｐ形ドーピング核
（例えば、ホウ素）は、ＮＰＮ又はＮＭＯＳトランジス
タを中に形成するためのＰ形打込みウェル１７を形成す
るため、エピタキシャル層に注入、拡散される（図１
２）。ここで、少量のＰ形ドーピング核（例えば、ホウ
素）が、分離領域６及び境界領域１４を同時に形成する
ため、打込み式に注入、拡散される（図１３）。従来技
術の場合と同様に、上方境界領域１４は、下方境界リン
グ領域１２の上に重ね合わされ、単一の深さの高抵抗性
構造１５を形成する。この段階で、境界領域１４の内側
の環状領域及び分離領域６は、領域６、１４と埋込層４
との間の電気的導通を確保するため、下向きに埋込層４
の方へ延在する。実際上、一方の領域６及び１４と、他
方の埋込層４との間の電気的導通は、境界領域１４を拡
散させるための熱サイクルが良好な境界有効性の程度を
確保するため十分に深い接合を与えなければならないと
いう事実によって保証される。その上、埋込層４の外側
部分は、埋込領域１３の両側で、埋込層４及び領域６、
１４が確実に重ね合わされるよう表面１０に向けて上向
きに延在する。
【００１６】或いは、領域６及び１４は、上記の如く単
一の注入及び拡散段階において、しかしながら、Ｐ形打
込みウェル１７を形成する前に形成される。ここで、周
知の態様で、製造工程は埋込層１３上に接続するＮ形シ
ンカー１９の形成と、部品の活性領域の画成と、部品を
表わすディープ本体領域２０、本体領域２１及びＮ形領
域２２の形成とに続く。
【００１７】表面１０に近接した分離領域６の抵抗性を
低下させるため、領域６は、コンタクト抵抗を最小限に
抑え、分離構造を全体として改善すべくＰ形ドーピング
核で強化されるべきである。これは、ＮＭＯＳ又はＰＭ
ＯＳトランジスタのディープ本体領域及び本体領域、Ｎ
ＰＮトランジスタのベース領域、ＰＭＯＳトランジスタ
のドレイン領域、或いは、ＰＮＰトランジスタのエミッ
タ領域のような部品の活性領域を画成するため上記製造
方法において既に採用された何れかのＰ形ドーピング注
入を使用して行われる。換言すれば、同一の注入及び拡
散段階において、強化領域３０とベース領域１７、強化
領域３０とディープ本体領域２０、或いは、強化領域３
０と本体、エミッタ、ソース及びドレイン領域２１を同
時に形成することが可能である（図１４）。
【００１８】或いは、図１０乃至図１４の実施例におい
て、下方のＰ- 形埋込リングを省いても構わない。従っ
て、上記の方法によれば、１回のマスク処理段階が削除
される。第２の実施例によれば、更に削減された製造工
程が得られる。図１５に示されているように、第２のエ
ピタキシャル層３ｂの成長後、（結局ＮＭＯＳ及びＮＰ
Ｎトランジスタのベース領域を形成する）Ｐ形打込みウ
ェル１７、（下方境界リング１２と共に構造１５を形成
する）境界領域１４、及び分離領域６を同時に形成する
ため、Ｐ形ドーピング核が注入、拡散される。Ｐ形打込
みウェル１７を形成するため注入された量は、通常、１
０12乃至１０13ａ／ｃｍ 2 のオーダーであり、一方、境
界領域１４は１０12ａ／ｃｍ2 のオーダーの量を必要と
するので、両方の領域は、通常、１０12ａ／ｃｍ2 の量
を用いて注入される。製造の際に、ウェル１７に対し１
０13ａ／ｃｍ2 の量が必要であるならば、境界領域１４
は、周知の如く、実際に使用された量よりも略１のオー
ダーの大きさで少ない有効量によって注入される領域を
形成するバリエーション・ラテラル・ドーピング法を用
いて形成される。
【００１９】上記の構造は、第１の実施例と同様に、Ｎ
形領域１８、２２及びＰ形領域２０、２１の形成により
完成される。Ｐ形領域２０、２１を形成する際に、表面
抵抗を低下させるため、上記の如く分離領域６の表面部
分を更に強化することが可能である。境界構造の下方部
分を形成するため（図１２）、第２のエピタキシャル層
を成長させる前に打込み式の注入を行うのではなく、領
域６、１４、１７の注入段階が活用される。特に、本発
明の第３の実施例によれば、アルミニウムのような高速
拡散ドーピング核がＰ形ドーピング剤として使用される
ので、１回の注入及び拡散段階により、埋込リング構造
が必要とされることなく、領域６’、１５及び１７’が
形成される（図１６）。この場合も同様に、分離領域６
の表面抵抗は、強化層３０をディープ本体領域２０又は
本体領域２１と同時に注入することにより低下させられ
る。
【００２０】本発明による方法の利点は、上記の説明に
より明らかである。特に、本発明の方法は、１回又は２
回の製造マスク処理によって従来の方法を簡略化し、か
くして、製造コストを低下させ、注入マスクの起こり得
る取付け不良により生じた問題を軽減させる。本発明に
よる解決法は、（例えば、欧州特許出願第９３８３０２
８６．６号明細書に記載されたような）埋込リングの境
界構造の場合、或いは、（例えば、欧州特許出願第ＥＰ
−Ａ−Ｏ ０９３ ３０４号明細書に記載されるよう
に）装置が第１及び第２の各エピタキシャル層に対する
２回のドーピング核の注入及び拡散により打込み式に分
離されたときに有利である。
【００２１】本発明により形成された分離構造は、非常
に薄い第２のエピタキシャル層３ｂを特徴とする集積構
造の場合に更に有利である。この場合、埋込分離層４及
び表面領域６は、より良く接続され、このため、分離構
造全体としての抵抗が更に低下される。本発明の範囲を
逸脱することなく、上記の如く説明及び例示された方法
に対する変形を行うことが可能である。
【図面の簡単な説明】
【図１】従来の接合分離集積装置の基本構造の断面図で
ある。
【図２】従来の方法による種々の製造段階の半導体材料
ウェーハの断面図である。
【図３】従来の方法による種々の製造段階の半導体材料
ウェーハの断面図である。
【図４】従来の方法による種々の製造段階の半導体材料
ウェーハの断面図である。
【図５】従来の方法による種々の製造段階の半導体材料
ウェーハの断面図である。
【図６】従来の方法による種々の製造段階の半導体材料
ウェーハの断面図である。
【図７】従来の方法による種々の製造段階の半導体材料
ウェーハの断面図である。
【図８】従来の方法による種々の製造段階の半導体材料
ウェーハの断面図である。
【図９】従来の方法による種々の製造段階の半導体材料
ウェーハの断面図である。
【図１０】本発明の第１の実施例による種々の製造段階
の半導体材料ウェーハの断面図である。
【図１１】本発明の第１の実施例による種々の製造段階
の半導体材料ウェーハの断面図である。
【図１２】本発明の第１の実施例による種々の製造段階
の半導体材料ウェーハの断面図である。
【図１３】本発明の第１の実施例による種々の製造段階
の半導体材料ウェーハの断面図である。
【図１４】本発明の第１の実施例による種々の製造段階
の半導体材料ウェーハの断面図である。
【図１５】本発明の第２の実施例による製造段階の半導
体材料ウェーハの断面図である。
【図１６】本発明の第３の実施例による製造段階の半導
体材料ウェーハの断面図である。
【符号の説明】
１ ウェーハ ２ Ｎ++形基板 ３ Ｎ- 形エピタキシャル層 ３ａ，３ｂ エピタキシャル層 ４ Ｐ形埋込層 ５ Ｎ形打込みウェル ６，６’ Ｐ形分離領域 ７ 分離ウェル １２ Ｐ- 形埋込境界リング １３ 埋込領域 １４ 境界領域 １５ 高抵抗性構造 １７，１７’ Ｐ形打込みウェル １８ シンカー ２０ ディープ本体領域 ２１ 本体領域 ２２ Ｎ形領域 ３０ 強化領域

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも第１の導電性形の第１の埋込
    領域（４）よりなる高圧半導体装置を製造する方法であ
    って、 第２の導電性形の第２の埋込領域（１３）を上記第１の
    埋込領域に形成する段階と、 上記装置の表面（１０）を画成する上記第２の導電性形
    のエピタキシャル層（３ｂ）を、上記第１の埋込領域
    （４；４１）及び第２の埋込領域（１３）上に成長させ
    る段階と、 上記表面（１０）から下向きに延在し、上記第１の埋込
    領域（４）と電気的に導通し、上記第１の埋込領域と共
    に上記第２の導電性形のウェル（５）を画成し、上記第
    ２の埋込領域を組み込む上記第１の導電性形の分離領域
    （６）を、上記エピタキシャル層に形成する段階と、 上記第１の埋込領域（４）を側面から取り囲む上記第１
    の導電性形の環状境界領域（１４）を、上記エピタキシ
    ャル層（３ｂ）に形成する段階と、 上記第１の導電性形の半導体領域（１７，２０，２１）
    を、上記エピタキシャル層（３ｂ）内の上記分離領域
    （６）の側面に形成する段階とからなり、 上記分離領域（６）を形成する段階及び上記環状境界領
    域（１４）を形成する段階は、ドーピングイオンを選択
    的に導入する単一の段階よりなることを特徴とする方
    法。
  2. 【請求項２】 強化領域（３０）及び導通領域（２０，
    ２１）を同時に形成するため、第１の導電性形を決める
    ドーピング核を上記分離領域（６）及び上記第２の導電
    性形の上記ウェル（５）に選択的に導入する単一の段階
    を更に有することを特徴とする請求項１記載の方法。
  3. 【請求項３】 上記導通領域（２０，２１）は、ディー
    プ本体領域、本体領域、ベース領域、ソース及びドレイ
    ン領域、並びにエミッタ領域から選択されることを特徴
    とする請求項２記載の方法。
  4. 【請求項４】 上記半導体領域は、バイポーラトランジ
    スタのベース領域又はＭＯＳトランジスタの本体領域を
    画成する打込みウェル（１７）により構成され、 上記分離領域（６）を形成する段階及び上記環状境界領
    域（１４）を形成する段階は、上記ドーピングイオンを
    選択的に導入する単一の段階を通して、上記打込みウェ
    ル（１７）を形成する段階と同時に行われることを特徴
    とする請求項１乃至３のうちいずれか１項記載の方法。
  5. 【請求項５】 上記ドーピングイオンを選択的に導入す
    る段階は、有効なドーピングレベル低下法を用いて、約
    １０12乃至１０13ａ／ｃｍ2 の量で行われることを特徴
    とする請求項４記載の方法。
  6. 【請求項６】 上記ドーピングイオンは高拡散ドーピン
    グ核により構成され、 上記選択的に導入する段階は、ディープ本体領域（１
    ５）を形成する段階よりなることを特徴とする請求項１
    乃至５のうちいずれか１項記載の方法。
  7. 【請求項７】 上記ドーピングイオンはアルミニウムに
    より構成されることを特徴とする請求項６記載の方法。
  8. 【請求項８】 上記第１の導電性形はＰ形であり、上記
    第２の導電性形はＮ形であることを特徴とする請求項１
    乃至７のうちいずれか１項記載の方法。
  9. 【請求項９】 上記第１の埋込領域は、上記第２の導電
    性形のエピタキシャル領域（３）に形成された埋込分離
    領域（４）により構成されることを特徴とする請求項１
    乃至８のうちいずれか１項記載の方法。
  10. 【請求項１０】 上記第２の埋込領域（１３）を形成す
    る段階の前に、 上記第２の導電性形の第１のエピタキシャル領域（３
    ａ）を成長させる段階と、 上記第１の埋込領域（４）を形成するため、導電性を決
    定する第１の作用剤を上記第１のエピタキシャル領域に
    導入する段階と、 上記第１の導電性形の下方リング領域（１２）を形成す
    るため、導電性を決定する第２の作用剤を上記第１のエ
    ピタキシャル領域に導入する段階とを更に有し、 上記第２の埋込領域（１３）を形成する段階は、導電性
    を決定する第３の作用剤を上記第１の埋込領域（４）に
    導入する段階からなり、 上記エピタキシャル層を成長させる段階は、上記第２の
    エピタキシャル領域に拡散した上記導電性を決める第
    １、第２、第３の作用剤によって、第２のエピタキシャ
    ル領域（３ｂ）を上記第１のエピタキシャル領域（３
    ａ）上に成長させる段階からなり、 上記環状境界領域（１４）を形成する段階は、導電性を
    決める第４の作用剤を、上記下方リング領域（１２）上
    の上記第２のエピタキシャル領域に導入し、高抵抗性の
    高圧分離リング構造（１５）を形成するため上記導電性
    を決める第４の作用剤を下向きに上記下方リング領域
    （１２）へ拡散させる段階からなることを特徴とする請
    求項１乃至９のうちいずれか１項記載の方法。
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