JPH09311824A - 組込式メモリのための内蔵型自己修復システム - Google Patents

組込式メモリのための内蔵型自己修復システム

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JPH09311824A
JPH09311824A JP9023432A JP2343297A JPH09311824A JP H09311824 A JPH09311824 A JP H09311824A JP 9023432 A JP9023432 A JP 9023432A JP 2343297 A JP2343297 A JP 2343297A JP H09311824 A JPH09311824 A JP H09311824A
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JP
Japan
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memory
circuit
row
redundant
repair
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JP9023432A
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English (en)
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Adam Kaburanian
カブラニアン，アダム
Thomas P Anderson
アンダーソン，トーマス，ピー
Chon T Re
レ，チョン，ティー
Owen S Baer
ベアー，オーウェン，エス
Sarabuaana Sondararayan
ソンダララヤン，サラヴァーナ
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LSI Corp
Original Assignee
LSI Logic Corp
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【課題】 メモリアレイ中に冗長性を有する回路チッフ゜に関する
オンチッフ゜修復機構を実施するためのシステムを提供すること 【解決手段】 ASICチッフ゜のメモリアレイ中の欠陥メモリライン又はフ゛
ロックを修復する修復フ゜ロセスをトリカ゛するためのオンチッフ゜クロック生
成器を備えた内蔵型自己修復システム。オンチッフ゜クロック生成器に
より外部のテストトリカ゛信号を必要とせずコンヒ゜ュータシステムの電源
投入時に自己修復フ゜ロセスを開始させることが可能。本システ
ムは欠陥行メモリライン又は欠陥I／Oメモリフ゛ロックに関してテストを行
う内蔵型自己テスト回路を備え、また行メモリライン又はI／Oメモリ
フ゛ロックを修復する故障ラッチ及び修復実行回路を備える。好
適な修復機構は、15N診断を用いて高度の故障修正を達
成し、欠陥メモリセルの大部分を冗長行メモリライン又は冗長I／Oメ
モリフ゛ロックで置換することが可能となる。欠陥行メモリライン及
びI／Oメモリフ゛ロックは、行メモリライン及びI／Oメモリフ゛ロックの各々が
テストを受けて欠陥メモリセルが存在するか否かが判定された際
に動的に修復される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、特定用途向け集積
回路（ＡＳＩＣ）メモリに関し、特に、組込式メモリに
関して内蔵型自己修復を行うシステムに関する。
【０００２】
【従来の技術】半導体業界において、ＡＳＩＣメモリ
は、集積回路（ＩＣ）設計で絶大な人気を獲得してい
る。ＡＳＩＣは、ＩＣのカスタムまたはセミカスタム設
計を短期間で行うことを可能にする一方、総部品数及び
製造コストを削減するものとなる。ＡＳＩＣは、所望の
論理回路を構成するための構成ブロックとして「標準セ
ル」のライブラリを採用する。この標準セルには、共通
に使用されるプログラマブル論理アレイ、デコーダ、レ
ジスタ、カウンタ、及び他の従来の回路または部品が含
まれる。
【０００３】ＡＳＩＣチップには、列メモリラインと交
差する行メモリラインを有する単一のまたは複数の構成
可能(configurable)なメモリアレイが含まれる。複数の
列メモリラインは、Ｉ／Ｏ（入出力）メモリブロックを
形成するよう１つにグループ化できるものである。かか
る場合、メモリアレイは、Ｉ／Ｏメモリブロックと交差
する行メモリラインを含むことになる。行メモリライン
とＩ／Ｏメモリブロックとの各交差点は、論理「０」ま
たは「１」という２進数を格納する１つのメモリセルを
それぞれ表すものである。これらのメモリセルを集めた
ものによってメモリアレイが形成される。このメモリア
レイが、カスタムまたはセミカスタムＡＳＩＣチップを
実施するための基本的な構成ブロックとして働く。
【０００４】ＡＳＩＣ設計の落とし穴は、メモリセルが
例えばセル構造の劣化や外部の簡略(abridging)欠陥そ
の他の理由により正しいデータを保持できない場合に生
じる。セル構造の劣化は、メモリセルの長期間にわたる
使用によって生じる。外部の縮小欠陥は、半導体製造プ
ロセス中に半導体層に不所望の粒子が定着することから
生じ得る。単一のメモリセルの故障は、ＡＳＩＣチップ
全体に機能不良を生じさせて該チップを使用不能にし得
るものである。欠陥のあるメモリセルを有する欠陥のあ
るＡＳＩＣチップは、該ＡＳＩＣチップの適正機能を確
保するために、修理または交換されなければならない。
【０００５】高密度の構成ブロックをＡＳＩＣチップ内
にパッキングすることから別の問題が生じる。大きなメ
モリブロックは、Ｉ／Ｏメモリブロックと交差する多数
の行メモリラインを含んでいる。メモリアレイのサイズ
が大きくなると、それに比例して正しく機能するメモリ
アレイの数が減少する。これは、大きなメモリアレイで
はそのメモリセルの欠陥を発見する可能性が高くなるこ
とに起因する。かかる大きなＡＳＩＣメモリを製造する
一方、必要となるコストを抑えるために、冗長性に関す
る幾つかの方法論を用いて、メモリアレイ全体を正しく
機能する状態に維持することが望ましい。
【０００６】従来の解決法は、ＡＳＩＣメモリチップの
外部の特殊な機器を各々必要とする多数の別個に実行さ
れる処理を包む修復機構を提供するものであった。自動
テスト装置（ＡＴＥ）を用いて、ＡＳＩＣチップ上の少
なくとも１つのメモリアレイがテストされる。一連のテ
スト信号パターンがＡＴＥを介して加えられ、その応答
出力に基づいてメモリの故障位置が検出され、次いでＡ
ＴＥ内に記録される。これに次ぐ処理は分析である。外
部のソフトウェアを用いて、欠陥のあるメモリラインを
修復するように冗長メモリラインの最適な利用が決定さ
れる。第３の処理は修復処理である。溶着及び／又は溶
着解除装置が、チップ上に形成されている回路溶着部の
切断を容易化し、欠陥のあるメモリセルを修復するよう
従来のレーザビーム技術による選択的な除去を行う。最
終的な処理には、ＡＴＥを用いてチップの再テストを行
い、修復後にチップが正しく機能することを確認するこ
とを含む。かかる修復後のチップは、パッケージングさ
れて顧客へと送られる。
【０００７】ＡＳＩＣを修復するためのかかる技術は、
一般に、ユーザから戻された欠陥のあるチップを修復す
るという負担を製造者に負わせるものである。欠陥のあ
るチップを修復するために、製造者は通常は２つのテス
トを順に実行する。第１のテストは修復前に実行され、
第２のテストは修復後に実行される。この修復工程は、
製造者にとって時間と費用との両方を要するものであ
る。加えて、かかる修復技術は、チップの外部で行わ
れ、各工程間でまたは各工程においてチップの取り扱い
を誤り、その結果としてチップに更なる欠陥が生じる可
能性がある。最後に、修復が製造者の側で行われるた
め、使用後に欠陥が生じた部品は、それが修復可能な場
合であっても破棄されてしまうのが普通である。
【０００８】
【発明が解決しようとする課題】実際問題として、ＡＳ
ＩＣの販売者は、メモリ欠陥の生じにくいチップを提供
するよう鋭意努力を行ってはいるものの、メモリ欠陥は
様々な理由で発生する。かかる原因は、塵埃のランダム
な粒子が製造プロセス中にメモリセルの表面に付着する
場合等、製造プロセス中に発生する。ＡＳＩＣメモリの
密度は増大し続けているので、メモリ欠陥が生じる可能
性もまた、幾分か線形的な割合で増大している。その結
果、欠陥のあるＡＳＩＣチップによって製造ラインが低
速化され、ＡＳＩＣチップを用いる場合に余分なコスト
が必要となる。
【０００９】従って、メモリアレイ中に冗長性を備えて
いる回路チップに関するオンチップ修復機構を実施する
ためのシステムを提供することが望ましい。
【００１０】
【課題を解決するための手段】本発明は、組込式メモリ
のための内蔵型自己修復システムを提供することにより
上述の問題を解決するものである。かかる修復システム
はチップ上に存在し、欠陥のあるメモリを外部機器を用
いずに修復することを可能にする。かかる修復システム
は、オンチップクロック生成器によりコンピュータシス
テムの電源投入時に自動的に起動される。そのオンチッ
プクロック生成器は、メモリアレイ中の欠陥のあるメモ
リセルを検出するためのトリガ信号を修復システムに送
る。欠陥のある行メモリラインがメモリアレイ中で検出
された場合、その欠陥のある行メモリラインは動的に修
復される。同様に、欠陥のあるＩ／Ｏメモリブロックが
検出された場合には、その欠陥のあるＩ／Ｏメモリブロ
ックが動的に修復される。
【００１１】コンピュータシステムの電源投入時に、オ
ンチップクロック生成器は２つの出力信号を送る。その
第１の出力信号は、故障ラッチ及び修復実行（ＦＬＡＲ
Ｅ）回路を初期化する単一のパルスである。また第２の
出力信号は、修復及び再テスト動作中に循環し続ける修
復クロック信号である。
【００１２】ＦＬＡＲＥ回路は、ＡＳＩＣチップ内のメ
モリアレイにおける行メモリライン及びＩ／Ｏメモリブ
ロックの完全性を検証する内蔵型自己テスト(ＢＩＳＴ)
回路からの入力を受信する。行メモリラインの各々は１
つの単位として扱われ、その１つの単位について、ＢＩ
ＳＴ回路が、単一の行メモリラインについて検出された
欠陥のあるメモリセルの総数に関するテスト結果を提供
する。１つのＩ／Ｏメモリブロックは、少なくとも１つ
の列メモリラインからなるが、典型的には、１つのＩ／
Ｏメモリブロックを形成するよう１つにグループ化され
た複数の列メモリラインを備えている。Ｉ／Ｏメモリブ
ロックの各々は１つの単位として扱われ、その１つの単
位について、ＢＩＳＴ回路が、特定のＩ／Ｏメモリブロ
ックについて検出された欠陥のあるメモリセルの総数に
関するテスト結果を提供する。ＢＩＳＴ回路はＦＬＡＲ
Ｅ回路にテスト結果を送り、ＦＬＡＲＥ回路は、その受
信したテスト結果を用いて修復の分析を行う。ＦＬＡＲ
Ｅ回路は、欠陥情報を分析し、動的修復機構に従って、
欠陥のある行メモリラインまたはＩ／Ｏメモリブロック
の修復を行う。
【００１３】かかる動的修復機構は、欠陥のあるメモリ
ラインの強制的な修復が必要であると決定されるとすぐ
に、欠陥のある行メモリラインまたはＩ／Ｏメモリブロ
ックの修復を行う。欠陥のある行メモリラインを交換す
る強制行修復と、欠陥のあるＩ／Ｏメモリブロックを交
換する強制Ｉ／Ｏ修復とを含む、２種類の強制的修復が
行われる。これら２つの強制的修復機構は、各ＢＩＳＴ
パス毎に１つのＡＳＩＣメモリに同時に適用される。強
制行修復が呼び出された場合には、欠陥のある行メモリ
ラインのアドレス位置が、冗長行メモリラインに関する
新たなアドレス位置へとリルートされる。同様に、強制
Ｉ／Ｏ修復が適用される場合には、欠陥のあるＩ／Ｏメ
モリブロックのアドレス位置が、冗長行Ｉ／Ｏメモリブ
ロックに関する新たなアドレス位置へとリルートされ
る。また、両方の修復が必要である場合に、本方法は、
或る１つの強制修復機構を別の強制修復機構よりも優先
させる特定の優先故障機構を備えている。例えば、強制
Ｉ／Ｏ修復よりも強制行修復を優先故障機構として設計
することができる。かかる場合には、両方の強制修復が
同時に適用される際に、強制Ｉ／Ｏ修復に優先して強制
行修復が最初に実行されることになる。
【００１４】修復段階が完了すると、欠陥のあるメモリ
ラインと交換された冗長メモリラインがそれ自体欠陥の
ないものであることを確認するために、メモリの再テス
トが行われる。この際テスト段階の後、そのテストが行
われたメモリアレイが合格であるか不合格であるかを示
す出力信号をＡＳＩＣチップが送信する。
【００１５】
【発明の実施の形態】図１は、本発明による組込式メモ
リのための内蔵型自己修復システム5を示すブロック図
である。この内蔵型自己修復システム5は、オンチップ
クロック生成器10と、内蔵型自己テスト（ＢＩＳＴ）回
路12と、故障ラッチ及び修復実行（ＦＬＡＲＥ）回路14
と、再マッピング回路16と、メモリアレイ18とを備えて
いる。オンチップクロック生成器10は、信号を生成して
ＢＩＳＴ回路12に加えることにより、電源投入時に内蔵
型自己修復システム5を始動させる。ＢＩＳＴ回路12
は、メモリアレイ18中のメモリセルをテストして、デー
タを正しく保持することのできない欠陥のあるメモリセ
ルを探し出す。ＦＬＡＲＥ回路14は、強制行修復が必要
である場合に行メモリラインについて修復を行い、また
は、強制Ｉ／Ｏ修復が必要である場合にはＩ／Ｏメモリ
ブロックについて修復を行う。再マッピング回路16は、
欠陥のあるメモリアクセスの元のアドレス位置を妥当性
のあるデータを保持することができるアドレス位置へと
転嫁(redirect)する。メモリアレイ18は、冗長行メモリ
ラインに接続された複数の行メモリラインを備えてお
り、かかる複数の行メモリラインは、冗長Ｉ／Ｏメモリ
ブロックに接続された複数のＩ／Ｏメモリブロックと交
差している。
【００１６】図２は、オンチップクロック生成プロセス
を示すフローチャートである。従来設計の関連するコン
ピュータシステム（図示せず）の電源投入時(ステップ4
0)に、そのコンピュータシステムは、オンチップクロッ
ク生成器10における論理動作を駆動するのに十分な高い
レベルに電圧が達した際に、電源オンリセット（ＰＯ
Ｒ）回路50（図３参照）のトリガを行う。ＰＯＲ回路50
は、低→高レベルの出力エッジを有する電源オンリセッ
ト（ＰＯＲ）信号を生成する（ステップ42）。次いで、
そのＰＯＲ信号がパルス電源オンリセット回路60（図4
参照）のトリガを行い、これにより高→低→高レベルの
エッジを有するパルス電源オンリセット（ＰＰＯＲ）信
号が生成される（ステップ44）。このＰＰＯＲ信号は、
テスト及び修復プロセスを開始させるためにＦＬＡＲＥ
回路14におけるＦＬＡＲＥリセット信号のトリガを行う
のに必要な信号を提供するものとなる。
【００１７】図３は、ＰＯＲ回路50の概要を示す回路図
であり、このＰＯＲ回路50は、抵抗Ｒn54と、抵抗Ｒp2
52と、抵抗Ｒp1 56と、トランジスタ58と、インバータ5
9とを備えている。抵抗Ｒn54は、直列に接続された複数
のＮＭＯＳデバイスを含むことができる。抵抗Ｒp1 56
は、直列に接続された複数のＰＭＯＳデバイスを含むこ
とができる。また、単一のＰＭＯＳデバイスが抵抗Ｒp2
52として動作することができ、単一のＮＭＯＳデバイ
スがトランジスタ58として動作することができる。ノー
ドＶgnにおける電圧は、Ｖdd×Ｒn／（Ｒn＋Ｒp2）と等
しい。トランジスタ58における電圧により抵抗Ｒp1 56
を流れる電流Ｉpdが生じ、ノードＶoutにおける電圧が
Ｖdd−(Ｉpd×Ｒp1)と等しくなる。
【００１８】図４は、ＰＰＯＲ回路100の概要を示す回
路図である。ＰＰＯＲ回路100は、１組のフリップフロ
ップ128,130を備えている。このＰＰＯＲ回路100は、フ
リップフロップ128,130のクリア入力ポートのトリガを
行うための、一連のインバータ102を介して伝搬する入
力信号ＰＯＲ104を受信する。該クリア入力ポートは、
フリップフロップ128,130が正しい２進状態へと初期化
されることを確実にするものであり、特にこの場合、フ
リップフロップ128,130の出力は、入力信号ＰＯＲ104が
論理値「０」を有する場合に論理値「０」を形成する。
ＰＯＲ信号104が論理「１」に表明された際にフリップ
フロップ128,130の第１のクロックが生じ、このとき、
クリア入力ポートがディセーブルになり、正のクロック
エッジが生成される。ＰＰＯＲ信号104が論理「１」状
態へと変化すると、このＰＰＯＲ信号104によって、ク
ロック生成回路がＦＬＡＲＥ回路14のクロック信号のト
リガを行うことが可能となり、該ＦＬＡＲＥ回路14は、
Ｄ0＝０,Ｄ1＝１になるまでフリップフロップ128,130の
クロックを続行し、Ｄ0＝０,Ｄ1＝１となった時点でＳ
ＴＯＰＮ＝０となり、それ以降のフリップフロップ128,
130のクロックがディセーブルされる。
【００１９】図５は、ＦＬＡＲＥ回路14の好適実施例を
示すブロック図である。ＦＬＡＲＥ回路14は、行修復回
路64と、Ｉ／Ｏ修復回路68と、仲裁器(arbitrator)66
と、多列回路62と、複数の故障行70,71,72と、複数の故
障Ｉ／Ｏ75,76,77とを備えている。行修復回路64は、行
メモリラインを修復する必要があるか否かを判定し、そ
の修復が必要である場合には、行修復回路64が、故障行
1及び故障行２といった出力を生成し、それらに対応す
る故障のある行メモリラインの場所が識別される。同様
に、Ｉ／Ｏ修復回路68は、Ｉ／Ｏメモリラインを修復す
る必要があるか否かを判定し、修復が必要である場合に
は、Ｉ／Ｏ修復回路68が、故障ＩＯ1及び故障ＩＯ２と
いった出力を生成し、それらに対応する故障のあるＩ／
Ｏメモリラインの場所が識別される。また仲裁器66は、
予め選択されている優先順位を指示して強制Ｉ／Ｏ修復
の前に強制行修復機構を実行し、または強制行修復の前
に強制Ｉ／Ｏ修復機構を実行する。
【００２０】多列回路62は、ＦＬＡＲＥ回路14が特定の
列におけるメモリセルの妥当性を解析するために、１つ
のＩ／Ｏ内の目標となる列を選択する。複数の故障行7
0,71,72がそれぞれ故障している場合には、それらに対
応する行使用信号がイネーブルになり、その行メモリラ
インにおけるメモリ故障に起因して冗長行が活動状態に
なったことが示される。この場合、冗長行メモリライン
が欠陥のある行メモリラインと交換される。同様に、複
数の故障Ｉ／Ｏ75,76,77がそれぞれ故障している場合に
は、それらに対応するＩ／Ｏ使用信号により、検出され
たＩ／ＯがそのＩ／Ｏメモリブロックにおけるメモリ故
障に起因して不活性状態となり冗長Ｉ／Ｏが活動状態に
なったことが示される。ＦＬＡＲＥ回路14は、従来のハ
ードウェア回路を用いて、またはＶＨＤＬ等のハードウ
ェア言語を用いることにより実施可能なものである、と
いうことに留意されたい。「Method for Repairing an
ASICMemory with Redundancy Row and Input/Output Li
nes」と題する米国特許出願にＦＬＡＲＥ回路14を実施
するための一機構が開示されている。
【００２１】ここで図６を参照する。同図は、２つの冗
長行及びＩ／Ｏを用いて実施されたＦＬＡＲＥ回路14の
代替実施例を示すブロック図である。この実施例におけ
るＦＬＡＲＥ回路14は、多重列回路80と、デコーダ論理
回路84と、Ｉ／Ｏ修復回路64と、行修復回路68と、組み
合わせ(combo)回路88と、ＲＩＯ１故障回路70,71と、Ｒ
行１故障回路75,76とを備えている。ＢＩＳＲクロック
信号は、Ｉ／Ｏ修復回路64及び行修復回路68のトリガを
行う。図５のＦＬＡＲＥ回路14は、複数の入力信号及び
複数の出力信号を有している。ＦＬＡＲＥ回路14への入
力信号には、ＢＩＳＲクロック信号、ＢＩＳＴクロック
信号、ＩＯ信号、パスエンド信号、第２読出信号、エラ
ー信号、リセット信号、及び行信号が含まれている。Ｂ
ＩＳＴクロック信号は、多重列回路80及びデコーダ論理
回路84のトリガを行う。ＩＯ信号は値「０」を含む場
合、そのビット位置にビットエラーが存在する。パスエ
ンド信号は、ＢＩＳＴパスの終わりを示すものである。
第２読出信号は、ＢＩＳＴの第２の読み出し動作を表す
ものである。エラー信号は、そのエラー信号が値「０」
を含む場合にそのアドレス位置におけるエラーを示すも
のである。リセット信号は、ＦＬＡＲＥ回路14の論理状
態をその初期状態にリセットするものである。行信号
は、行メモリライン中のビット数を示すものである。
【００２２】ＦＬＡＲＥ回路14への出力信号には、故障
IO1信号、使用IO1信号、故障IO2信号、使用IO2信号、故
障行1信号、使用行1信号、故障行2信号、及び使用行2信
号が含まれている。故障IO1信号は、第１の冗長Ｉ／Ｏ
メモリブロックのアドレス位置を表している。使用IO1
信号は、第１の冗長Ｉ／Ｏメモリブロックが使用中であ
ることを示すことを可能にするものである。更に、故障
IO2信号は、第２の冗長Ｉ／Ｏメモリブロックのアドレ
ス位置を表している。使用IO2信号は、第２の冗長Ｉ／
Ｏメモリブロックが使用中であることを示すことを可能
にするものである。同様に、故障行1信号は、第１の冗
長行メモリラインのアドレス位置を表している。使用行
1信号は、第１の冗長行メモリラインが使用中であるこ
とを示すために表明されるものである。更に、故障行2
信号は、第２の冗長行メモリラインのアドレス位置を表
している。使用行2信号は、第２の冗長行メモリライン
が使用中であることを示すために表明されるものであ
る。
【００２３】図７ないし図１０はＦＬＡＲＥ回路14の動
作を示すタイミングチャートである。これらの図面は２
つの強制行修復動作の発生を示している。各図におい
て、故障IO1信号及び故障IO2信号は、使用IO1信号また
は使用IO2信号が表明されて交換が発生していることが
示されない限り、解析中の現在のＩ／Ｏを指すものとな
る。同様に、故障行1信号及び故障行2信号は、使用行1
信号または使用行2信号が表明されて交換が発生してい
ることが示されない限り、テスト中の現在の行を指すも
のとなる。使用行1信号または使用行2信号が表明される
と、故障行1信号の値がラッチされることになる。図７
は、Ｉ／Ｏ値「FFFFFFFF」で示すように（この２進表示
には、特定のＩ／Ｏ位置におけるエラーを示す２進値
「０」は含まれていない）メモリアレイ18にエラーが検
出されない場合における様々な信号の論理状態を示すタ
イミングチャートである。エラー信号の指示子である使
用行1信号及び使用行2信号は全て、未表明状態、エラー
の場合の論理「高レベル」状態、及び使用行1及び使用
行2の場合の論理「低レベル」状態となる。図８は、論
理「低レベル」状態に表明されたエラー及びＩ／Ｏ値
「7FFEFFFE」によって示されるようにエラーの発生を示
している。この２進表示「7FFEFFFE」は、「0111,1111,
1111,1110,1111,1111,1111,1110」と翻訳され、これ
は、現在の行における３つの欠陥のあるセルを示す３つ
の「０」を含んでいる。図９は、現在の行の全てのＩ／
Ｏ位置が解析された後に、使用行1信号が表明され、行
の修復が行われなければならないという決定に起因して
故障のある行の位置を故障行1がラッチする、というこ
とを示している。同様に、図１０は、Ｉ／Ｏ値「DF77DF
FF」によって示されるように欠陥のある４つのセルを有
する異なる行について行の修復が行われなければならな
いことを示している。使用行信号が表明され、故障のあ
る行位置を故障行2がラッチする。
【００２４】図１１は、図１の内蔵型自己修復システム
を実行するプロセスを示している。システム5の電源投
入時に、オンチップクロック生成器10は、修復プロセス
を開始させるためにＦＬＡＲＥ回路14のトリガを行う信
号を生成する（ステップ20）。修復プロセスは、メモリ
アレイ18を介して第１のＢＩＳＴを実行することで開始
する（ステップ22）。１つのＢＩＳＴパスは、メモリア
レイ18全体についての必要とされる修復に関するテスト
及びＦＬＡＲＥ回路14の分析からなり、これにより、Ｆ
ＬＡＲＥ回路14は、全ての行メモリライン及びＩ／Ｏメ
モリブロックの分析を行って、欠陥のあるメモリライン
またはメモリブロックのアドレス位置を生成する。第２
のＢＩＳＴが実行されて（ステップ26）、冗長メモリラ
イン自体に欠陥がないこと、及びメモリアレイ18が利用
可能な冗長リソースよりも多くの欠陥セルを含んでいな
いことが確認される。エラーが発見されない場合には修
復プロセスは終了する（ステップ32）。しかし、冗長メ
モリラインにエラーが発見された場合には、メモリアレ
イ18は故障状態のままとなる（ステップ30）。
【００２５】図１２は、再マッピング回路16内にある行
変換回路140の概要を示す回路図である。この行変換回
路140は、比較器142と、マルチプレクサ144と、少なく
とも１つのＡＮＤゲート146とを備えている。比較器142
は、入力アドレスＡＤＤＲin及び欠陥アドレスＡＤＤＲ
defを受信し、そのＡＤＤＲinがＡＤＤＲdefと一致する
か否かを判定する。ＡＤＤＲin及びＡＤＤＲdefの内容
が一致する場合には、マルチプレクサ144が少なくとも
１つのＡＮＤゲート146を起動させて、冗長行アドレス
ＡＤＤＲrowがイネーブルになったことを示す。逆に、
ＡＤＤＲin及びＡＤＤＲdefの内容が異なる場合には、
マルチプレクサ144はその出力アドレスＡＤＤＲoutとし
てアドレスＡＤＤＲinを選択し、元のアドレスが無変更
の状態で通過するようにする。
【００２６】更に、図１の再マッピング回路16は、図１
３に示すように、欠陥のあるＩ／Ｏメモリブロックを冗
長Ｉ／Ｏメモリブロックへと再マッピングするＩ／Ｏ再
マッピング回路150を備えている。このＩ／Ｏ再マッピ
ング回路150は、マルチプレクサ160及びデマルチプレク
サ162,164を備えている。マルチプレクサ160は、出力信
号Ｄ0を生成する信号限として、通常のＩ／Ｏメモリブ
ロック152または冗長Ｉ／Ｏメモリブロック154,155,156
を選択する。デマルチプレクサ162は、Ｉ／Ｏメモリブ
ロック152,154,155,156の内の１つに経路指定するため
のデータＤ1を受信する。同様に、デマルチプレクサ164
は、Ｉ／Ｏメモリブロック152,154,155,156の内の１つ
に経路指定するための書込イネーブル信号ＷＥを受信す
る。Ｉ／Ｏ再マッピング回路150は、ＦＬＡＲＥ回路14
によって生成される出力信号「使用Ｉ／Ｏ」及び「欠陥
Ｉ／Ｏ」によって制御される。
【図面の簡単な説明】
【図１】本発明の組込式メモリのための内蔵型自己修復
システムを示すブロック図である。
【図２】ＦＬＡＲＥ回路のトリガを行うためのオンチッ
プクロック生成器の開始プロセスを示すフローチャート
である。
【図３】オンチップクロック生成器内にある電源オンリ
セット（ＰＯＲ）回路の概要を示す回路図である。
【図４】オンチップクロック生成器内にあるパルス電源
オンリセット（ＰＰＯＲ）回路の概要を示す回路図であ
る。
【図５】本発明によるＦＬＡＲＥ回路の一実施例を示す
ブロック図である。
【図６】２つの冗長行及びＩ／Ｏを用いて実施された、
ＦＬＡＲＥ回路の代替実施例を示すブロック図である。
【図７】本発明によるＦＬＡＲＥ回路の動作を示すタイ
ミングチャートである(1/4)。
【図８】本発明によるＦＬＡＲＥ回路の動作を示すタイ
ミングチャートである(2/4)。
【図９】本発明によるＦＬＡＲＥ回路の動作を示すタイ
ミングチャートである(3/4)。
【図１０】本発明によるＦＬＡＲＥ回路の動作を示すタ
イミングチャートである(4/4)。
【図１１】本発明によるＦＬＡＲＥ回路の実行プロセス
を示すフローチャートである。
【図１２】本発明による行変換の実行の概要を示す回路
図である。
【図１３】本発明による再マッピング回路におけるＩ／
Ｏ再マッピングの概要を示す回路図である。
【符号の説明】
5 内蔵型自己修復システム 10 オンチップクロック生成器 12 内蔵型自己テスト（ＢＩＳＴ）回路 14 故障ラッチ及び修復実行（ＦＬＡＲＥ）回路 16 再マッピング回路 18 メモリアレイ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンダーソン，トーマス，ピー アメリカ合衆国カリフォルニア州94086, サニーヴェイル，アパートメント・706, エスカロン・アヴェニュー・1055 (72)発明者 レ，チョン，ティー アメリカ合衆国カリフォルニア州95124, サン・ノゼ，メリディアン・アヴェニュ ー・2467 (72)発明者 ベアー，オーウェン，エス アメリカ合衆国カリフォルニア州95070, サラトガ，ヴィア・マドロナス・コート・ 19445 (72)発明者 ソンダララヤン，サラヴァーナ アメリカ合衆国カリフォルニア州95035, ミルピタス，アパートメント・103，ノー ス・ミルピタス・ブルバード・2021

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】データを格納するためのメモリアレイであ
    って、複数のＩ／Ｏメモリブロックと交差する複数の行
    メモリラインを有しており、それらの複数の行メモリラ
    インが複数の冗長行メモリラインと接続されており、前
    記複数のＩ／Ｏメモリブロックが複数の冗長Ｉ／Ｏメモ
    リブロックと接続されている、メモリアレイと、 欠陥のある前記行メモリラインを前記冗長行メモリライ
    ンを用いて修復すると共に、欠陥のある前記Ｉ／Ｏメモ
    リブロックを前記冗長Ｉ／Ｏメモリブロックを用いて修
    復し、前記メモリアレイに接続された入力と出力とを有
    している、修復回路と、 前記修復回路のトリガを行う信号を生成し、前記修復回
    路の入力に接続された出力を有している、オンチップク
    ロック生成器とを備えていることを特徴とする、オンチ
    ップ自己修復システム。
  2. 【請求項２】前記メモリアレイの妥当性を判定するテス
    ト回路を更に備えており、このテスト回路が、前記メモ
    リアレイに接続された入力と、前記修復回路に接続され
    た第１の出力と、第２の出力とを備えている、請求項１
    に記載のオンチップ自己修復システム。
  3. 【請求項３】前記メモリアレイ中の欠陥のあるメモリラ
    インの元のアドレス位置を前記冗長メモリラインの転嫁
    アドレス位置へと変換する再マッピング回路を更に備え
    ており、この再マッピング回路が、前記テスト回路の前
    記第２の出力に接続された第１の入力と、前記修復回路
    に接続された第２の入力と、前記メモリアレイに接続さ
    れた出力とを備えている、請求項１に記載のオンチップ
    自己修復システム。
  4. 【請求項４】前記修復回路が、欠陥のある前記行メモリ
    ラインを前記冗長行メモリラインを用いて修復する行修
    復回路を備えている、請求項１に記載のオンチップ自己
    修復システム。
  5. 【請求項５】前記修復回路が、欠陥のある前記Ｉ／Ｏメ
    モリブロックを前記冗長Ｉ／Ｏメモリブロックを用いて
    修復するＩ／Ｏ修復回路を備えている、請求項４に記載
    のオンチップ自己修復システム。
  6. 【請求項６】前記行修復回路と前記Ｉ／Ｏ修復回路との
    間に接続され優先修復機構の仲裁を行う仲裁器を前記修
    復回路が備えている、請求項４に記載のオンチップ自己
    修復システム。
  7. 【請求項７】１つのメモリラインを選択するために前記
    行修復回路及び前記Ｉ／Ｏ修復回路に接続された多列回
    路を前記修復回路が備えている、請求項６に記載のオン
    チップ自己修復システム。
  8. 【請求項８】前記再マッピング回路が、 第１のアドレス位置における行メモリラインが機能的で
    ある場合にその第１のアドレスを選択し、前記第１のア
    ドレス位置における行メモリラインが故障を有する場合
    には第１の冗長アドレスを選択する、行変換回路と、 第２のアドレス位置におけるＩ／Ｏメモリブロックが機
    能的である場合にその第２のアドレス位置をマッピング
    し、そのＩ／Ｏメモリブロックが故障を有する場合には
    冗長Ｉ／Ｏメモリブロックの第２のアドレス位置をマッ
    ピングする、Ｉ／Ｏ再マッピング回路とを備えている、
    請求項４に記載のオンチップ自己修復システム。
  9. 【請求項９】少なくとも１つの欠陥のある行メモリライ
    ンを修復する行修復回路と、 その行修復回路に接続され、少なくとも１つの欠陥のあ
    るＩ／Ｏメモリブロックを修復する、Ｉ／Ｏ修復回路と
    を備えていることを特徴とする、オンチップ自己修復シ
    ステム。
  10. 【請求項１０】前記行修復回路と前記Ｉ／Ｏ修復回路と
    の間に接続され優先修復機構の仲裁を行う仲裁器を更に
    備えている、請求項９に記載のオンチップ自己修復シス
    テム。
  11. 【請求項１１】１つのメモリラインを選択するために前
    記行修復回路及び前記Ｉ／Ｏ修復回路に接続された多列
    回路を更に備えている、請求項８に記載のオンチップ自
    己修復システム。
  12. 【請求項１２】冗長行メモリラインが動作状態にあるこ
    とを示す複数の冗長行故障メモリ回路を更に備えてお
    り、この複数の冗長行故障メモリ回路の各々が特定の冗
    長行メモリラインに１つずつ関連するものであって前記
    仲裁器に接続されている、請求項９に記載のオンチップ
    自己修復システム。
  13. 【請求項１３】冗長Ｉ／Ｏメモリブロックが動作状態に
    あることを示す複数の冗長Ｉ／Ｏ故障メモリ回路を更に
    備えており、この複数の冗長Ｉ／Ｏ故障メモリ回路の各
    々が、特定の冗長Ｉ／Ｏメモリブロックに１つずつ関連
    するものであって前記仲裁器に接続されている、請求項
    ９に記載のオンチップ自己修復システム。
  14. 【請求項１４】データを格納するためのメモリアレイで
    あって、複数のＩ／Ｏメモリブロックと交差する複数の
    行メモリラインを有しており、それらの複数の行メモリ
    ラインが複数の冗長行メモリラインと接続されており、
    前記複数のＩ／Ｏメモリブロックが複数の冗長Ｉ／Ｏメ
    モリブロックと接続されている、メモリアレイと、 欠陥のある前記行メモリラインを前記冗長行メモリライ
    ンを用いて修復すると共に、欠陥のある前記Ｉ／Ｏメモ
    リブロックを前記冗長Ｉ／Ｏメモリブロックを用いて修
    復し、前記メモリアレイに接続された入力と出力とを有
    している、修復回路と、 前記修復回路のトリガを行う信号を生成し、前記修復回
    路の入力に接続された出力を有している、オンチップク
    ロック生成器と、 前記メモリアレイの妥当性を判定し、前記メモリアレイ
    に接続された入力と、前記修復回路に接続された第１の
    出力と、第２の出力とを有している、テスト回路と、 前記メモリアレイ中の欠陥のあるメモリラインの元のア
    ドレス位置を前記冗長メモリラインの転嫁アドレス位置
    へと変換する再マッピング回路とを備えていることを特
    徴とする、オンチップ自己修復システム。
  15. 【請求項１５】前記修復回路が、 欠陥のある行メモリラインの修復を行う行修復回路と、 欠陥のあるＩ／Ｏメモリブロックの修復を行うＩ／Ｏ修
    復回路とを備えている、請求項１４に記載のオンチップ
    自己修復システム。
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