JPH09307182A

JPH09307182A - リッジ型半導体レーザおよびその製造方法

Info

Publication number: JPH09307182A
Application number: JP12494596A
Authority: JP
Inventors: Tatsuya Kimura; 達也木村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-05-20
Filing date: 1996-05-20
Publication date: 1997-11-28

Abstract

(57)【要約】【課題】電流閉じ込めと光閉じ込めを別々に制御で
き、かつリッジ部両側の残し厚部分に電流が広がるのを
防止することにより、低しきい値化、高効率化が可能な
リッジ型半導体レーザを提供する。【解決手段】Ｐ−ＩｎＰ基板１上に、Ｐ−ＩｎＰクラ
ッド層２、活性層３およびリッジ型層(４、６)を順次積
層し、リッジ型層が高抵抗領域であるＦｅ−ＩｎＰ層４
とこれに不純物を拡散またはイオン注入して形成された
リッジ部を構成する導電領域であるｎ−ＩｎＰ層６とか
らなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、リッジ型半導体
レーザおよびその製造方法に関する。

【０００２】

【従来の技術】図１４に従来のリッジ型の長波長半導体
レーザの断面構造とそのプロセスフローを示す。図１４
において、１はＰ−ＩｎＰ基板、２はＰ−ＩｎＰクラッ
ド層、３は活性層、５はＳｉＯ₂ストライプ膜、７はＳ
ｉＯ₂膜、８はｎ−ＩｎＰクラッド層である。

【０００３】製造工程について説明すると、まずＰ−Ｉ
ｎＰ基板１上にＰ−ＩｎＰクラッド層２(Ｐ≒１×１０
¹⁸ｃｍ^-3,１.５μｍ)、活性層３(０.１μｍ)、ｎ−Ｉｎ
Ｐクラッド層８(ｎ≒１×１０¹⁸ｃｍ^-3,２.０μｍ)を順
次、ＭＯＣＶＤ法を用いて成長させる(図１４(ａ))。次
にウエハ表面にＳｉＯ₂膜をスパッタで成膜し、写真製
版技術を用いてＳｉＯ₂ストライプ膜５(幅２.０μｍ)を
形成する(図１４(ｂ))。

【０００４】そしてＳｉＯ₂ストライプ膜５をマスクと
してドライエッチング技術を用いて、ｎ−ＩｎＰクラッ
ド層８を１.８μｍエッチングした後、ＳｉＯ₂ストライ
プ膜５をＨＦ溶液を用いて除去する。次に表面にスパッ
タでＳｉＯ₂膜７を成膜した後、写真製版技術を用いて
リッジ部上部のみｎ−ＩｎＰクラッド層８を露出させる
(図１１(ｃ))。最後にＣｒ／ＡｕおよびＴｉ／Ｐｔ／Ａ
ｕをそれぞれＰ型、ｎ型電極(共に図示せず)として形成
する。

【０００５】次に、レーザ機能について説明する。光の
閉じ込めは、活性層３からクラッド層にしみ出す光が、
リッジ部下部よりリッジ部両側の方が少ないことを利用
している。従ってリッジ部両側のｎ−ＩｎＰクラッド層
８の残し厚が重要で、光のモード安定のためには、残し
厚は０.２μｍ程度、必要となる。

【０００６】電流の閉じ込めは、リッジ部上部に形成さ
れた電極(図示せず)からリッジ部の幅に広がった電流を
活性層３に注入して行う。しかしリッジ部両側の残し厚
部分に電流が広がり(図２(ａ)参照)、レーザ発振に寄与
しない電流成分が増加し、しきい値電流の増加やスロー
プ効率の低下がおこり、レーザ初期特性が悪くなる。図
１５に図１４の構造の半導体レ−ザ(ＬＤ)の電流の広が
りの計算例を示す。横軸がリッジ部側面からの距離Ｌ、
縦軸が電流密度を示す。これから、リッジ部外側(片側)
に２μｍ程度、電流が広がっていることがわかる。

【０００７】

【発明が解決しようとする課題】以上のように、従来の
リッジ型半導体レーザでは、リッジ部両側の残し厚部分
に電流が広がり、レーザ発振に寄与しない電流成分が増
加し、しきい値電流の増加やスロープ効率の低下がおこ
り、レーザ初期特性が悪くなる等の問題点があった。

【０００８】この発明は上記のような課題を解決するた
めになされたもので、電流閉じ込めと、光閉じ込めを別
々に制御でき、かつ低しきい値化、高効率化が可能なリ
ッジ型半導体レーザおよびその製造方法を提供すること
を目的とする。

【０００９】

【課題を解決するための手段】上記の目的に鑑み、この
発明の第１の発明は、基板上にクラッド層、活性層およ
びリッジ型層が順次積層され、上記リッジ型層がリッジ
部を形成する導電領域とこれの両側の高抵抗領域からな
ることを特徴とするリッジ型半導体レーザにある。

【００１０】この発明の第２の発明は、上記基板がＰ−
ＩｎＰ基板からなり、上記高抵抗領域がＦｅ−ＩｎＰ層
からなり、上記導電領域がｎ−ＩｎＰ層からなることを
特徴とする請求項１に記載のリッジ型半導体レーザにあ
る。

【００１１】この発明の第３の発明は、上記基板がｎ−
ＩｎＰ基板からなり、上記高抵抗領域がＴｉ−ＩｎＰ層
からなり、上記導電領域がＰ−ＩｎＰ層からなることを
特徴とする請求項１に記載のリッジ型半導体レーザにあ
る。

【００１２】この発明の第４の発明は、基板上にクラッ
ド層、活性層を順次成長させる工程と、上記活性層上に
リッジ部を構成する導電領域とこの導電領域の両側の高
抵抗領域からなるリッジ型層を形成する工程と、からな
ることを特徴とするリッジ型半導体レーザの製造方法に
ある。

【００１３】この発明の第５の発明は、上記リッジ型層
を形成する工程が、上記活性層上に高抵抗層を形成する
ステップと、この高抵抗層に不純物の拡散およびイオン
注入のいずれかを施して所望の幅の導電領域を形成する
ステップと、上記導電領域の両側の高抵抗領域を所望の
厚みに削るステップと、からなることを特徴とする請求
項４に記載のリッジ型半導体レーザの製造方法にある。

【００１４】この発明の第６の発明は、上記基板がＰ−
ＩｎＰ基板からなり、上記高抵抗層としてＦｅ−ＩｎＰ
層を形成し、これに上記活性層の手前までのＳｉの拡散
およびイオン注入のいずれかを施して導電領域を形成す
ることを特徴とする請求項５に記載のリッジ型半導体レ
ーザの製造方法にある。

【００１５】この発明の第７の発明は、上記基板がｎ−
ＩｎＰ基板からなり、上記高抵抗層としてＴｉ−ＩｎＰ
層を形成し、これに上記活性層の手前までのＺｎの拡散
およびイオン注入のいずれかを施して導電領域を形成す
ることを特徴とする請求項５に記載のリッジ型半導体レ
ーザの製造方法にある。

【００１６】この発明の第８の発明は、上記基板の導電
型にかかわらず、上記高抵抗層として低温成長させたア
ンドープＡｌＩｎＡｓ層を形成し、これに上記活性層の
手前までの不純物の拡散およびイオン注入のいずれかを
施して導電領域を形成することを特徴とする請求項５に
記載のリッジ型半導体レーザの製造方法にある。

【００１７】この発明の第９の発明は、上記リッジ型層
を形成する工程が、上記活性層上に所望の厚みの高抵抗
層を形成するステップと、この高抵抗層に不純物の拡散
およびイオン注入のいずれかを施して所望の幅の導電領
域を形成するステップと、この導電領域を成長させるス
テップと、からなることを特徴とする請求項４に記載の
リッジ型半導体レーザの製造方法にある。

【００１８】この発明の第１０の発明は、上記基板がＰ
−ＩｎＰ基板からなり、上記高抵抗層としてＦｅ−Ｉｎ
Ｐ層を形成し、これに上記活性層の手前までのＳｉの拡
散およびイオン注入のいずれかを施して導電領域を形成
し、上記導電領域成長ステップにおいて、上記導電領域
を含む上記高抵抗層上にｎ−ＩｎＰ層を成長させ、その
後、このｎ−ＩｎＰ層の上記導電領域の両側の部分を除
去することを特徴とする請求項９に記載のリッジ型半導
体レーザの製造方法にある。

【００１９】この発明の第１１の発明は、上記導電領域
成長ステップにおいて、上記高抵抗層の導電領域以外の
部分をマスクし、上記導電領域を選択成長させることを
特徴とする請求項９に記載のリッジ型半導体レーザの製
造方法にある。

【００２０】この発明の第１２の発明は、上記基板がＰ
−ＩｎＰ基板からなり、上記高抵抗層としてＦｅ−Ｉｎ
Ｐ層を形成し、これに上記活性層の手前までのＳｉの拡
散およびイオン注入のいずれかを施して導電領域を形成
し、上記導電領域成長ステップにおいて、上記導電領域
以外の部分をマスクして導電領域を選択成長させたこと
を特徴とする請求項１１に記載のリッジ型半導体レーザ
の製造方法。

【００２１】この発明の第１３の発明は、上記基板がｎ
−ＩｎＰ基板からなり、上記高抵抗層として低温成長さ
せたアンドープＡｌＩｎＡｓ層およびその表面にアンド
ープＩｎＰ膜を連続して形成し、これに上記活性層の手
前までのＺｎの拡散およびイオン注入のいずれかを施し
て導電領域を形成し、上記導電領域成長ステップにおい
て、上記導電領域以外の部分をマスクして導電領域を選
択成長させたことを特徴とする請求項１１に記載のリッ
ジ型半導体レーザの製造方法。

【００２２】この発明の第１４の発明は、上記リッジ型
層を形成する工程が、上記活性層上に薄い導電膜を形成
するステップと、上記導電膜上に所望の厚みの高抵抗層
を形成するステップと、この高抵抗層に不純物の拡散お
よびイオン注入のいずれかを施して所望の幅の導電領域
を形成するステップと、この導電領域を成長させるステ
ップと、からなることを特徴とする請求項４に記載のリ
ッジ型半導体レーザの製造方法にある。

【００２３】この発明の第１５の発明は、上記基板がＰ
−ＩｎＰ基板からなり、上記導電膜としてｎ−ＩｎＰク
ラッド膜を形成し、上記高抵抗層としてＦｅ−ＩｎＰ層
を形成し、これに上記高抵抗層へのＳｉの拡散およびイ
オン注入のいずれかを施して導電領域を形成することを
特徴とする請求項１４に記載のリッジ型半導体レーザの
製造方法にある。

【００２４】この発明の第１６の発明は、上記導電領域
成長ステップにおいて、上記導電領域を含む上記高抵抗
層上にｎ−ＩｎＰ層を成長させ、その後、このｎ−Ｉｎ
Ｐ層の上記導電領域の両側の部分を除去することを特徴
とする請求項１５に記載のリッジ型半導体レーザの製造
方法にある。

【００２５】この発明の第１７の発明は、上記導電領域
成長ステップにおいて、上記導電領域以外の部分をマス
クして導電領域を選択成長させたことを特徴とする請求
項１５に記載のリッジ型半導体レーザの製造方法にあ
る。

【００２６】この発明の第１８の発明は、上記リッジ型
層を形成する工程が、上記活性層上に導電層を形成する
ステップと、所望の幅のリッジ部を形成するように上記
導電層の両側を削り、かつ所望の厚みになるように削る
ステップと、この導電層の両側の削られた部分に不純物
のイオン注入を施して高抵抗領域を形成するステップ
と、からなることを特徴とする請求項４に記載のリッジ
型半導体レーザの製造方法にある。

【００２７】この発明の第１９の発明は、上記基板がｎ
−ＩｎＰ基板からなり、上記導電層形成ステップにおい
て所望の厚みのＰ−ＡｌＩｎＡｓクラッド層およびＰ−
ＩｎＰクラッド層を積層して形成し、上記リッジ部両側
を削るステップにおいて上記Ｐ−ＩｎＰクラッド層の部
分を削り、上記高抵抗領域形成ステップにおいて上記Ｐ
−ＡｌＩｎＡｓクラッド層に酸素をイオン注入すること
を特徴とする請求項１８に記載のリッジ型半導体レーザ
の製造方法にある。

【００２８】この発明の第２０の発明は、上記基板がｎ
−ＩｎＰ基板からなり、上記導電層形成ステップにおい
てＰ−ＩｎＰクラッド層を形成し、上記リッジ部両側を
削るステップにおいて上記Ｐ−ＩｎＰクラッド層を所望
の厚みに削り、上記高抵抗領域形成ステップにおいて上
記Ｐ−ＩｎＰクラッド層にプロトンをイオン注入するこ
とを特徴とする請求項１８に記載のリッジ型半導体レー
ザの製造方法にある。

【００２９】

【発明の実施の形態】以下、各実施の形態に従って説明
する。実施の形態１．図１はこの発明の一実施の形態によるリ
ッジ型半導体レーザの断面構造とそのプロセスフローを
示す図である。図において、１は(００１)Ｐ−ＩｎＰ基
板、２はＰ−ＩｎＰクラッド層、３は活性層、４はＦｅ
−ＩｎＰ層、５および７はＳｉＯ₂膜、６はｎ−ＩｎＰ
層である。なお、Ｆｅ−ＩｎＰ層４とｎ−ＩｎＰ層６が
リッジ型層を構成し、Ｆｅ−ＩｎＰ層４が高抵抗領域、
ｎ−ＩｎＰ層６が導電領域となる。

【００３０】製造工程に従って説明すると、まず(００
１)Ｐ−ＩｎＰ基板１上にＭＯＣＶＤ法を用いて、Ｐ−
ＩｎＰクラッド層２(１.５μｍ，１×１０¹⁸ｃｍ^-3)、
活性層３(０.１μｍ)、Ｆｅ−ＩｎＰ層４(２μｍ，Ｆｅ
濃度４×１０¹⁶ｃｍ^-3)を順次成長させる(図１(ａ))。
次に、表面にスパッタを用いてＳｉＯ₂膜５を成膜し、
写真製版技術を用いて幅２μｍの窓をあける(図１
(ｂ))。窓をあける方向は(１１０)または(１１バー０)
のどちらでもよい。

【００３１】次に、Ｓｉの拡散またはイオン注入を行い
窓領域をｎ−ＩｎＰ層６(１×１０¹ ⁸ｃｍ^-3)にする(図
１(ｃ))。この時、Ｓｉは活性層３に取り込まれないよ
うにＳｉのプロファイルを制御する。次にＳｉＯ₂膜５
を除去した後、再びＳｉＯ₂膜(図示せず)を成膜し、ｎ
−ＩｎＰ層６上のみＳｉＯ₂膜を残し、両側のＦｅ−Ｉ
ｎＰ層４のみをドライエッチングでエッチングしてＦｅ
−ＩｎＰ層厚を０.２μｍ残す。

【００３２】次に、再びＳｉＯ₂膜を除去し、もう一
度、表面全面にＳｉＯ₂膜を成膜し、今度はｎ−ＩｎＰ
層６上のＳｉＯ₂膜のみ、写真製版技術を用いて除去し
て図１(ｄ)に示すＳｉＯ₂膜７を有する構造を得る。そ
して表面にｎ型電極Ｔｉ／Ｐｔ／Ａｕ、裏面にＰｎ電極
Ｃｒ／Ａｕ(共に図示せず)を形成する。

【００３３】次に、このレーザの動作原理について説明
する。Ｆｅ−ＩｎＰ層４は電子に対しては高抵抗層とし
てはたらく。従ってｎ型電極から注入された電子は図２
(ｂ)に示すようにｎ−ＩｎＰ層６のみに流れ、従来の図
２(ａ)のように広がらず、効率良く活性層３に、電子が
注入される。一方、光の閉じ込めは、リッジ部両側に、
Ｆｅ−ＩｎＰ層４が０.２μｍ残しているため、従来例
と同様に行うことができる。

【００３４】光の閉じ込めに関してもう少し詳しく述べ
ると、リッジ導波路ＬＤでは、リッジサイド部の上クラ
ッド層(Ｆｅ−ＩｎＰ層４)をリッジ部よりも薄くするこ
とで低屈折率性の効果を与え、横モードを閉じ込める。
よって横方向の実効屈折率差△ｎ_effは、リッジサイド
部の上クラッド残し厚によって決まる。

【００３５】図３(ａ)に上クラッド層残し厚と横方向の
実効屈折率差△ｎ_effの関係を、図３(ｂ)に上クラッド
層残し厚と横高次モードをカットオフするリッジ幅との
関係を示す。

【００３６】長波リッジＬＤの高次モードカットオフ条
件を計算により求めた、設計においては、屈折率導波型
にすることや、空間的ホールバーニングの抑制、光の閉
じ込め不足によるしきい値電流密度の上昇、微分効率の
劣化を防ぐといった要請により、横方向の実効屈折率差
△ｎ_effはあまり小さくできない（△ｎ_eff＞０.００
５）。よって上クラッド残し厚＜０.３μｍ、リッジ幅
＜３.５μｍが目標となる。

【００３７】以上のように、Ｆｅ−ＩｎＰ層４がリッジ
部両側にあるため、リッジ部の幅(ｎ−ＩｎＰ層６の幅)
とＦｅ−ＩｎＰ層４の厚みを独立に制御することにより
電流閉じ込めと光閉じ込めを別に制御することができ、
低しきい値化や高効率化が可能となり、優れた特性のリ
ッジ型半導体レーザが得られる。

【００３８】実施の形態２．実施の形態１では、Ｐ型基
板を用いた例について示した。ｎ型基板を用いた場合に
は、単純に他の層をＰ／ｎ反転すれば良いというわけで
はない。なぜなら先に述べたようにホールに対してはＦ
ｅ−ＩｎＰ層は高抵抗層にはならず、図２(ａ)のように
電流は広がってしまう。そこでこの実施の形態では、ｎ
型基板を用いた例について示す。基本的なプロセスは実
施の形態１と同じである。

【００３９】図４はこの実施の形態によるリッジ型半導
体レーザの断面構造とそのプロセスフローを示す図であ
る。図において、１０はｎ−ＩｎＰ基板、１１はｎ−Ｉ
ｎＰクラッド層、３は活性層、１２はＴｉ−ＩｎＰ層、
５はＳｉＯ₂膜、１３はＰ−ＩｎＰ層である。なお、Ｔ
ｉ−ＩｎＰ層１２とＰ−ＩｎＰ層１３がリッジ型層を形
成し、Ｔｉ−ＩｎＰ層１２が高抵抗領域、Ｐ−ＩｎＰ層
１３が導電領域となる。

【００４０】製造工程に従って説明すると、まずｎ−Ｉ
ｎＰ基板１０上にｎ−ＩｎＰクラッド層１１(１×１０
¹⁸ｃｍ^-3，１.５μｍ)、活性層３(０.１μｍ)、Ｔｉ−
ＩｎＰ層１２(２μｍ，Ｔｉ濃度１×１０¹⁷ｃｍ^-3)を順
次ＭＯＣＶＤ法を用いて成長させる(図４(ａ))。表面に
ＳｉＯ₂膜を成膜し、写真製版技術を用いて図４(ｂ)の
ようなＳｉＯ₂膜５のストライプを形成する。Ｚｎをイ
オン注入もしくは拡散により、Ｔｉ−ＩｎＰ層１２を部
分的にＰ−ＩｎＰ層１３にする(図４(ｃ))。次に、実施
の形態１と同じ写真製版技術とドライエッチング技術を
用いて図４(ｄ))のリッジ型半導体レーザを作製する。

【００４１】動作原理について説明すると、Ｔｉ−Ｉｎ
Ｐ層１２は、ホールに対して高抵抗層として機能する。
したがって、表面のＰ型電極から注入されたホールは、
リッジ部両側に広がることなく図２(ｂ)のように効率良
く活性層３に注入される。光の閉じ込めはＴｉ−ＩｎＰ
層１２の残し厚で行う。以上のことにより、図４(ｄ)に
示すリッジ型半導体レーザは、低しきい値、電流高効率
で動作する。

【００４２】実施の形態３．上記実施の形態１、２では
ＩｎＰを高抵抗化するために、Ｆｅ，Ｔｉという遷移金
属をドーピングしてその不純物が形成する深いトラップ
準位を利用している。このため、注入するキャリア(電
子、ホール)によって高抵抗にするための不純物を変更
する必要がある。

【００４３】そこでこの実施の形態では、注入するキャ
リアに依存せず、すなわち使用する基板に関係なく適用
できる高抵抗層を用いる。この高抵抗層としてＭＯＣＶ
Ｄ法を用いて低温成長(５００℃)させたアンドープＡｌ
ＩｎＡｓ層を用いる。高抵抗化の原理はドナーとアクセ
プタ不純物量が、ほぼ等しいためにフェルミレベルが、
バンドギャップ中央付近にきているためである。従っ
て、ホールおよび電子のどちらに対しても高抵抗層とし
て機能する。

【００４４】図５はこの実施の形態によるリッジ型半導
体レーザの断面構造とそのプロセスフローを示す図であ
る。図において、１０はｎ−ＩｎＰ基板、２０はｎ−Ａ
ｌＩｎＡｓクラッド層、３は活性層、２１はアンドープ
ＡｌＩｎＡｓ層、５はＳｉＯ₂膜、２２はＰ−ＡｌＩｎ
Ａｓ層である。なお、アンドープＡｌＩｎＡｓ層２１と
Ｐ−ＡｌＩｎＡｓ層２２がリッジ型層を形成し、アンド
ープＡｌＩｎＡｓ層２１が高抵抗領域、Ｐ−ＡｌＩｎＡ
ｓ層２２が導電領域となる。

【００４５】製造工程に従って説明すると、まずｎ−Ｉ
ｎＰ基板１０上にｎ−ＡｌＩｎＡｓクラッド層２０(１
×１０¹⁸ｃｍ^-3，１.５μｍ)、活性層３(０.１μｍ)、
まで成長温度６５０℃で成長させ、アンドープＡｌＩｎ
Ａｓ層２１(２.０μｍ)を成長温度５００℃でＭＯＣＶ
Ｄ法を用いて、順次成長させる(図５(ａ))。表面にＳｉ
Ｏ₂膜をスパッタで成膜した後、写真製版技術を用いて
図５(ｂ)のようなＳｉＯ₂膜５のストライプを形成す
る。

【００４６】次に、Ｚｎを活性層３までイオン注入また
は拡散して図５(ｃ)のようにＰ−ＡｌＩｎＡｓ層２２
(１×１０¹⁸ｃｍ^-3)を形成する。ドライエッチング技術
を用いてアンドープＡｌＩｎＡｓ層２１をエッチング
し、図５(ｄ)のようにアンドープＡｌＩｎＡｓ層２１を
０.２μｍ残す。

【００４７】これにより、ホールに対してアンドープＡ
ｌＩｎＡｓ層２１は高抵抗層として機能するので、図２
(ｂ)に示すように効率よく電流注入ができて特性のすぐ
れたリッジ型半導体レーザが得られる。なお、このレー
ザ構造の場合、Ｐ−ＩｎＰ基板を用いる場合には、単純
にアンドープＡｌＩｎＡｓ層２１と活性層３を除く層の
導電型を反転させるだけでよい。

【００４８】実施の形態４．実施の形態１〜３では、表
面から活性層までの約２μｍを不純物の拡散または注入
により、電流が流れる導電領域(リッジ部分)を形成して
いた。この場合、活性層直前で不純物を止めるのは、制
御性の面で安定性に欠ける。そこで拡散または注入する
深さを浅くすることにより、不純物プロファイルの再現
性を向上する例について以下に示す。なお、以下に示す
実施の形態は実施の形態１の変形例であるが、実施の形
態２、３の変形についても同様な技術を用いれば、同じ
効果が得られる。

【００４９】図６はこの実施の形態によるリッジ型半導
体レーザの断面構造とそのプロセスフローを示す図であ
る。図において、図１と同一符号で示す部分は同一また
は相当部分を示す。

【００５０】製造工程に従って説明すると、Ｐ−ＩｎＰ
基板１上にＰ−ＩｎＰ層２(１×１０¹⁸ｃｍ^-3、膜厚１.
５μｍ)、活性層３(０.１μｍ)、Ｆｅ−ＩｎＰ層４(Ｆ
ｅ濃度４×１０¹⁶ｃｍ^-3、膜厚０.２μｍ)を順次ＭＯＣ
ＶＤ法を用いて成長させる(図６(ａ))。表面に、スパッ
タによりＳｉＯ₂膜を成膜し、写真製版技術により図６
(ｂ)のようなＳｉＯ₂膜５のストライプを形成する。次
にＳｉをイオン注入または拡散してｎ−ＩｎＰ層６(１
×１０¹⁸ｃｍ^-3)を形成する(図６(ｃ))。

【００５１】次に、ＳｉＯ₂膜５をＨＦ溶液で除去した
後、ｎ−ＩｎＰ層９(１×１０¹⁸ｃｍ^-3)を１.８μｍ成
長させる(図６(ｄ))。そして図６(ｃ)でＳｉを拡散した
領域の上部のみＳｉＯ₂膜(図示せず)を形成して、ドラ
イエッチング技術を用いてＦｅ−ＩｎＰ層４のところ
(Ｆｅ−ＩｎＰ層４の残し厚０.２μｍ)までエッチング
後、ＳｉＯ₂膜を除去する(図６(ｅ))。

【００５２】実施の形態５．上記実施の形態１〜４で
は、ドライエッチング技術を用いてリッジ部を形成して
いたが、この実施の形態では、拡散用ＳｉＯ₂膜５のス
トライプを利用して選択成長技術を用いてリッジ型半導
体レーザを形成する。

【００５３】次に製造工程に従って説明すると、まず図
６(ａ)〜(ｃ)までの工程を施した後、ＳｉＯ₂膜５のス
トライプを除去せずにｎ−ＩｎＰ層９(１×１０¹⁸ｃｍ
^-3，１.８μｍ)を成長させる。ＳｉＯ₂膜５のストライ
プの窓あきの方向が(１１バー０)方向の場合は図７
(ａ)、(１１０)方向の場合は図７(ｂ)のようなリッジ形
状が得られる。また、(１)ストライプ方向を(１１０)方
向から４５°傾いた方向にする、(２)(１１バー０)や
(１１０)方向でも成長条件を選択することにより図６
(ｅ)の構造を形成できる。

【００５４】この実施の形態では、ドライエッチングや
そのマスクパターンプロセスが省略できるためプロセス
の簡略化ができる。また、Ｆｅ−ＩｎＰ層４の残し厚
は、図６(ａ)における成長時のＦｅ−ＩｎＰ層４の膜厚
に自動的に決まるため、設計通りのデバイス構造ができ
る。ｎ−ＩｎＰ基板を用いた場合は、Ｆｅ−ＩｎＰ層部
分をＴｉ−ＩｎＰ層にし、この実施の形態の導電型を反
転させた構造になる。

【００５５】実施の形態６．次に実施の形態５の選択成
長させるものにおいて、基板がｎ−ＩｎＰ基板の場合を
図８に従って説明する。

【００５６】まず、ｎ−ＩｎＰ基板１０上に、ｎ−Ａｌ
ＩｎＡｓクラッド層２０(１.５μｍ，１×１０¹⁸ｃ
ｍ^-3)、活性層３、低温成長アンドープＡｌＩｎＡｓ高
抵抗層２１(０.２μｍ)を順次ＭＯＣＶＤ法を用いて成
長させる。表面にＳｉＯ₂膜を成膜し写真製版技術を用
いて図８(ａ)のようなＳｉＯ₂膜５のストライプを形成
する。次に、Ｚｎをイオン注入または拡散によりＰ−Ａ
ｌＩｎＡｓ層２２(１×１０¹ ⁸ｃｍ^-3)を形成する(図８
(ｂ))。ＳｉＯ₂膜５を除去せず、Ｐ−ＩｎＰ層９ａ(１.
８μｍ，１×１０¹⁸ｃｍ^-3)をＭＯＣＶＤ法で成長させ
る。ＳｉＯ₂膜５のストライプの方向が（１１バー０)方
向の場合は図８(ｃ)、(１１０)方向の場合は図８(ｄ)の
ようなリッジ型半導体レーザとなる。

【００５７】又、ＡｌＩｎＡｓ層は空気にふれると、表
面が酸化しやすく、その表面にＩｎＰ層を成長するのは
難しい。そこで、アンドープＡｌＩｎＡｓ層２１形成後
に連続してアンドープＩｎＰ膜(特に図示せず)を１００
Å程度成長させる。このアンドープＩｎＰ層形成するこ
とにより、図８(ｃ)または図８(ｄ)に示すようなＰ−Ｉ
ｎＰ層９ａを成長しても、Ｐ−ＩｎＰ層９ａの結晶性を
悪くすることなく成長させることができる。

【００５８】実施の形態７．上記実施の形態４〜６まで
は、活性層への不純物拡散を制御するために、拡散する
層厚をうすくした。この実施の形態ではさらに、活性層
への不純物拡散抑制のために、活性層と高抵抗層の間に
導電層を薄く挿入することを特徴とする。

【００５９】図９および図１０は、この実施の形態によ
るリッジ型半導体レーザの断面構造とそのプロセスフロ
ーを示す図である。図において、上記実施の形態と同一
符号で示した部分は同一もしくは相当部分を示す。３０
はｎ−ＩｎＰクラッド膜(導電膜)である。

【００６０】製造工程に従って説明すると、Ｐ−ＩｎＰ
基板１上に、Ｐ−ＩｎＰクラッド層２(１×１０¹⁸ｃｍ
^-3、１.５μｍ)、活性層３(０.１μｍ)、ｎ−ＩｎＰク
ラッド膜３０(１×１０¹⁸ｃｍ^-3、５００Å)、Ｆｅ−Ｉ
ｎＰ層４(０.２μｍ)を順次ＭＯＣＶＤ法を用いて成長
させる(図９(ａ))。ＳｉＯ₂膜を成膜したのち、写真製
版技術を用いて(１１０)または（１１バー０)方向にＳ
ｉＯ₂膜５のストライプを形成する(図９(ｂ))。次に、
Ｓｉをイオン注入または拡散によりｎ−ＩｎＰ層６を形
成する(図９(ｃ))。この時のＳｉの不純物プロファイル
の先端は、ｎ−ＩｎＰクラッド膜３０内のどこにあって
もよく、活性層３への不純物拡散がさらに抑制される。

【００６１】次に、ＳｉＯ₂膜５のストライプを除去
後、ＭＯＣＶＤ法でｎ−ＩｎＰ層９(１×１０¹⁸ｃ
ｍ^-3，１.８μｍ)を成長させ(図８(ｄ))、ドライエッチ
ングおよび写真製版技術を用いて図１０(ａ)に示すリッ
ジ型半導体レーザを形成する。一方、選択成長を用いる
場合には、図９(ｃ)の工程後、ＭＯＣＶＤ法を用いてｎ
−ＩｎＰ層９を選択成長させて図１０(ｂ)の構造を得
る。

【００６２】以上のようにすることによりこの実施の形
態では、活性層への不純物拡散がさらに抑制されるた
め、より特性のすぐれたリッジ型半導体レーザが得られ
る。

【００６３】実施の形態８．上記各実施の形態では、結
晶成長時に高抵抗層を成長させ、イオン注入または拡散
により導電層(領域)を形成してきたが、この実施の形態
では、レーザの特性劣化をさせないために、不純物をで
きるだけ活性層内に入れないために、逆に導電層を先に
成長させた後、リッジ両側を高抵抗化することを特徴と
する。

【００６４】図１１はこの実施の形態によるリッジ型半
導体レーザの断面構造とそのプロセスフローを示す図で
ある。図において、上記実施の形態と同一符号で示した
部分は同一もしくは相当部分を示す。３１はＰ−ＡｌＩ
ｎＡｓクラッド層である。

【００６５】製造工程に従って説明すると、ｎ−ＩｎＰ
基板１０上にｎ−ＡｌＩｎＡｓクラッドクラッド層２０
(１×１０¹⁸ｃｍ^-3，１.５μｍ)、活性層３(０.1μ
ｍ)、Ｐ−ＡｌＩｎＡｓクラッド層３１(５×１０¹⁷ｃｍ
^-3，０.２μｍ)、Ｐ−ＩｎＰクラッド層９ａ(１×１０
¹⁸ｃｍ^-3，１.８μｍ)を、ＭＯＣＶＤ法を用いて順次成
長させた後、表面にＳｉＯ₂膜を成膜し、写真製版技術
を用いて図１１(ａ)に示すようなＳｉＯ₂膜５のストラ
イプ(幅２.０μｍ)を形成する。

【００６６】ドライエッチング技術を用いて、ＳｉＯ₂
膜５のストライプ両側のＰ−ＩｎＰクラッド層９ａをエ
ッチングする(図１１(ｂ))。次に酸素をイオン注入し、
Ｐ−ＡｌＩｎＡｓクラッド層３１内に深いレベルを形成
してＰ−ＡｌＩｎＡｓクラッド層３１を高抵抗化し、Ａ
ｌＩｎＡｓ高抵抗層３２(高抵抗領域)を形成する。最後
にＳｉＯ₂膜５を除去する(図１１(ｃ))。酸素を注入す
る際に、図１１(ｃ)に示すように、酸素を活性層３直前
に止める必要はなく、活性層３やｎ−ＡｌＩｎＡｓクラ
ッド層２０まで注入してもかまわない。ただし、Ｐ−Ｉ
ｎＰクラッド層９ａの膜厚(１.８μｍ)以上に酸素を深
く注入すると、リッジ下部のＰ−ＡｌＩｎＡｓ層３１も
高抵抗化するので酸素注入の深さは最大１.８μｍであ
る。

【００６７】これにより、イオン注入する深さ制御は、
Ｐ−ＡｌＩｎＡｓクラッド層３１の厚み以上であれば良
く、プロセスのマージンは上記実施の形態より格段に向
上する。このようにこの実施の形態では、導電性のリッ
ジ型層を形成した後にこれの両側を高抵抗化することに
より電流の広がりを抑制し、しきい値(動作)電流の低い
レーザ特性が得られるようにした。

【００６８】実施の形態９．上記実施の形態８では、Ａ
ｌＩｎＡｓ系の場合について述べたが、この実施の形態
では、ＩｎＰ系の場合について示す。ＩｎＰに酸素をド
ーピングしても高抵抗にはならず、またＦｅやＴｉをド
ーピングしてもＩｎＰのバックグランドのキャリア濃度
が１×１０¹⁷ｃｍ^-3を越えると、ＩｎＰを高抵抗化する
のは困難である。従ってＩｎＰ系の場合には、プロトン
注入で高抵抗化を行う。

【００６９】図１２はこの実施の形態によるリッジ型半
導体レーザの断面構造とそのプロセスフローを示す図で
ある。図において、上記実施の形態と同一符号で示した
部分は同一もしくは相当部分を示す。３３は高抵抗層
(高抵抗領域)である。

【００７０】製造工程に従って説明すると、ｎ−ＩｎＰ
基板１０上にｎ−ＩｎＰクラッド層１１(１×１０¹⁸ｃ
ｍ^-3，１.５μｍ)、活性層３(０.1μｍ)、Ｐ−ＩｎＰク
ラッド層９ａ(１×１０¹⁸ｃｍ^-3，２.０μｍ)をＭＯＣ
ＶＤ法を用いて順次成長させる。ＳｉＯ₂膜を成膜し、
写真製版技術を用いて、ＳｉＯ₂膜５のストライプを形
成する(図１２(ａ))。ドライエッチング技術を用いてＳ
ｉＯ₂膜５の両側のＰ−ＩｎＰ層９ａをエッチングして
Ｐ−ＩｎＰ層９ａを０.２μｍ残したところでエッチン
グを止める（図１２(ｂ))。

【００７１】次に、プロトン注入を行い、ＳｉＯ₂膜５
のストライプを除去する(図１２(ｃ))。プロトン注入は
活性層３直前に止める必要はなく、ｎ−ＩｎＰクラッド
層１１まで達してもかまわない。プロトン注入された領
域３３は高抵抗層になる。

【００７２】以上のようにすることにより、ＩｎＰ系の
場合でも、プロトン注入する深さ制御は、Ｐ−ＩｎＰク
ラッド層９ａの厚み以上であれば良く、プロセスのマー
ジンはより格段に向上し、特性のすぐれたリッジ型半導
体レーザが製造できる。

【００７３】なお、上記各実施の形態のＡｌＩｎＡｓ層
は、レーザの特性をそこなわない範囲でＡｌＧａＩｎＡ
ｓ層にしてもよい。また、この発明は上記の実施の形態
に限定されず、上記実施の形態の可能な組み合わせも含
む。

【００７４】さらに、リッジ型長波長半導体レーザにつ
いて説明したが、短波長帯のリッジ型半導体レーザつい
ても同様にリッジ両側を高抵抗にすることにより、すぐ
れた特性のデバイスが得られる。また、選択成長を用い
て半導体レーザを製造する場合を除いて、実施例ではリ
ッジの幅と電流が流れる幅は同じである。

【００７５】また、図１３(ａ)に示すように高抵抗層４
０が導電層４１の内側まである場合や、図１３(ｂ)に示
すように導電層４１の幅が多少リッジ幅より広くなって
もその効果が失われることはない。また、ｎ型不純物と
して、Ｓｉ、Ｐ型不純物としてＺｎを用いて説明した
が、その他の不純物で、それぞれの導電型を示すものが
あれば、それを用いても上記実施の形態と同様の効果が
得られる。

【００７６】

【発明の効果】上記のように、この発明の第１の発明で
は、基板上にクラッド層、活性層およびリッジ型層が順
次積層され、上記リッジ型層がリッジ部を形成する導電
領域とこれの両側の高抵抗領域からなる半導体レーザと
したので、リッジ部の電流が両側に広がらず、効率良く
活性層に電子が注入され、また高抵抗領域がリッジ部す
なわち導電領域の両側にあるため、導電領域の幅と高抵
抗領域の厚みを独立に制御できることから電流閉じ込め
と光閉じ込めを別々に制御することができ、低しきい値
化および高効率化が可能なリッジ型半導体レーザを提供
できる等の効果が得られる。

【００７７】この発明の第２の発明では、上記基板がＰ
−ＩｎＰ基板からなり、上記高抵抗領域がＦｅ−ＩｎＰ
層からなり、上記導電領域がｎ−ＩｎＰ層からなるよう
にしたことにより、第１の発明をＰ−ＩｎＰ基板で実現
したリッジ型半導体レーザを提供できる等の効果が得ら
れる。

【００７８】この発明の第３の発明では、上記基板がｎ
−ＩｎＰ基板からなり、上記高抵抗領域がＴｉ−ＩｎＰ
層からなり、上記導電領域がＰ−ＩｎＰ層からなるよう
にしたことにより、第１の発明をｎ−ＩｎＰ基板で実現
したリッジ型半導体レーザを提供できる等の効果が得ら
れる。

【００７９】この発明の第４の発明では、基板上にクラ
ッド層、活性層を順次成長させる工程と、上記活性層上
にリッジ部を構成する導電領域とこの導電領域の両側の
高抵抗領域からなるリッジ型層を形成する工程によりリ
ッジ型半導体レーザを製造したので、リッジ部の電流が
両側に広がらず、効率良く活性層に電子が注入され、ま
た高抵抗領域がリッジ部すなわち導電領域の両側にある
ため、導電領域の幅と高抵抗領域の厚みを独立に制御で
きることから電流閉じ込めと光閉じ込めを別々に制御す
ることができ、低しきい値化および高効率化が可能な半
導体レーザの製造方法を提供できる等の効果が得られ
る。

【００８０】この発明の第５の発明では、上記リッジ型
層を形成する工程が、上記活性層上に高抵抗層を形成す
るステップと、この高抵抗層に不純物の拡散およびイオ
ン注入のいずれかを施して所望の幅の導電領域を形成す
るステップと、上記導電領域の両側の高抵抗領域を所望
の厚みに削るステップからなるので、リッジ部の電流が
両側に広がらず、効率良く活性層に電子が注入され、ま
た高抵抗領域がリッジ部すなわち導電領域の両側にある
ため、導電領域の幅と高抵抗領域の厚みを独立に制御で
きることから電流閉じ込めと光閉じ込めを別々に制御す
ることができ、低しきい値化および高効率化が可能な半
導体レーザの製造方法を提供できる等の効果が得られ
る。

【００８１】この発明の第６の発明では、上記基板がＰ
−ＩｎＰ基板からなり、上記高抵抗層としてＦｅ−Ｉｎ
Ｐ層を形成し、これに上記活性層の手前までのＳｉの拡
散およびイオン注入のいずれかを施して導電領域を形成
するようにしたので、第５の発明をＰ−ＩｎＰ基板で実
現可能な製造方法を提供できる等の効果が得られる。

【００８２】この発明の第７の発明では、上記基板がｎ
−ＩｎＰ基板からなり、上記高抵抗層としてＴｉ−Ｉｎ
Ｐ層を形成し、これに上記活性層の手前までのＺｎの拡
散およびイオン注入のいずれかを施して導電領域を形成
するようにしたので、第５の発明をｎ−ＩｎＰ基板で実
現可能な製造方法を提供できる等の効果が得られる。

【００８３】この発明の第８の発明では、上記基板の導
電型にかかわらず、上記高抵抗層として低温成長させた
アンドープＡｌＩｎＡｓ層を形成し、これに上記活性層
の手前までの不純物の拡散およびイオン注入のいずれか
を施して導電領域を形成するようにしたので、第５の発
明を基板の導電型に無関係に実現可能な製造方法を提供
できる等の効果が得られる。

【００８４】この発明の第９の発明では、上記リッジ型
層を形成する工程が、上記活性層上に所望の厚みの高抵
抗層を形成するステップと、この高抵抗層に不純物の拡
散およびイオン注入のいずれかを施して所望の幅の導電
領域を形成するステップと、この導電領域を成長させる
ステップと、からなるようにしたので、不純物の拡散ま
たは注入する深さを浅くすることにより、不純物プロフ
ァイルの再現性を向上させ、歩留まりを低減させかつ製
造精度の高い半導体レーザを製造できる製造方法を提供
できる等の効果が得られる。

【００８５】この発明の第１０の発明では、上記基板が
Ｐ−ＩｎＰ基板からなり、上記高抵抗層としてＦｅ−Ｉ
ｎＰ層を形成し、これに上記活性層の手前までのＳｉの
拡散およびイオン注入のいずれかを施して導電領域を形
成し、上記導電領域成長ステップにおいて、上記導電領
域を含む上記高抵抗層上にｎ−ＩｎＰ層を成長させ、そ
の後、このｎ−ＩｎＰ層の上記導電領域の両側の部分を
除去するようにしたので、第９の発明をＰ−ＩｎＰ基板
で実現可能な製造方法を提供できる等の効果が得られ
る。

【００８６】この発明の第１１の発明では、上記導電領
域成長ステップにおいて、上記高抵抗層の導電領域以外
の部分をマスクし、上記導電領域を選択成長させるよう
にしたので、ドライエッチングやそのためのマスクパタ
ーンプロセスが省略できるためプロセスの簡略化がで
き、また高抵抗領域の残し厚はこれの成長時の膜厚で自
動的に決まるため設計通りのデバイス構造ができ、これ
によりさらにプロセスの簡略化と共に製造精度のより高
い半導体レーザを製造できる製造方法を提供できる等の
効果が得られる。

【００８７】この発明の第１２の発明では、上記基板が
Ｐ−ＩｎＰ基板からなり、上記高抵抗層としてＦｅ−Ｉ
ｎＰ層を形成し、これに上記活性層の手前までのＳｉの
拡散およびイオン注入のいずれかを施して導電領域を形
成し、上記導電領域成長ステップにおいて、上記導電領
域以外の部分をマスクして導電領域を選択成長させるよ
うにしたので、第１１の発明をＰ−ＩｎＰ基板で実現可
能な製造方法を提供できる等の効果が得られる。

【００８８】この発明の第１３の発明では、上記基板が
ｎ−ＩｎＰ基板からなり、上記高抵抗層として低温成長
させたアンドープＡｌＩｎＡｓ層およびその表面にアン
ドープＩｎＰ膜を連続して形成し、これに上記活性層の
手前までのＺｎの拡散およびイオン注入のいずれかを施
して導電領域を形成し、上記導電領域成長ステップにお
いて、上記導電領域以外の部分をマスクして導電領域を
選択成長させるようにしたので、第１１の発明をｎ−Ｉ
ｎＰ基板で実現可能な製造方法を提供できる等の効果が
得られる。

【００８９】この発明の第１４の発明では、上記リッジ
型層を形成する工程が、上記活性層上に薄い導電膜を形
成するステップと、上記導電膜上に所望の厚みの高抵抗
層を形成するステップと、この高抵抗層に不純物の拡散
およびイオン注入のいずれかを施して所望の幅の導電領
域を形成するステップと、この導電領域を成長させるス
テップと、からなるようにしたので、導電膜により活性
層への不純物拡散がさらに抑制されるため、より特性の
すぐれた半導体レーザを製造できる製造方法を提供でき
る等の効果が得られる。

【００９０】この発明の第１５の発明では、上記基板が
Ｐ−ＩｎＰ基板からなり、上記導電膜としてｎ−ＩｎＰ
クラッド膜を形成し、上記高抵抗層としてＦｅ−ＩｎＰ
層を形成し、これに上記高抵抗層へのＳｉの拡散および
イオン注入のいずれかを施して導電領域を形成するよう
にたので、第１４の発明をＰ−ＩｎＰ基板で実現可能な
製造方法を提供できる等の効果が得られる。

【００９１】この発明の第１６の発明では、上記導電領
域成長ステップにおいて、上記導電領域を含む上記高抵
抗層上にｎ−ＩｎＰ層を成長させ、その後、このｎ−Ｉ
ｎＰ層の上記導電領域の両側の部分を除去するようにし
たので、第１５の発明に第９の発明を加えた効果が得ら
れる製造方法を提供できる等の効果が得られる。

【００９２】この発明の第１７の発明では、上記導電領
域成長ステップにおいて、上記導電領域以外の部分をマ
スクして導電領域を選択成長させるようにしたので、第
１５の発明に第１１の発明を加えた効果が得られる製造
方法を提供できる等の効果が得られる。

【００９３】この発明の第１８の発明では、上記リッジ
型層を形成する工程が、上記活性層上に導電層を形成す
るステップと、所望の幅のリッジ部を形成するように上
記導電層の両側を削り、かつ所望の厚みになるように削
るステップと、この導電層の両側の削られた部分に不純
物のイオン注入を施して高抵抗領域を形成するステップ
と、からなるようにし、逆に導電層を先に成長させた
後、リッジ両側を高抵抗化するようにしたので、不純物
をできるだけ活性層内に入れないためにレーザの特性劣
化をさせないため、さらに特性のすぐれた半導体レーザ
を製造できる製造方法を提供できる等の効果が得られ
る。

【００９４】この発明の第１９の発明では、上記基板が
ｎ−ＩｎＰ基板からなり、上記導電層形成ステップにお
いて所望の厚みのＰ−ＡｌＩｎＡｓクラッド層およびＰ
−ＩｎＰクラッド層を積層して形成し、上記リッジ部両
側を削るステップにおいて上記Ｐ−ＩｎＰクラッド層の
部分を削り、上記高抵抗領域形成ステップにおいて上記
Ｐ−ＡｌＩｎＡｓクラッド層に酸素をイオン注入するよ
うにしたので、第１８の発明をＡｌＩｎＡｓ系のデバイ
スで実現可能な製造方法を提供できる等の効果が得られ
る。

【００９５】この発明の第２０の発明では、上記基板が
ｎ−ＩｎＰ基板からなり、上記導電層形成ステップにお
いてＰ−ＩｎＰクラッド層を形成し、上記リッジ部両側
を削るステップにおいて上記Ｐ−ＩｎＰクラッド層を所
望の厚みに削り、上記高抵抗領域形成ステップにおいて
上記Ｐ−ＩｎＰクラッド層にプロトンをイオン注入する
ようにしたので、第１８の発明をＩｎＰ系のデバイスで
実現可能な製造方法を提供できる等の効果が得られる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるリッジ型半導
体レーザの断面構造とそのプロセスフローを示す図であ
る。

【図２】電流の広がりを示す断面図である。

【図３】上クラッド層残し厚と実効屈折率差およびリ
ッジ幅との関係を示す図である。

【図４】この発明の実施の形態２によるリッジ型半導
体レーザの断面構造とそのプロセスフローを示す図であ
る。

【図５】この発明の実施の形態３によるリッジ型半導
体レーザの断面構造とそのプロセスフローを示す図であ
る。

【図６】この発明の実施の形態４および５によるリッ
ジ型半導体レーザの断面構造とそのプロセスフローを示
す図である。

【図７】この発明の実施の形態５によるリッジ型半導
体レーザの断面構造とそのプロセスフローを示す図であ
る。

【図８】この発明の実施の形態６によるリッジ型半導
体レーザの断面構造とそのプロセスフローを示す図であ
る。

【図９】この発明の実施の形態７によるリッジ型半導
体レーザの断面構造とそのプロセスフローを示す図であ
る。

【図１０】図９に続く実施の形態７によるリッジ型半
導体レーザの断面構造とそのプロセスフローを示す図で
ある。

【図１１】この発明の実施の形態８によるリッジ型半
導体レーザの断面構造とそのプロセスフローを示す図で
ある。

【図１２】この発明の実施の形態９によるリッジ型半
導体レーザの断面構造とそのプロセスフローを示す図で
ある。

【図１３】この発明によるリッジ型半導体レーザの高
抵抗層と導電層との関係を示す図である。

【図１４】従来のリッジ型半導体レーザの断面構造と
そのプロセスフローを示す図である。

【図１５】図１４の構造のリッジ型半導体レーザの電
流の広がりの計算例を示す図である。

【符号の説明】

１Ｐ−ＩｎＰ基板、２Ｐ−ＩｎＰクラッド層、３
活性層、４Ｆｅ−ＩｎＰ層、５ＳｉＯ₂膜、６ｎ
−ＩｎＰ層、７ＳｉＯ₂膜、９ｎ−ＩｎＰ層、９ａ
Ｐ−ＩｎＰ層、１０ｎ−ＩｎＰ層、１１ｎ−Ｉｎ
Ｐクラッド層、１２Ｔｉ−ＩｎＰ層、１３Ｐ−Ｉｎ
Ｐ層、２０ｎ−ＡｌＩｎＡｓ層、２１アンドープＡｌ
ＩｎＡｓ層、２２Ｐ−ＡｌＩｎＡｓ層、３０ｎ−Ｉ
ｎＰクラッド層、３１Ｐ−ＡｌＩｎＡｓクラッド層、
３２ＡｌＩｎＡｓ高抵抗層、３３高抵抗層、４０
高抵抗層、４１導電層。

Claims

【特許請求の範囲】

【請求項１】基板上にクラッド層、活性層およびリッ
ジ型層が順次積層され、上記リッジ型層がリッジ部を形
成する導電領域とこれの両側の高抵抗領域からなること
を特徴とするリッジ型半導体レーザ。
【請求項２】上記基板がＰ−ＩｎＰ基板からなり、上
記高抵抗領域がＦｅ−ＩｎＰ層からなり、上記導電領域
がｎ−ＩｎＰ層からなることを特徴とする請求項１に記
載のリッジ型半導体レーザ。
【請求項３】上記基板がｎ−ＩｎＰ基板からなり、上
記高抵抗領域がＴｉ−ＩｎＰ層からなり、上記導電領域
がＰ−ＩｎＰ層からなることを特徴とする請求項１に記
載のリッジ型半導体レーザ。
【請求項４】基板上にクラッド層、活性層を順次成長
させる工程と、上記活性層上にリッジ部を構成する導電領域とこの導電
領域の両側の高抵抗領域からなるリッジ型層を形成する
工程と、からなることを特徴とするリッジ型半導体レーザの製造
方法。
【請求項５】上記リッジ型層を形成する工程が、上記活性層上に高抵抗層を形成するステップと、この高抵抗層に不純物の拡散およびイオン注入のいずれ
かを施して所望の幅の導電領域を形成するステップと、上記導電領域の両側の高抵抗領域を所望の厚みに削るス
テップと、からなることを特徴とする請求項４に記載のリッジ型半
導体レーザの製造方法。
【請求項６】上記基板がＰ−ＩｎＰ基板からなり、上
記高抵抗層としてＦｅ−ＩｎＰ層を形成し、これに上記
活性層の手前までのＳｉの拡散およびイオン注入のいず
れかを施して導電領域を形成することを特徴とする請求
項５に記載のリッジ型半導体レーザの製造方法。
【請求項７】上記基板がｎ−ＩｎＰ基板からなり、上
記高抵抗層としてＴｉ−ＩｎＰ層を形成し、これに上記
活性層の手前までのＺｎの拡散およびイオン注入のいず
れかを施して導電領域を形成することを特徴とする請求
項５に記載のリッジ型半導体レーザの製造方法。
【請求項８】上記基板の導電型にかかわらず、上記高
抵抗層として低温成長させたアンドープＡｌＩｎＡｓ層
を形成し、これに上記活性層の手前までの不純物の拡散
およびイオン注入のいずれかを施して導電領域を形成す
ることを特徴とする請求項５に記載のリッジ型半導体レ
ーザの製造方法。
【請求項９】上記リッジ型層を形成する工程が、上記活性層上に所望の厚みの高抵抗層を形成するステッ
プと、この高抵抗層に不純物の拡散およびイオン注入のいずれ
かを施して所望の幅の導電領域を形成するステップと、この導電領域を成長させるステップと、からなることを特徴とする請求項４に記載のリッジ型半
導体レーザの製造方法。
【請求項１０】上記基板がＰ−ＩｎＰ基板からなり、
上記高抵抗層としてＦｅ−ＩｎＰ層を形成し、これに上
記活性層の手前までのＳｉの拡散およびイオン注入のい
ずれかを施して導電領域を形成し、上記導電領域成長ス
テップにおいて、上記導電領域を含む上記高抵抗層上に
ｎ−ＩｎＰ層を成長させ、その後、このｎ−ＩｎＰ層の
上記導電領域の両側の部分を除去することを特徴とする
請求項９に記載のリッジ型半導体レーザの製造方法。
【請求項１１】上記導電領域成長ステップにおいて、
上記高抵抗層の導電領域以外の部分をマスクし、上記導
電領域を選択成長させることを特徴とする請求項９に記
載のリッジ型半導体レーザの製造方法。
【請求項１２】上記基板がＰ−ＩｎＰ基板からなり、
上記高抵抗層としてＦｅ−ＩｎＰ層を形成し、これに上
記活性層の手前までのＳｉの拡散およびイオン注入のい
ずれかを施して導電領域を形成し、上記導電領域成長ス
テップにおいて、上記導電領域以外の部分をマスクして
導電領域を選択成長させたことを特徴とする請求項１１
に記載のリッジ型半導体レーザの製造方法。
【請求項１３】上記基板がｎ−ＩｎＰ基板からなり、
上記高抵抗層として低温成長させたアンドープＡｌＩｎ
Ａｓ層およびその表面にアンドープＩｎＰ膜を連続して
形成し、これに上記活性層の手前までのＺｎの拡散およ
びイオン注入のいずれかを施して導電領域を形成し、上
記導電領域成長ステップにおいて、上記導電領域以外の
部分をマスクして導電領域を選択成長させたことを特徴
とする請求項１１に記載のリッジ型半導体レーザの製造
方法。
【請求項１４】上記リッジ型層を形成する工程が、上記活性層上に薄い導電膜を形成するステップと、上記導電膜上に所望の厚みの高抵抗層を形成するステッ
プと、この高抵抗層に不純物の拡散およびイオン注入のいずれ
かを施して所望の幅の導電領域を形成するステップと、この導電領域を成長させるステップと、からなることを特徴とする請求項４に記載のリッジ型半
導体レーザの製造方法。
【請求項１５】上記基板がＰ−ＩｎＰ基板からなり、
上記導電膜としてｎ−ＩｎＰクラッド膜を形成し、上記
高抵抗層としてＦｅ−ＩｎＰ層を形成し、これに上記高
抵抗層へのＳｉの拡散およびイオン注入のいずれかを施
して導電領域を形成することを特徴とする請求項１４に
記載のリッジ型半導体レーザの製造方法。
【請求項１６】上記導電領域成長ステップにおいて、
上記導電領域を含む上記高抵抗層上にｎ−ＩｎＰ層を成
長させ、その後、このｎ−ＩｎＰ層の上記導電領域の両
側の部分を除去することを特徴とする請求項１５に記載
のリッジ型半導体レーザの製造方法。
【請求項１７】上記導電領域成長ステップにおいて、
上記導電領域以外の部分をマスクして導電領域を選択成
長させたことを特徴とする請求項１５に記載のリッジ型
半導体レーザの製造方法。
【請求項１８】上記リッジ型層を形成する工程が、上記活性層上に導電層を形成するステップと、所望の幅のリッジ部を形成するように上記導電層の両側
を削り、かつ所望の厚みになるように削るステップと、この導電層の両側の削られた部分に不純物のイオン注入
を施して高抵抗領域を形成するステップと、からなることを特徴とする請求項４に記載のリッジ型半
導体レーザの製造方法。
【請求項１９】上記基板がｎ−ＩｎＰ基板からなり、
上記導電層形成ステップにおいて所望の厚みのＰ−Ａｌ
ＩｎＡｓクラッド層およびＰ−ＩｎＰクラッド層を積層
して形成し、上記リッジ部両側を削るステップにおいて
上記Ｐ−ＩｎＰクラッド層の部分を削り、上記高抵抗領
域形成ステップにおいて上記Ｐ−ＡｌＩｎＡｓクラッド
層に酸素をイオン注入することを特徴とする請求項１８
に記載のリッジ型半導体レーザの製造方法。
【請求項２０】上記基板がｎ−ＩｎＰ基板からなり、
上記導電層形成ステップにおいてＰ−ＩｎＰクラッド層
を形成し、上記リッジ部両側を削るステップにおいて上
記Ｐ−ＩｎＰクラッド層を所望の厚みに削り、上記高抵
抗領域形成ステップにおいて上記Ｐ−ＩｎＰクラッド層
にプロトンをイオン注入することを特徴とする請求項１
８に記載のリッジ型半導体レーザの製造方法。