JPH09304791A - カラー液晶表示素子及びこれを用いたカラー液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】コスト低減に結び付くカラー液晶表示素子を提
供する。 【解決手段】カラー液晶表示素子は、下側基板91、絶縁
層56、シアン画素電極51、シアンPDLC層61、第１共通電
極54、マゼンダPDLC層62、マゼンダ画素電極52、絶縁層
56、第２共通電極55、イエローPDLC層63、イエロー画素
電極53、上側透明基板92が順に多層構造に積層してなる
複数個の画素1からなり、下側基板91は、各PDLC層に対
応している当該基板の同一面上に１層構造で形成した３
個のTFTを有し、各画素電極は、各TFTのソース電極にそ
れぞれ対応して、かつ各共通電極は各TFTのドレイン電
極にそれぞれ対応して、４種類のスルーホールを介し接
続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶を用いたカラ
ー液晶表示素子に係り、特に反射型液晶表示装置におい
てカラーフィルタを用いずに明るいカラー表示を実現す
る方法に関する。

【０００２】

【従来の技術】カラーフィルタを用いた方式では、赤、
緑、青の３つの画素を用いて白表示を行なっているので
原理的に１／３の明るさになってしまうが、特開平６-
３６９１号公報に開示された、シアン、マゼンダ、イエ
ローの二色性色素を含んだ３層のポリマー分散型液晶層
(以下、PDLC層という)をファイバープレートを介して積
層する技術では、カラーフィルタを用いないのでカラー
フィルタを用いた方式に比べて３倍の明るさが実現でき
る。

【０００３】

【発明が解決しようとする課題】しかし、上記技術で
は、大容量の表示を行なうためには各PDLC層が薄膜トラ
ンジスタ(以下、TFTという)で駆動される必要があり、
したがって、各PDLC層の３層に分散して設置されるTFT
が必要となる。通常のカラーフィルタを用いたカラー液
晶表示装置ではTFTは１層に形成されていて、これに比
べれば、上記技術ではコストが約３倍となる。また、通
常の方式では不要であるファイバープレートを用いる点
もコストアップに繋がっている。

【０００４】したがって、本発明の目的は、コスト低減
に結び付くカラー液晶表示素子及びカラー液晶表示装置
を提供するにある。

【０００５】

【課題を解決するための手段】上記目的を達成するカラ
ー液晶表示素子は、複数個の画素が、行・列方向に配置
されているカラー液晶表示素子であって、該画素は、第
１の液晶を第１の画素電極と第１の共通電極とで挟持し
た第１の液晶層と、第２の液晶を第２の画素電極と第２
の共通電極とで挟持した第２の液晶層と、第３の液晶を
第３の画素電極と第３の共通電極とで挟持した第３の液
晶層と、前記第１，第２，第３の液晶層を挾持する第１
の基板及び第２の基板とを積層したものであり、前記基
板のどちらか一方は、前記各液晶層に対応し、当該基板
の同一面上に形成した１画素につき３個の薄膜トランジ
スタを有し、前記第１，第２，第３の画素電極は、前記
各薄膜トランジスタのソース電極に接続手段を介しそれ
ぞれ接続されているものである。

【０００６】また、目的を達成するカラー液晶表示装置
は、請求項１ないし請求項６のいずれか１項記載のカラ
ー液晶表示素子を用いてカラー表示するものである。

【０００７】本発明によって、１画素につき３個の薄膜
トランジスタを基板の同一面上に形成するので、コスト
低減に結び付くカラー液晶表示素子及びカラー液晶表示
装置が提供される。

【０００８】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照し説明する。図１は、本発明による第１
実施例のカラー液晶表示素子を示す図である。液晶を用
いたカラー液晶表示素子の画素と電極線の関係を拡大し
て示している。そして、図２は、図１の１画素分の電極
構成を示す図である。図３は、図２の A-A'の断面構造
を示す図である。図４は、図２の B-B'の断面構造を示
す図である。図１〜図４を同時に参照して、第１実施例
のカラー液晶表示素子の構成について説明する。

【０００９】図１において、画素１が縦横に、すなわ
ち、行・列方向に４個づつ配列されていて、４×４画素
の場合の構成を示している。各画素１の下には、行方向
に延長するストライプ状のゲート電極線１０が列方向に
配列され、列方向に延長するストライプ状のシアン信号
電極線２１、マゼンダ信号電極線２２、イエロー信号電
極線２３および共通電極線２４が行方向に配列されてい
る。なお、共通電極線２４を含めた上記信号電極線は、
TFTのドレイン電極を形成する。

【００１０】また、各画素１の下には、３個のTFT(図２
に示す３１，３２，３３)が配置されており、各画素電
極(図３に示す５１，５２，５３)に印加される電圧が制
御される。これらの各TFTと各画素電極は、斜線で示し
たコンタクト領域２６にて接続される。

【００１１】図２において、シアン信号電極線２１とシ
アン・ソース電極４１との導通をスイッチングする１個
の薄膜トランジスタとしてのシアンTFT３１があり、こ
のシアンTFT３１はゲート電極線１０の電位によって制
御される。同様に、マゼンダ信号電極線２２とマゼンダ
・ソース電極４２との導通をスイッチングするマゼンダ
TFT３２、および、イエロー信号電極線２３とイエロー
・ソース電極４３との導通をスイッチングするイエロー
TFT３３があり、ゲート電極線１０の電位によって制御
される。

【００１２】図中のａ，ｂ部において、共通電極線２４
は、それぞれ図３に示すように第２共通電極５５，第１
共通電極５４に接続されている。また、シアン・ソース
電極４１，マゼンダ・ソース電極４２，イエロー・ソー
ス電極４３は、シアン画素電極５１，マゼンダ画素電極
５２，イエロー画素電極５３に、それぞれ対応して接続
される。

【００１３】本実施例のように基板の同一面上に１層構
造で形成した３つのTFTの配列としては、同一平面上に
行方向に並べて配置するほかに、列方向に並べる方法も
あるが、列方向に並べる場合は、ドレイン電極としての
シアン信号電極線、マゼンダ信号電極線及びイエロー信
号電極線に交差部が生じる。この場合は、それぞれを別
のプロセスで作製しなくてはならない。しかし、本実施
例のように行方向に並設すれば、交差部は生じず、同一
のプロセスで作製することができ、プロセス簡略化に有
効である。

【００１４】そして、図４に示すように、第１実施例の
カラー液晶表示素子の構成は、第２の基板としての下側
基板９１、絶縁層５６、第３の画素電極としてのシアン
画素電極５１、第３の液晶としてのシアンPDLC層６１、
第３の共通電極並びに第２の共通電極としての第１共通
電極５４、第２の液晶としてのマゼンダPDLC層６２、第
２の画素電極としてのマゼンダ画素電極５２、絶縁層５
６、第１の共通電極としての第２共通電極５５、第１の
液晶としてのイエローPDLC層６３、第１の画素電極とし
てのイエロー画素電極５３、第１の基板としての上側透
明基板９２が順に積層されているものである。

【００１５】シアンPDLC層６１は、液晶と少量のシアン
色を呈する二色性色素からなる液晶の小滴（液晶ドロッ
プレット）がポリマー中に分散したポリマー分散型液晶
(PDLC)である。同様にマゼンダPDLC層６２は、液晶と少
量のマゼンダ色を呈する二色性色素からなる液晶ドロッ
プレットがポリマー中に分散したPDLC、イエローPDLC層
６３は、液晶と少量の黄色を呈する二色性色素からなる
液晶ドロップレットがポリマー中に分散したPDLCであ
る。

【００１６】図５〜図９は、それぞれ図２の C-C', D-
D', E-E' ,F-F', G-G'の断面構造を示す図である。さら
に、第１実施例のカラー液晶表示素子の構成について詳
説する。 図３及び図５に示すように、シアン画素電
極５１は、シアン・ソース電極４１と接続されている。
図３及び図６に示すように、第１共通電極５４は、シア
ンPDLC層６１に開けた、電気的な接続手段としてのスル
ーホールを介して、ドレイン電極としての共通電極線２
４に接続されている。従って、シアンPDLC層６１は、シ
アン画素電極５１と第１共通電極５４とに挟まれて、第
１の液晶層が形成される。

【００１７】図３および図７に示すように、マゼンダ画
素電極５２は、シアンPDLC層６１、第１共通電極５４、
マゼンダPDLC層６２に開けたスルーホールを介して、マ
ゼンダ・ソース電極４２に接続されている。共通電極線
２４に接続されている第１共通電極５４は、マゼンダPD
LC層６２の制御にも共用されている。従って、マゼンダ
PDLC層６２は、マゼンダ画素電極５２と第１共通電極５
４とに挟まれて、第２の液晶層が形成される。また、本
第１実施例の場合では、第１共通電極５４が、シアンPD
LC層６１とマゼンダPDLC層６２との制御に共用される
「共用電極」となっている。したがって、「共用電極」は、
前述の第３の共通電極ならびに第２の共通電極としての
第１共通電極５４を指している。

【００１８】図３及び図８に示すように、第２共通電極
５５は、シアンPDLC層６１、第１共通電極５４、マゼン
ダPDLC層６２、マゼンダ画素電極５２、絶縁層５６に開
けたスルーホールを介して、共通電極線２４に接続され
ている。図３および図９に示すように、イエロー画素電
極５３は、シアンPDLC層６１、第１共通電極５４、マゼ
ンダPDLC層６２、マゼンダ画素電極５２、絶縁層５６、
第２共通電極５５、イエローPDLC層６３に開けたスルー
ホールを介して、イエロー・ソース電極４３に接続され
ている。従って、イエローPDLC層６３は、イエロー画素
電極５３と第２共通電極５５とに挟まれて、第３の液晶
層が形成される。

【００１９】この場合の第２共通電極５５はイエローPD
LC層６３の制御にのみ使われ、第１共通電極５４のよう
な「共用電極」とはなっていないものである。図示してい
ないが、第１共通電極５４の部位の代わりに第２共通電
極５５の部位を「共用電極」とすることは可能である。ま
た、３個のPDLC層に対応した３個の共通電極を設ける構
成でも可である。「共用電極」はコスト低減のためにあ
る。

【００２０】以上のような構成では、４種類のスルーホ
ールを介して、３層のPDLC層を駆動するための、下側基
板91上に１層構造で形成された３個のTFT(31,32,33)(即
ち、TFTを構成するソース電極(41,42,43)ならびにドレ
イン電極(24を介して21,22,23))に電気的に接続されて
いると言える。

【００２１】このとき、第２共通電極５５をイエローソ
ース電極４３に、イエロー画素電極５３を共通電極線２
４に接続してもイエローPDLC層６３を挟む電極の関係は
かわらないが、この場合には、マゼンダ画素電極５２と
のカップリングによって第２共通電極５５の電位が不安
定となるので好ましくない。

【００２２】ここで、図３、図６〜９に示すようにスル
ーホールの壁面は概ね４５度の傾斜となっている。スル
ーホールの部分は所望の電圧が印加されないので表示に
寄与しない。したがって、スルーホールの部分は小さい
ほうが望ましい。傾斜角を小さくするとスルーホールが
大きくなり望ましくない。一方、傾斜角が大きいと接続
不良が起こりやすい。したがって適当な角度である概ね
４５度が望ましい。

【００２３】以上を纏めれば、次の通りである。本発明
によるカラー液晶表示素子は、行列方向に配置した画素
に対応した第１の画素電極と、第１の共通電極に挟まれ
たポリマー中に、シアンの二色性色素を含む液晶が分散
した、第１のポリマー分散型液晶層と、画素に対応した
第２の画素電極と、第２の共通電極に挟まれたポリマー
中に、マゼンダの二色性色素を含む液晶が分散した、第
２のポリマー分散型液晶層と、画素に対応した第３の画
素電極と、第３の共通電極に挟まれたポリマー中に、イ
エローの二色性色素を含む液晶が分散した、第３のポリ
マー分散型液晶層が、各種配線及び１画素につき３個の
薄膜トランジスタを備えた基板と透明基板との間に挾持
され、第１、第２、第３の画素電極がそれぞれ電気的接
続手段を介して薄膜トランジスタに別々に接続された表
示素子であると言える。

【００２４】換言すれば、本発明の特徴は、コスト低減
に結び付くカラー表示を行うために３層のPDLC層を駆動
するTFTを１層構造で形成するにある。さらにまた、フ
ァイバープレートを用いない構成にすることにある。即
ち、シアン、マゼンダ、イエローの二色性色素を含有し
た３層のPDLC層、各層を挾持する画素電極と共通電極、
各層を独立に駆動するために同一基板上に設けた１画素
あたり３つのTFT、及び各層の画素電極とTFTとを接続す
る導電性薄膜からなる構成によって実現される。そし
て、１画素につき３個のTFTが同一基板の同一面上に、
例えば１層構造で形成されているので、同一のプロセス
で３個のTFTを同時に作製することができプロセス簡略
化、すなわちコスト低減に結び付くものである。

【００２５】一方、各々のPDLC層(61,62,63)が独立した
それぞれの画素電極(51,52,53)と共通電極(54または55)
とに挟まれているため、３つのTFTを用いて独立に電圧
を印加することができ、その結果、減法混色の原理より
任意の色を表示することが可能である。この場合に、各
液晶ドロップレットに含有されている二色性色素は、す
べてのPDLC層に電圧が印加されていないときに素子が黒
色を呈するように調整されている。

【００２６】換言すれば、シアン、マゼンダ、イエロー
の各PDLC層は各々TFTで制御された画素電極と共通電極
に挟まれているため、独立に駆動される。それぞれのPD
LC層は、電圧印加／無印加に対して、透明／シアン、透
明／マゼンダ、透明／黄色のスイッチングを行なう。従
って、すべてのPDLC層に十分な電圧を印加したときには
白表示、電圧を印加しないときには黒表示となる。この
ときの白表示は理想的には光を吸収しない白表示のた
め、カラーフィルタを用いた方法に比べると原理的に３
倍の明るさが実現できる。また、各層を独立に駆動する
ことによって、減法混色の原理から任意の色を実現する
ことができる。例えば、シアンのPDLC層に十分な電圧を
印加し、他には電圧を印加しない場合にはマゼンダのPD
LC層で緑色が吸収され、イエローのPDLC層で青色が吸収
されるので赤色を呈することができると言える。

【００２７】ところで、マゼンダ画素電極５２、イエロ
ー画素電極５３、第１共通電極５４第２共通電極５５、
絶縁層５６、上側透明基板９２に透明な部材が用いられ
る。例えば、上記のうちの画素電極及び共通電極にはIT
Oが、絶縁層５６ならびに上側透明基板９２には透明な
絶縁性ポリマーあるいは無機物が用いられる。 すなわ
ち、各PDLC層は、PDLC層に対して十分に薄い透明導電体
としての各種電極( 52,53,54,55,)及び絶縁体としての
絶縁層56によって隔てられているので、画素ずれは起き
ず、従来技術のようなファイバープレートを用いなくて
も、良好な表示となり、ここに本発明の他の特徴があ
る。

【００２８】さらにまた、一番下層の電極であるシアン
画素電極５１には光を拡散反射する性質を有する部材が
用いられる。これは例えば、表面に微細な凹凸を設けた
アルミ等の金属をシアン画素電極５１として用いること
によって実現できる。信号電極線２１,２２,２３及び共
通電極線２４は、シアン画素電極５１の下層にあるの
で、開口率には影響しない。すなわち、電極線は、一番
下層の画素電極の下に設けられているので、一番下層の
画素電極を反射板として用いれば開口率には影響しない
という利点がある。

【００２９】またさらに、シアン画素電極５１に関して
は、光を拡散反射する性質を有する部材の代わりに、鏡
面性の金属反射板を用いることにて、または、PDLC層中
のポリマー、上側基板９２あるいは絶縁層５６として、
光を適度に散乱する光散乱部材を用いることによって
も、同等の効果が得られる。また、光散乱部材を用いる
代わりに、PDLC層において液晶ドロップレット中の液晶
の屈折率と異なる屈折率を有するポリマーを用いること
によっても、光散乱が得られ同等の効果が得られる。

【００３０】以上のような１層構造に形成したTFT層(３
個の薄膜トランジスタ)を有する本実施例のカラー液晶
表示素子を用いることによって、簡単な構成でコスト低
減に結び付いて、かつ、明るい反射型カラー液晶表示装
置が実現できる。

【００３１】次に、接続手段としてのスルーホールの形
状について詳説する。図１８は、第１実施例のスルーホ
ールの形状を示す図である。第１実施例ではコンタクト
(電気的な接続)をスルーホールにより行なっている。良
好な表示を行なうためには、各PDLC層は概ね５μm以上
の厚さが必要である。そして、図１８に示すような４つ
の壁面が４５度の傾斜を持っている場合には、最も上層
のイエロー画素電極とイエロー・ソース電極を接続する
ためのスルーホールとして、図１８に示すように（３０
＋α）μm×（３０＋α）μmの領域が必要である。

【００３２】図中でαμm×αμmの領域は、イエロー・
ソース電極４３とイエロー画素電極５３とが接する部分
である。通常、パーソナルコンピュータ等に用いられて
いる液晶表示装置の画素の大きさは、数百μm×数百μm
程度であり、スルーホールの大きさは画素の大きさに対
してかなり大きなものとなる。仮に画素が１００μm×
１００μmで、α＝５μmとすると、画素に対するスルー
ホールの割合は、（３０＋５）μm×（３０＋５）μm／
（１００μm×１００μm）×１００％＝１２.２５％と
なる。すなわち、画素中で１２.２５％の部分が表示に
無効となる。図３に示すように、全部で４種類のスルー
ホールが必要であり、第１実施例の場合、画素領域中で
表示に無効な部分の割合、即ち、スルーホールの占める
割合は大きくなる傾向を有している。

【００３３】図１０は、本発明による第２実施例のカラ
ー液晶表示素子を示す図である。第２実施例の液晶を用
いたカラー液晶表示素子の画素と電極線の関係を拡大し
て示している。第２実施例は、第１実施例に比べスルー
ホールの占める割合を小さくする例である。

【００３４】４×４画素の場合の構成を示した。各画素
の下には行方向に伸びるゲート電極線１０、列方向に伸
びるシアン信号電極線２１、マゼンダ信号電極線２２、
イエロー信号電極線２３及び共通電極線２４が配置して
ある。また、各画素の下には３個のTFTが配置されてお
り、画素電極に印加される電圧が制御される。これらの
TFTと画素電極は斜線で示したコンタクト領域２６にて
接続される。第１実施例と異なり、コンタクト領域２６
が、画素１の端部に設けられている。

【００３５】図１１は、図１０の１画素分の電極構成を
示す図である。第１実施例と同様に、シアン信号電極線
２１とシアン・ソース電極４１との導通をスイッチング
するシアンTFT３１があり、このTFTはゲート電極線１０
の電位によって制御される。同様に、マゼンダTFT３２
及びマゼンダ・ソース電極４２イエローTFT３３及びイ
エロー・ソース電極４３がある。
シアン画素電極５１、マゼンダ画素電極５２及び第１,
第２共通電極５４,５５は、イエロー画素電極５３の下
層に配置されるため、シアン・ソース電極４１、マゼン
ダ・ソース電極４２、あるいは共通電極線２４と接する
部分を除いた部分は、全てイエロー画素電極５３の下に
隠れている。

【００３６】図１２〜図１７は、それぞれ図１１中のA-
A', B-B', C-C', D-D', E-E' ,F-Fの断面構造を示す図
である。第１実施例と同様、下側基板９１、絶縁層５
６、シアン画素電極５１、シアンPDLC層６１、第１共通
電極５４、マゼンダPDLC層６２、マゼンダ画素電極５
２、絶縁層５６、第２共通電極５５、イエローPDLC層６
３、イエロー画素電極５３、上側透明基板９２が順に積
層した構造である。

【００３７】図１２に示すように、シアン画素電極５１
は、シアン・ソース電極４１と接続されている。図１３
に示すように、第１共通電極５４は、絶縁体７０の概ね
４５度の傾斜面に添って、共通電極線２４に接続されて
いる。図１４に示すように、マゼンダ画素電極５２は、
絶縁体７０の概ね４５度の傾斜面に沿って、マゼンダソ
ース電極４２に接続されている。図１５に示すように、
第２共通電極５５は、絶縁体７０の概ね４５度の傾斜面
に沿って、共通電極線２４に接続されている。図１６に
示すように、イエロー画素電極５３は、絶縁体７０の概
ね４５度の傾斜面に沿って、イエロー・ソース電極４３
に接続されている。

【００３８】本第２実施例の場合も、第１実施例と同様
に、「スルーホールの一種」と言える概ね４５度の「傾斜
面」(または、「傾斜部」)を介して、３層のPDLC層を駆動
するための、下側基板91上に１層構造で形成された３個
のTFT(31,32,33)(即ち、TFTを構成するソース電極(41,4
2,43))に電気的に接続されている。

【００３９】一方、図１９は、第２実施例の傾斜面の形
状を示す図である。第２実施例の場合の電気的な接続手
段は、画素１の端部にあって当該画素１を斜めに横切る
ようにして設けた「傾斜面」(または「傾斜部」)に形成した
導電性膜としてのイエロー画素電極５３である。また、
「傾斜面」の面積は、図１９に示すように、最も上層のイ
エロー画素電極とイエロー・ソース電極の接続の場合で
も１５μm×αμmでよい。仮に画素が１００μm×１０
０μmで、α＝５μmとすると、画素に対するスルーホー
ルの割合は、１５μm×５μm／（１００μm×１００μ
m）×１００％＝０.７５％となる。傾斜面が４箇所あっ
ても３％であり、傾斜面の占める割合は小さいものであ
る。このような第２実施例を用いれば、第１実施例の場
合に比べ表示に無効な領域を大幅に削減できるという利
点がある。

【００４０】図２０は、本発明によるカラー液晶表示装
置に用いられる第３実施例のカラー液晶表示素子の１画
素分の電極構成を示す図である。また、図２１は、図２
０の１画素分の等価回路を示す図である。断面構造は第
１実施例などと同じなので省略する。 第１，２実
施例では、シアン、マゼンダ、イエローの各画素に対し
てのTFTは１個づつであったが、本実施例では各画素に
対しての２個のTFTが直列に接続されている構成であ
る。１個目のメモリTFT３４,３５,３６は、それぞれ２
個目の画素TFT３７,３８，３９のゲート電位を制御す
る。画素TFTは、ON状態の時に(ゲート電位が高いとき
に)画素電極５１，５２，５３を接地電極線２０と導通
させる。メモリ保持容量８１は書き込まれたメモリTFT
３４，３５，３６のゲート電位を保持するための大きな
容量である。即ち、薄膜トランジスタとしての画素TFT
３７,３８，３９に隣接して当該基板の同一面上に１層
構造で形成したスイッチング素子は、メモリTFT３４，
３５，３６である。

【００４１】画素容量８２はPDLC層の容量に比べて非常
に小さく、 画素TFT３７，３８，３９がOFF状態の時に
は、第１、第２共通電極５４，５５と接地電極線２０の
間に印加される交流電圧は、ほとんど画素容量８２に印
加されPDLC層に印加される電圧は０になる。一方、画素
TFT３７，３８，３９がON状態の時は画素電極５１，５
２，５３は接地電極と導通し、したがって、共通電極線
２４と接地電極線２０とのあいだの電圧がPDLC層に印加
される。共通電極線に交流を印加しておくと、各PDLC層
はメモリTFTのON/OFF状態に対応して、交流電圧印加状
態／電圧無印加状態のスイッチングが可能である。この
とき、PDLC層に印加される電圧は、第１実施例のよう
な、通常のTFT駆動の場合のように保持される必要がな
いため、PDLC層として電圧保持率の低い材料を用いるこ
とができるという利点がある。また、フレーム周期を長
くしても駆動できるという利点もある。本第３実施例を
用いることによって、コスト低減に結び付いている電圧
保持率が低いPDLCを用いても、明るい反射型カラー液晶
表示装置が実現できる。

【００４２】

【発明の効果】本発明によれば、低コストで明るい反射
型カラー液晶表示装置が提供できる。

【図面の簡単な説明】

【図１】本発明による第１実施例のカラー液晶表示素子
を示す図である。

【図２】図１の１画素分の電極構成を示す図である。

【図３】図２のA-A'の断面構造を示す図である。

【図４】図２のB-B'の断面構造を示す図である。

【図５】図２のC-C'の断面構造を示す図である。

【図６】図２のD-D'の断面構造を示す図である。

【図７】図２のE-E'の断面構造を示す図である。

【図８】図２のF-F'の断面構造を示す図である。

【図９】図２のG-G'の断面構造を示す図である。

【図１０】本発明による第２実施例のカラー液晶表示素
子を示す図である。

【図１１】図１０の１画素分の電極構成を示す図であ
る。

【図１２】図１１のA-A'の断面構造を示す図である。

【図１３】図１１のB-B'の断面構造を示す図である。

【図１４】図１１のC-C'の断面構造を示す図である。

【図１５】図１１のD-D'の断面構造を示す図である。

【図１６】図１１のE-E'の断面構造を示す図である。

【図１７】図１１のF-F'の断面構造を示す図である。

【図１８】第１実施例のスルーホールの形状を示す図で
ある。

【図１９】第２実施例の傾斜面の形状を示す図である。

【図２０】本発明による第３実施例のカラー液晶表示素
子の１画素分の電極構成を示す図である。

【図２１】図２０の１画素分の等価回路を示す図であ
る。

【符号の説明】

１…画素、１０…ゲート電極線、２０…接地電極線、２
１…シアン信号電極線 ２２…マゼンダ信号電極線、２３…イエロー信号電極
線、２４…共通電極線、２６…コンタクト領域、３１…
シアンTFT、３２…マゼンダTFT、３３…イエローTFT、
３４…シアン・メモリTFT、３５…マゼンダ・メモリTF
T、３６…イエローメモリTFT、３７…シアン・画素TF
T、３８…マゼンダ・画素TFT、３９…イエロー・画素TF
T、４１…シアン・ソース電極、４２…マゼンダ・ソー
ス電極、４３…イエロー・ソース電極、５１…シアン画
素電極、５２…マゼンダ画素電極 ５３…イエロー画素電極、５４…第１共通電極、５５…
第２共通電極、５６…絶縁層、６１…シアンPDLC層、６
２…マゼンダPDLC層、６３…イエローPDLC層、７０…絶
縁体、８１…メモリ保持容量、８２…画素容量、９１…
下側基板、９２上側透明基板

Claims (7)

【特許請求の範囲】
1. 【請求項１】複数個の画素が、行・列方向に配置されて
   いるカラー液晶表示素子であって、 該画素は、第１の液晶を第１の画素電極と第１の共通電
   極とで挟持した第１の液晶層と、第２の液晶を第２の画
   素電極と第２の共通電極とで挟持した第２の液晶層と、
   第３の液晶を第３の画素電極と第３の共通電極とで挟持
   した第３の液晶層と、前記第１，第２，第３の液晶層を
   挾持する第１の基板及び第２の基板とを積層したもので
   あり、 前記基板のどちらか一方は、前記各液晶層に対応し、当
   該基板の同一面上に形成した１画素につき３個の薄膜ト
   ランジスタを有し、 前記第１，第２，第３の画素電極は、前記各薄膜トラン
   ジスタのソース電極に接続手段を介しそれぞれ接続され
   ていることを特徴とするカラー液晶表示素子。
2. 【請求項２】請求項１において、前記接続手段は、前記
   画素の端部に設けた傾斜面に形成した導電性膜であるこ
   とを特徴とするカラー液晶表示素子。
3. 【請求項３】請求項１において、前記基板は、前記薄膜
   トランジスタに隣接して当該基板の同一面上に形成した
   スイッチング素子を有し、 該スイッチング素子は、前記薄膜トランジスタのゲート
   電位を保持することを特徴とするカラー液晶表示素子。
4. 【請求項４】請求項１において、前記第１と第２の共通
   電極、または、前記第２と第３の共通電極、または、前
   記第１と第３の共通電極は、一体化され共用されている
   ことを特徴とするカラー液晶表示素子。
5. 【請求項５】請求項１において、前記３個の薄膜トラン
   ジスタは、前記画素の行方向に配列され、 前記基板は、当該基板の同一面上に形成した前記各ドレ
   イン電極側に対応して接続するための３本の信号電極線
   と、前記薄膜トランジスタのゲート電極側に接続するた
   めのゲート電極線とを有し、 前記各信号電極線は、前記画素の列方向に延長し、か
   つ、前記行方向に配列され、前記ゲート電極線は、前記
   行方向に延長していることを特徴とするカラー液晶表示
   素子。
6. 【請求項６】請求項１において、前記薄膜トランジスタ
   を有する前記基板に隣接する１個の前記画素電極または
   前記共通電極は、光を反射する部材からなることを特徴
   とするカラー液晶表示素子。
7. 【請求項７】請求項１ないし請求項６のいずれか１項記
   載のカラー液晶表示素子を用いたことを特徴とするカラ
   ー液晶表示装置。