JPH09298262A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH09298262A
JPH09298262A JP13574496A JP13574496A JPH09298262A JP H09298262 A JPH09298262 A JP H09298262A JP 13574496 A JP13574496 A JP 13574496A JP 13574496 A JP13574496 A JP 13574496A JP H09298262 A JPH09298262 A JP H09298262A
Authority
JP
Japan
Prior art keywords
pellet
recess
header
bonding
molten solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP13574496A
Other languages
English (en)
Inventor
Suguru Ozoegawa
英 小副川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP13574496A priority Critical patent/JPH09298262A/ja
Publication of JPH09298262A publication Critical patent/JPH09298262A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/32257—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector

Abstract

(57)【要約】 【課題】 溶融半田がペレット表面やコレットに付着す
るのを防止する。 【解決手段】 パワートランジスタ２２のヘッダ１０に
おけるペレット１３が接合される領域に階段状凹所１２
を設ける。階段状凹所１２はペレット１３よりも大きく
深さがペレット１３よりも浅い第１の凹所１２ａと、第
１の凹所１２ａの底面に形成されペレット１３よりも小
さい第２の凹所１２ｂと、第２の凹所１２ｂの底面に形
成され第３の凹所１２ｃとによって構成する。階段状凹
所１２内に溶融半田を充填し、溶融半田上にコレットに
よってペレット１３を載置して、階段状凹所１２内に形
成された半田層１４によってペレット１３をヘッダ１０
にボンディングする。 【効果】 溶融半田がペレットの周囲に盛り上がるのを
階段状凹所によって抑制されるため、ペレットやコレッ
トに溶融半田が付着するのを防止できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術、特に、半導体ペレット（以下、ペレットとい
う。）の基板への接合技術に関し、例えば、半導体ペレ
ットが基板としてのヘッダに半田層によって接合されて
いるパワートランジスタやパワーＩＣの製造に利用して
有効な技術に関する。
【０００２】
【従来の技術】一般に、消費電力が大きいパワートラン
ジスタやパワーＩＣにおいては、放熱性に優れたヘッダ
にペレットを低熱抵抗でボンディングするために半田接
合方法が採用されることが多い。この場合、ペレットの
裏面はＴｉ−Ｎｉ−Ａｇ（またはＡｕ）やＣｒ−Ｎｉ−
Ａｇ（またはＡｕ）等のメタライズが施され、半田材料
としてはＰｂ−Ｓｎ系半田が主として用いられる。
【０００３】従来、前記ペレットの半田接合は、Ｎ2 ガ
ス等の不活性ガス雰囲気中や、Ｎ2ガスとＨ2 ガスとの
混合ガス等の還元ガス雰囲気中で、ヘッダにおけるペレ
ットがボンディングされる領域に溶融半田を塗布した後
に、その溶融半田上にペレットをボンディングすること
によって実施されている。そして、溶融半田が所定領域
外に広がるのを防ぐため、ヘッダの表面には溶融半田を
せき止めるための環状溝が没設されている。
【０００４】なお、溶融半田を使用するペレットボンデ
ィング技術を述べてある例としては、特公昭６２−２６
１７６号公報や特開昭５３−９５５７６号公報がある。
【０００５】
【発明が解決しようとする課題】消費電力の大きいパワ
ートランジスタやパリーＩＣにおいては、その熱放散は
ペレット裏面からヘッダへ抜ける経路がほとんどである
ため、ペレットを接合している半田層の品質および信頼
性は重要なものとなる。
【０００６】しかしながら、溶融半田上にペレットが当
てがわれた際に、ペレットの周囲に溶融半田が盛り上が
るため、溶融半田がペレットの表面側に付着したり、コ
レットの下端に付着したりすることがある。溶融半田が
ペレットの表面側に付着すると、電気的短絡やインター
ミタント短絡不良が発生する。また、コレットの下端に
溶融半田が付着すると、コレットに付着した半田が以後
のペレットボンディング時にペレットの表面側に付着す
ることによって、ペレットに電気的短絡やインターミタ
ント短絡不良が発生する。
【０００７】本発明の目的は、ペレットボンディング時
に、ペレット接合材がペレットの表面やコレットに付着
するのを防止することができる半導体装置の製造技術を
提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
【００１０】すなわち、基板に半導体ペレットが接合層
を介してボンディングされている半導体装置において、
前記基板上における前記半導体ペレットが接合される領
域に階段状凹所が形成されており、この階段状凹所内に
接合材が充填されて前記接合層が形成されていることを
特徴とする。
【００１１】前記した半導体装置が製造されるに際し
て、半導体ペレットが階段状凹所内に充填されている溶
融接合材上に載置される。この際、余分の溶融接合材は
階段状凹所の底部に溜まるため、溶融接合材の上面は過
度に盛り上がることはない。また、溶融接合材の上面に
載置された半導体ペレットは階段状凹所の肩部に位置規
制されるため、溶融接合材内に過度に沈み込むことはな
い。したがって、半導体ペレットの周囲に溶融接合材が
過度に盛り上がるのは防止される。その結果、接合材が
ペレットの表面側やコレットに付着するのを防止するこ
とができる。
【００１２】
【発明の実施の形態】図１は本発明の一実施形態である
パワートランジスタを示しており、（ａ）は平面断面
図、（ｂ）は側面断面図である。図２はその製造方法に
使用されるリードフレームを示しており、（ａ）は平面
図、（ｂ）は（ａ）のｂ−ｂ矢視断面図である。図３
（ａ）、（ｂ）、（ｃ）はペレットボンディング工程を
示す各縦断面図である。図４はペレットおよびワイヤボ
ンディング工程後の組立体を示しており、（ａ）は平面
図、（ｂ）は（ａ）のｂ−ｂ矢視断面図である。
【００１３】本実施形態において、本発明に係る半導体
装置の製造方法は、ヘッダ付き樹脂封止パッケージを備
えているパワートランジスタ（以下、パワートランジス
タという。）を製造するのに使用されており、パワート
ランジスタは図１に示されているように構成されてい
る。そして、本発明に係る半導体装置の製造方法の一実
施形態であるパワートランジスタの製造方法には、ペレ
ットが半田接合される基板としてのヘッダを形成するの
にリードフレームが使用されている。まず、パワートラ
ンジスタの製造方法の一工程であるリードフレームの準
備工程を、図２について説明する。
【００１４】リードフレーム１は４２アロイ等の鉄系材
料や、無酸素銅等の銅系材料（銅または銅合金）のよう
な導電性の良好な材料が使用されてプレス加工によって
一体成形されている。実際にはリードフレーム１は単位
リードフレームが一列に連結された多連リードフレーム
構造に形成される。但し、以下の説明および図示におい
ては、一単位のみが示されている。リードフレーム１は
矩形の板形状に形成された外枠２を備えており、外枠２
には位置決め孔２ａが開設されている。外枠２の片脇に
はダム部材３が平行に配されており、外枠２とダム部材
３との間には第１アウタリード４、第２アウタリード５
および第３アウタリード６が長手方向に等間隔に配され
て、直角方向にそれぞれ架設されている。
【００１５】ダム部材３には第１インナリード７および
第２インナリード８が、左右の両端に位置する第１アウ
タリード４および第２アウタリード５と反対側位置で一
体的に連続するように形成されており、両インナリード
７、８はその一部がダム部材３と平行に延設されてい
る。また、ダム部材３にはヘッダ吊りリード９が、中央
に位置する第３アウタリード６と反対側の位置で一体的
に連続するように形成されており、このヘッダ吊りリー
ド９にはペレットが半田接合される基板としてのヘッダ
１０が一体的に形成されている。ちなみに、ダム部材３
の各アウタリード４、５、６の間の部分は樹脂封止体の
成形に際して樹脂のキャビティー外部への流出を堰止め
るダム３ａを構成している。
【００１６】リードフレーム１はヘッダ１０の厚さがそ
の他の部分に対して厚く（例えば、２倍以上）なるよう
に、異なる厚さの板材（所謂異形材）が使用されプレス
加工によって一体的に成形されている。すなわち、ヘッ
ダ１０はリードフレーム１の他の部分よりも厚い大略正
方形の板形状に一体成形されている。また、ヘッダ吊り
リード９にはクランク形状の屈曲部１１が形成されてお
り、この屈曲部１１によって、ヘッダ１０の高さは後記
するペレットの略厚さ分だけインナリード７、８の高さ
よりも低く下げられている。
【００１７】ヘッダ１０におけるペレット接合面には、
階段状凹所１２がプレス加工やエッチング加工等によっ
て形成されている。階段状凹所１２は第１の凹所１２
ａ、第２の凹所１２ｂおよび第３の凹所１２ｃによって
構成されている。第１の凹所１２ａは平面から見て略正
方形形状で、その大きさがペレット１３よりも少し大き
く形成されている。また、第１の凹所１２ａの深さはペ
レット１３の厚みよりも浅く形成されている。第２の凹
所１２ｂは第１の凹所１２ａの底面に平面から見て略正
方形形状で、第１の凹所１２ａと同心的に形成されてお
り、その大きさはペレット１３よりも少し小さく形成さ
れている。第２の凹所１２ｂの深さは第１の凹所１２ａ
と略同じ深さに形成されている。第３の凹所１２ｃは第
２の凹所１２ｂの底面に平面から見て略正方形形状で、
第２の凹所１２ｂと同心的に形成されており、その深さ
は第１の凹所１２ａと略同じ深さに形成されている。
【００１８】以上のように構成されて準備されたリード
フレーム１には、ペレットボンディング工程において図
４に示されているようにヘッダ１０にペレット１３が半
田層１４を介してボンディングされる。
【００１９】ペレットボンディング工程へ供給されるペ
レット１３は、ピックアップ工程でピックアップされた
ペレットが供給される。すなわち、半導体装置の製造工
程における所謂前工程においてパワートランジスタ素子
を作り込まれたウエハは、ダイシング工程で個々のペレ
ットに分断される。分断されたペレットはピックアップ
工程においてコレットに真空吸着されてピックアップさ
れる。ピックアップされたペレットはコレットが適当な
移動装置によって移動されることにより、ペレットボン
ディング工程へ供給される。
【００２０】本実施形態において、ペレットを真空吸着
してペレットボンディング工程へ移送するコレットは次
のように構成されている。すなわち、図３（ｃ）に示さ
れているように、コレット１５は下面が開放され上面が
閉塞された箱体であるペレット保持体１６の上面に通気
管１７が連通接続されており、通気管１７は図示外の真
空源に接続されている。そして、ペレット１３はペレッ
ト保持体１６の下端面に形成されている四角錐面に吸着
保持される。
【００２１】次に、前記構成に係る角錐形コレット１５
が使用されるペレットボンディング方法を図３により説
明する。
【００２２】ペレットボンディング工程において、リー
ドフレーム１は還元ガス（Ｈ2 ガスとＮ2 ガスとの混合
ガス）の雰囲気中にセットされており、さらに、図示外
の加熱装置によって半田材料の融点よりも約５０〜６０
℃高い温度で加熱される。
【００２３】次に、図３（ａ）に示されているように、
半田材料がワイヤ状に形成された半田ワイヤ１８がリー
ドフレーム１におけるヘッダ１０の階段状凹所１２の底
面に押し付けられて溶融される。そして、リードフレー
ム１によって加熱溶融された溶融半田１９は、図３
（ｂ）に示されているようにヘッダ１０の階段状凹所１
２内に充填した状態になる。
【００２４】一方、ピックアップ工程においてペレット
１３を下端面に真空吸着したコレット１５は移動装置
（図示せず）によってリードフレーム１へ移送され、図
３（ｃ）に示されているように、ヘッダ１０における階
段状凹所１２に充填されている溶融半田１９の上にペレ
ット１３を当接する。そして、コレット１５におけるペ
レット保持体１６内のペレット１３の上側空間に通気管
１７からエアーが吹き出され、ペレット１３が溶融半田
１９の上に受け渡される。ペレット１３を受け渡したコ
レット１５は上昇されてピックアップ位置へ戻る。溶融
半田１９に移載されたペレット１３の裏面側は溶融半田
１９に濡れて接着した状態になる。
【００２５】ペレット１３が移載される際に、階段状凹
所１２に充填された溶融半田１９は大部分が階段状凹所
１２の底部である第２の凹所１２ｂおよび第３の凹所１
２ｃの内部に溜まるため、溶融半田１９の表面張力によ
る盛り上がり面の曲率は大きくなる。そして、この溶融
半田１９の上面の上に移載されたペレット１３は第２の
凹所１２ｂよりも大きい大きさを備えているので、第１
の凹所１２ａの深さよりも深い位置へ沈み込むことがな
い。その結果、ペレット１３の周囲に溶融半田１９が盛
り上がるのを抑制されるため、溶融半田１９がペレット
１３の表面側やコレット１５の下面に付着するのを防止
することができる。また、ペレット１３は第１の凹所１
２ａの底面（肩部）に位置規制されるため、ヘッダ１０
に対して傾いて接合されるのを防止されることになる。
【００２６】その後、溶融半田１９が固化すると、ペレ
ット１３はリードフレーム１におけるヘッダ１０の階段
状凹所１２内に正確に位置決めされて水平に、溶融半田
１９が固化して形成された半田層１４によって半田接合
される。
【００２７】以上のようにしてヘッダ１０にペレット１
３がボンディングされたリードフレーム１には、ワイヤ
ボンディング工程において、図４に示されているよう
に、ペレット１３と両側のインナリード７、８との間に
ボンディングワイヤ２０がそれぞれボンディングされ
る。
【００２８】その後、樹脂封止体成形工程において、リ
ードフレーム１には図１に示されている樹脂封止体２１
が樹脂成形され、ヘッダ１０の下面が露出された状態
で、ペレット１３等が樹脂封止される。
【００２９】樹脂封止体２１が成形された後、リード切
断成形工程において、リードフレーム１は外枠２および
ダム３ａを切り落とされ、各アウタリード４、５、６を
図１に示されているようにガル・ウイング形状に屈曲成
形される。
【００３０】以上のようにして、図１に示されているヘ
ッダ付き樹脂封止パッケージを備えているパワートラン
ジスタ２２が製造されたことになる。
【００３１】前記実施形態によれば次の効果が得られ
る。 ヘッダ１０にペレット１３よりも小さい第２の凹所
１２ｂを備えた階段状凹所１２を形成することにより、
階段状凹所１２内に充填された溶融半田１９上にペレッ
ト１３がボンディングされた際にペレット１３の周囲に
溶融半田１９が盛り上がるのを抑制することができるた
め、溶融半田１９がペレット１３の表面側やコレット１
５の下面に付着するのを防止することができる。
【００３２】 前記により、ペレット１３に電気的
短絡やインターミタント短絡が発生するのを防止するこ
とができる。
【００３３】 前記により、コレット１５に付着し
た半田がペレットボンディング時にコレット１５を介し
てペレット１３表面に付着して、ペレット１３に電気的
短絡やインターミタント短絡が発生するのを防止するこ
とができる。
【００３４】 上記において、ペレット１３を第１
の凹所１２ａの底面で位置規制することができるため、
ペレット１３がヘッダ１０に対して傾いて接合されるの
を防止することができる。
【００３５】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００３６】例えば、ペレットが半田接合される基板
は、ヘッダに限らず、一般的なリードフレームにおける
タブであってもよいし、気密封止パッケージにおけるベ
ース、さらには、ハイブリッドＩＣ等におけるモジュー
ル基板やプリント配線基板等の実装基板であってもよ
い。
【００３７】また、ペレットの接合に使用される接合材
としては、半田材料を使用するに限らず、銀ペースト等
を使用してもよい。
【００３８】また、階段状凹所は、大中小３つの凹所を
階段状に形成したものを示したが、大小２つの凹所ある
いは４以上の凹所を階段状に形成したものであってもよ
い。
【００３９】また、ペレットボンディングに使用するコ
レットとしては、角錐形のコレットに限らず、ペレット
の表面を真空吸着する円筒形のコレットであってもよ
い。
【００４０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるパワー
トランジスタに適用した場合について説明したが、それ
に限定されるものではなく、パワーＩＣや一般的なＩ
Ｃ、ハイブリッドＩＣ等の半導体装置およびその製造技
術全般に適用することができる。
【００４１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
【００４２】基板上における半導体ペレットが接合され
る領域に階段状凹所を形成し、この階段状凹所内に充填
した接合材上に半導体ペレットをボンディングして接合
層を形成することにより、ペレットの周囲に接合材が盛
り上がるのを抑制することができるため、接合材がペレ
ットの表面やコレットの下面に付着するのを防止するこ
とができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるパワートランジスタ
を示しており、（ａ）は平面断面図、（ｂ）は側面断面
図である。
【図２】その製造方法に使用されるリードフレームを示
しており、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ矢
視断面図である。
【図３】ペレットのボンディング工程を示しており、
（ａ）、（ｂ）、（ｃ）はそれぞれ縦断面図である。
【図４】ペレットおよびワイヤボンディング工程後の組
立体を示しており、（ａ）は平面図、（ｂ）は（ａ）の
ｂ−ｂ矢視断面図である。
【符号の説明】
１…リードフレーム、２…外枠、２ａ…位置決め孔、３
…ダム部材、３ａ…ダム、４、５、６…アウタリード、
７、８…インナリード、９…ヘッダ吊りリード、１０…
ヘッダ（基板）、１１…屈曲部、１２…階段状凹所、１
２ａ…第１の凹所、１２ｂ…第２の凹所、１２ｃ…第３
の凹所、１３…ペレット、１４…半田層（接合層）、１
５…コレット、１６…ペレット保持体、１７…通気管、
１８…半田ワイヤ、１９…溶融半田、２０…ボンディン
グワイヤ、２１…樹脂封止体、２２…パワートランジス
タ（半導体装置）。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 基板に半導体ペレットが接合層を介して
    ボンディングされている半導体装置において、 前記基板上における前記半導体ペレットが接合される領
    域に階段状凹所が形成されており、この階段状凹所内に
    接合材が充填されて前記接合層が形成されていることを
    特徴とする半導体装置。
  2. 【請求項２】 前記接合層が半田層であることを特徴と
    する請求項１記載の半導体装置。
  3. 【請求項３】 基板に半導体ペレットを接合層を介して
    ボンディングする工程を備えている半導体装置の製造方
    法において、 前記基板上における前記半導体ペレットが接合される領
    域に階段状凹所が形成されており、この階段状凹所内に
    接合材を溶融した状態で充填し、この溶融した状態の接
    合材上に前記半導体ペレットを載置することによって半
    導体ペレットを基板にボンディングすることを特徴とす
    る半導体装置の製造方法。
JP13574496A 1996-05-02 1996-05-02 半導体装置およびその製造方法 Pending JPH09298262A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP13574496A JPH09298262A (ja) 1996-05-02 1996-05-02 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13574496A JPH09298262A (ja) 1996-05-02 1996-05-02 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH09298262A true JPH09298262A (ja) 1997-11-18

Family

ID=15158867

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13574496A Pending JPH09298262A (ja) 1996-05-02 1996-05-02 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JPH09298262A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236330B2 (en) 2010-11-29 2016-01-12 Toyota Jidosha Kabushiki Kaisha Power module

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236330B2 (en) 2010-11-29 2016-01-12 Toyota Jidosha Kabushiki Kaisha Power module
JP5846123B2 (ja) * 2010-11-29 2016-01-20 トヨタ自動車株式会社 パワーモジュール

Similar Documents

Publication Publication Date Title
US6790710B2 (en) Method of manufacturing an integrated circuit package
US6492739B2 (en) Semiconductor device having bumper portions integral with a heat sink
US6911353B2 (en) Semiconductor device and method of manufacturing same
US6291274B1 (en) Resin molded semiconductor device and method for manufacturing the same
US8546183B2 (en) Method for fabricating heat dissipating semiconductor package
US5198964A (en) Packaged semiconductor device and electronic device module including same
JP3027512B2 (ja) パワーｍｏｓｆｅｔ
TW409375B (en) Method of producing semiconductor device and configuration thereof, and lead frame used in said method
US5715593A (en) Method of making plastic-packaged semiconductor integrated circuit
US8062933B2 (en) Method for fabricating heat dissipating package structure
JP2009537990A (ja) 折曲ヒートシンクを有するフリップチップｍｌｐ
JPH11354702A (ja) 直付リ―ド線を備えるｉｃチップパッケ―ジ
JPH11260985A (ja) リードフレーム，樹脂封止型半導体装置及びその製造方法
JP2004048024A (ja) 半導体集積回路装置およびその製造方法
JPH08191114A (ja) 樹脂封止型半導体装置およびその製造方法
JPH08139218A (ja) 混成集積回路装置およびその製造方法
JPH0473297B2 (ja)
JP2000082721A (ja) 半導体装置の製造方法
JP3655338B2 (ja) 樹脂封止型半導体装置及びその製造方法
JPH09298262A (ja) 半導体装置およびその製造方法
JPH03280453A (ja) 半導体装置及びその製造方法
JPH0846100A (ja) 半導体集積回路装置
JP3314574B2 (ja) 半導体装置の製造方法
TWI250623B (en) Chip-under-tape package and process for manufacturing the same
EP3955277A1 (en) Semiconductor device and method for fabricating the same