JPH09294079A - インターリーブ装置、デインターリーブ装置およびそれらを用いた通信システム - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を小さくすることができるインター
リーブ装置、デインターリーブ装置およびこれらを用い
た通信システムを提供することである。 【解決手段】 インターリーブ装置１およびデインター
リーブ装置３においては、１ｂｙｔｅ ｐｅｒ ｓｅｌ
ｅｃｔｉｏｎからの出力値によって動作する読出アドレ
スポインタと書込アドレスポインタとに接続された第１
スイッチを、クロックジェネレータから与えられるクロ
ックφに基づいて切り替えながら、それぞれのアドレス
をメモリに供給する。それぞれのメモリにおいては、供
給された読出アドレスが付された記憶領域から単位符号
系列が読み出され、そして供給された書込アドレスが付
された記憶領域に単位符号系列が書き込まれる。替えて
出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像情報、音声情
報およびデータを伝送するデジタル通信システムやデジ
タル放送システムにおいて使用されるインターリーブ装
置、デインターリーブ装置およびそれらを用いた通信シ
ステムに関する。

【０００２】

【従来の技術】上記デジタル通信システム等において
は、限られた伝送帯域内で大容量かつ高品質の映像情報
等を伝送することが要求されるため、圧縮符号化された
映像情報等に、ブロック符号等の誤り訂正符号を付加し
て伝送している。ところで、デジタル通信システム等の
通信路上での誤りは、ランダムに生じるとは限らず、バ
ースト的に生じることが多い。しかし、周知のように、
ブロック符号等の誤り訂正は、バースト的に生じた誤り
に対しては効果がない。そこで、映像情報等の送信する
送信装置が有するインターリーブ装置は、映像情報等の
符号系列長毎に最適な深さでインターリーブを行い、逆
に当該映像情報等を受信する受信装置が有するデインタ
ーリーブ装置は、上記インターリーブ装置とは逆の処理
であるデインターリーブを行うことによって、バースト
的な誤りをランダムな誤りに変換して誤り訂正能力を高
めている。以下には、通商産業省から発行された衛星デ
ジタル放送方式案の１５頁，図５−７に示されたインタ
ーリーブ装置およびこれに対応するデインターリーブ装
置を用いた通信システムについて説明する。

【０００３】図８は、従来の通信システムの構成を示す
ブロック図である。図８において、通信システムには、
インターリーブ装置８１を有する送信装置８２と、デイ
ンターリーブ装置８３を有する受信装置８４とが、通信
路８５を介して接続されている。なお、上記インターリ
ーブ装置８１およびデインターリーブ装置８２は、畳込
む深さＬ＝４、符号系列長Ｎ＝８、単位符号系列ｓ＝８
ｂｉｔとした場合について説明し、両装置８１および８
２に使用される単位レジスタｒも８ｂｉｔであり、単位
シフトレジスタＭは、符号系列長Ｎを畳込む深さＬで除
した値である２とする。すなわち、単位シフトレジスタ
Ｍは、２つのレジスタｒから構成される。

【０００４】インターリーブ装置８１は、端子ａ₁ 〜ａ
₅ を有する入力セレクタ８１１と、端子ｂ₁ 〜ｂ₅ を有
する出力セレクタ８１２と、畳込みを必要としないライ
ンＬ１１と、１つのシフトレジスタＭを有するラインＬ
１２と、２つのシフトレジスタＭを有するラインＬ１３
と、３つのシフトレジスタＭを有するラインＬ１４とを
備える。端子ａ₁ には、送信装置８２で生成された単位
符号系列が入力される。端子ａ₂ と端子ｂ₂ 、端子ａ₃
と端子ｂ₃ 、端子ａ₄ と端子ｂ₄ および端子ａ ₅ と端子
ｂ₅ とはそれぞれ、ラインＬ１１、ラインＬ１２、ライ
ンＬ１３およびラインＬ１４によって結線される。端子
ｂ₁ からは、端子ａ₁ に入力した順序とは異なる順序で
単位符号系列が通信路８５に出力される。

【０００５】デインターリーブ装置８３は、端子ｃ₁ 〜
ｃ₅ を有する入力セレクタ８３１と、端子ｄ₁ 〜ｄ₅ を
有する出力セレクタ８３２と、３つのシフトレジスタＭ
を有するラインＬ２１と、２つのシフトレジスタＭを有
するラインＬ２２と、１つのシフトレジスタＭを有する
ラインＬ２３と、畳込みを必要としないラインＬ２４と
を備える。端子ｃ₁ には、通信路８５を介して、送信装
置８２から出力された単位符号系列が入力される。端子
ｃ₂ と端子ｄ₂ 、端子ｃ₃ と端子ｄ₃ 、端子ｃ ₄ と端子
ｄ₄ および端子ｃ₅ と端子ｄ₅ とはそれぞれ、ラインＬ
２１、ラインＬ２２、ラインＬ２３およびラインＬ２４
によって結線される。端子ｄ₁ からは、送信装置８２が
生成した順序に復元された単位符号系列が出力される。

【０００６】図９は、インターリーブ装置８１における
入出力の状態の時間的な遷移を示す図である。図９にお
いて、インターリーブ装置８１には、単位符号系列
「０」，「１」，「２」，「３」，「４」…，「２
７」，「２８」，「２９」，「３０」，「３１」が逐次
入力される。単位符号系列「０」がインターリーブ装置
８１に入力されると、入力セレクタ８１１の端子ａ₁ お
よびａ₂ が接続され、この接続と同時に出力セレクタ８
１２の端子ｂ₁ およびｂ₂ が接続される。これによっ
て、入力された単位符号系列「０」は、ラインＬ１１を
介して、端子ｂ₁ から出力される。次に、単位符号系列
「１」が入力されると、入力セレクタ８１１の端子ａ₁
およびａ₃ が接続され、この接続と同時に出力セレクタ
８１２の端子ｂ₁ およびｂ₃ が接続される。このとき、
単位符号系列「１」は、ラインＬ１２のシフトレジスタ
Ｍに格納される。次に、単位符号系列「２」が入力され
ると、入力セレクタ８１１の端子ａ₁ およびａ₄ が接続
され、この接続と同時に出力セレクタ８１２の端子ｂ₁
およびｂ₄ が接続される。このとき、単位符号系列
「２」は、ラインＬ１３のシフトレジスタＭに格納され
る。次に、単位符号系列「３」が入力されると、入力セ
レクタ８１１の端子ａ₁ およびａ₅ が接続され、この接
続と同時に出力セレクタ８１２の端子ｂ₁ およびｂ₅ が
接続される。このとき、単位符号系列「３」は、ライン
Ｌ１４のシフトレジスタＭに格納される。

【０００７】以降、インターリーブ装置８１には、単位
符号系列「４」，…「３１」が入力される。そのうち、
単位符号系列「４」，「８」，「１２」，「１６」，
「２０」，「２４」，「２８」が入力されたときには、
入力セレクタ８１１の端子ａ₁およびａ₂ が接続され、
この接続と同時に出力セレクタ８１２の端子ｂ₁ および
ｂ₂ が接続される。これによって、各上記単位符号系列
は、ラインＬ１１を介して、端子ｂ₁ から出力される。
また、単位符号系列「５」，「９」，「１３」，「１
７」，「２１」，「２５」，「２９」が入力されたとき
には、入力セレクタ８１１の端子ａ₁ およびａ₃ が接続
され、この接続と同時に出力セレクタ８１２の端子ｂ₁
およびｂ₃ が接続される。ただし、ライン１２の途中に
は１つのシフトレジスタＭが接続されているため、単位
符号系列「１」，「５」が入力されたときには、端子ｂ
₁ からは欠測値が出力されることとなり、単位符号系列
「９」，「１３」，「１７」，「２１」，「２５」，
「２９」の入力に応じて、それぞれ単位符号系列
「１」，「５」，「９」，「１３」，「１７」，「２
１」が端子ｂ₁ から出力される。また、単位符号系列
「６」，「１０」，「１４」，「１８」，「２２」，
「２６」，「３０」が入力されたときには、入力セレク
タ８１１の端子ａ₁ およびａ₄ が接続され、この接続と
同時に出力セレクタ８１２の端子ｂ₁ およびｂ₄ が接続
される。ただし、ライン１３の途中には２つのシフトレ
ジスタＭが接続されているため、単位符号系列「２」，
「６」，「１０」，「１４」が入力されたときには、端
子ｂ₁ からは欠測値が出力されることとなり、単位符号
系列「１８」，「２２」，「２６」，「３０」の入力に
応じて、それぞれ単位符号系列「２」，「６」，「１
０」，「１４」，「１８」，「２２」が端子ｂ ₁ から出
力される。また、単位符号系列「７」，「１１」，「１
５」，「１９」，「２３」，「２７」，「３１」が入力
されたときには、入力セレクタ８１１の端子ａ₁ および
ａ₅ が接続され、この接続と同時に出力セレクタ８１２
の端子ｂ ₁ およびｂ₅ が接続される。ただし、ライン１
４の途中には３つのシフトレジスタＭが接続されている
ため、単位符号系列「３」，「７」，「１１」，「１
５」，「１９」，「２３」が入力されたときには、端子
ｂ₁ からは欠測値が出力されることとなり、単位符号系
列「２７」，「３１」の入力に応じて、それぞれ単位符
号系列「３」，「７」が端子ｂ₁ から出力される。

【０００８】上記のような動作を繰り返し実行すること
によって、インターリーブ装置８１は、初期的には欠測
値（図９における「×」に相当する）を出力することが
あるが、定常的な状態になると、単位符号系列「０」，
「１」…，「３０」，「３１」の順序で入力した場合、
図９に示すように単位符号系列「０」，「２５」，「１
８」，「１１」，「４」…の順序で出力する。これによ
って、インターリーブ装置８１に入力する単位符号系列
は、インターリーブされたこととなる。

【０００９】また、図１０は、デインターリーブ装置８
３における入出力の状態の時間的な遷移を示す図であ
る。図１０において、デインターリーブ装置８３には、
単位符号系列「０」，「４」，「８」，「１」，…が順
次入力される。上述から明らかなように、デインターリ
ーブ装置８３におけるシフトレジスタＭの配列は、イン
ターリーブ装置８１のそれとは逆順の配列を有してい
る。このような構成において、入力セレクタ８３１およ
び出力セレクタ８３２を、単位符号系列の入力毎に、上
述した順序（入力セレクタ８３１の端子ｃ₂ →ｃ₃ →ｃ
₄ →ｃ₅ ）で接続すると、図１０に示すように、初期的
には出力なしの場合や欠測値が出力される場合がある
が、定常的な状態になると、出力セレクタ８３２の端子
ｄ₁ からは、単位符号系列「０」，「１」，…「３
０」，「３１」が逐次出力される。

【００１０】

【発明が解決しようとする課題】上述したように、イン
ターリーブ装置８１は、内部のシフトレジスタに単位符
号系列を格納することによって、送信装置８２で生成さ
れた順序とは異なる順序で単位符号系列を通信路８５に
出力する。一方、デインターリーブ装置８３は、インタ
ーリーブ装置８１での処理とは逆の処理をすることによ
って、送信装置８２で生成された単位符号系列の順序に
復元する。

【００１１】しかしながら、上述したようなインターリ
ーブ装置８１およびデインターリーブ装置８３の構成で
は、畳込む深さと単位符号系列と符号系列長とに応じ
て、多くの遅延素子が必要になる。そのため、上記イン
ターリーブ装置およびデインターリーブ装置の回路規模
が大きくなり、ＩＣ化には適さないという問題があっ
た。

【００１２】それゆえに、本発明は、回路規模を小さく
することができるインターリーブ装置、インターリーブ
装置およびこれらを用いた通信システムを提供すること
を目的とする。

【００１３】

【課題を解決するための手段および発明の効果】第１の
発明は、１つの入出力系統を有しており、固有のアドレ
スが付された記憶領域それぞれに、外部から入力する単
位符号系列を記憶する記憶素子と、各記憶領域に書き込
まれている単位符号系列を読み出すために、第１の順序
で記憶領域の読出アドレスを指定する読出アドレス指定
手段と、入力する単位符号系列を記憶領域に書き込むた
めに、第１の順序とは異なる第２の順序で、当該記憶領
域の書込アドレスを指定する書込アドレス指定手段とを
備え、読出アドレス指定手段と、書込アドレス指定手段
とが、交互に動作することによって、読み出される際の
符号系列の順序を、書き込まれる際の符号系列の順序と
異ならせることを特徴とする。

【００１４】第１の発明では、読出アドレス指定手段と
書込アドレス指定手段とが、交互に動作することによっ
て、記憶素子から読み出される際の符号系列の順序を、
当該記憶素子に書き込まれる際の符号系列の順序と異な
らせ、インターリーブを行う。これによって、インター
リーブ装置は、１つの入出力系統を有する記憶素子を用
いて構成することができ、従来のインターリーブ装置の
ように、回路規模の大きい遅延素子を多く使用する必要
がなくなる。そのため、回路規模を小さくすることがで
きるインターリーブ装置を提供することができる。

【００１５】第２の発明は、第１の発明において、記憶
素子は、最下位アドレスが付された記憶領域から最上位
アドレスが付された記憶領域までに、単位符号系列を記
憶し、読出アドレス指定手段は、最下位アドレスを起点
として不連続的に読出アドレスを指定し、書込アドレス
指定手段は、最下位アドレスから最上位アドレスまで連
続的に書込アドレスを指定する。

【００１６】第３の発明は、第１の発明において、記憶
素子は、最下位アドレスが付された記憶領域から最上位
アドレスが付された記憶領域までに、単位符号系列を記
憶し、読出アドレス指定手段は、最下位アドレスから最
上位アドレスまで連続的に読出アドレスを指定し、書込
アドレス指定手段は、最下位アドレスを起点として不連
続的に書込アドレスを指定する。

【００１７】第２および第３の発明によれば、第１の順
序と第２の順序とが異なることとなる。

【００１８】第４の発明は、１つの入出力系統を有して
おり、固有のアドレスが付された記憶領域それぞれに、
外部から入力する単位符号系列を記憶する記憶素子と、
各記憶領域に書き込まれている単位符号系列を読み出す
ために、第１の順序で記憶領域の読出アドレスを指定す
る読出アドレス指定手段と、単位符号系列を記憶領域に
書き込むために、第１の順序とは異なる第２の順序で、
当該記憶領域の書込アドレスを指定する書込アドレス指
定手段とを備え、読出アドレス指定手段と、書込アドレ
ス指定手段とが、交互に動作することによって、読み出
される際の符号系列の順序を、書き込まれる際の符号系
列の順序と異ならせることを特徴とする。

【００１９】第４の発明では、読出アドレス指定手段と
書込アドレス指定手段とが、交互に動作することによっ
て、記憶素子から読み出される際の符号系列の順序を、
当該記憶素子に書き込まれる際の符号系列の順序と異な
らせ、デインターリーブを行う。これによって、デイン
ターリーブ装置は、１つの入出力系統を有する記憶素子
を用いて構成することができ、従来のデインターリーブ
装置のように、回路規模の大きい遅延素子を多く使用す
る必要がなくなる。そのため、回路規模を小さくするこ
とができるデインターリーブ装置を提供することができ
る。

【００２０】第５の発明は、第４の発明において、記憶
素子は、最下位アドレスが付された記憶領域から最上位
アドレスが付された記憶領域までに、単位符号系列を記
憶し、読出アドレス指定手段は、最下位アドレスを起点
として不連続的に読出アドレスを指定し、書込アドレス
指定手段は、最下位アドレスから最上位アドレスまで連
続的に書込アドレスを指定する。

【００２１】第６の発明は、第４の発明において、記憶
素子は、最下位アドレスが付された記憶領域から最上位
アドレスが付された記憶領域までに、単位符号系列を記
憶し、読出アドレス指定手段は、最下位アドレスから最
上位アドレスまで連続的に読出アドレスを指定し、書込
アドレス指定手段は、最下位アドレスを起点として不連
続的に書込アドレスを指定する。

【００２２】第５および第６の発明によれば、第１の順
序と第２の順序とが異なることとなる。

【００２３】第７の発明は、生成した単位符号系列を送
信する送信装置と当該単位符号系列を受信する受信装置
とが、通信路を介して接続された通信システムであっ
て、送信装置は、１つの入出力系統を有しており、固有
のアドレスが付された第１記憶領域それぞれに、単位符
号系列を記憶する送信側記憶素子と、各第１記憶領域に
書き込まれている単位符号系列を読み出すために、第１
の順序で第１記憶領域の読出アドレスを指定する送信側
読出アドレス指定手段と、単位符号系列を第１記憶領域
に書き込むために、第１の順序とは異なる第２の順序
で、当該第１記憶領域の書込アドレスを指定する送信側
書込アドレス指定手段とを含む、インターリーブ装置を
備え、インターリーブ装置においては、読出アドレス指
定手段と書込アドレス指定手段とが交互に動作すること
によって、読み出される際の単位符号系列の順序を、書
き込まれる際の単位符号系列の順序と異ならせ、送信装
置は、インターリーブ装置によって順序が並び替えられ
た単位符号系列を通信路に出力し、通信路を介して単位
符号系列を受信する受信装置は、１つの入出力系統を有
しており、固有のアドレスが付された第２記憶領域それ
ぞれに、単位符号系列を記憶する受信側記憶素子と、各
第２記憶領域に書き込まれている単位符号系列を読み出
すために、第３の順序で第２記憶領域の読出アドレスを
指定する受信側読出アドレス指定手段と、受信装置が受
信した単位符号系列を第２記憶領域に書き込むために、
第３の順序とは異なる第４の順序で、当該第２記憶領域
の書込アドレスを指定する受信側書込アドレス指定手段
とを含む、デインターリーブ装置を備え、デインターリ
ーブ装置においては、読出アドレス指定手段と書込アド
レス指定手段とが交互に動作することによって、読み出
される際の単位符号系列の順序を、送信側記憶素子に書
き込まれる際の単位符号系列の順序に復元し、これによ
って、通信路上で生じうるバースト誤りをランダムな誤
りに変換する。

【００２４】第７の発明では、インターリーブ装置にお
いて、送信側読出アドレス指定手段と送信側書込アドレ
ス指定手段とが交互に動作することによって、送信側記
憶素子から読み出される際の単位符号系列の順序を、当
該記憶素子に書き込まれる際の単位符号系列の順序と異
ならせ、インターリーブを行う。デインターリーブ装置
においても、インターリーブ装置と同様の動作を行うこ
とによって、デインターリーブを行う。上記のような構
成を有し、かつ動作を行わせることによって、インター
リーブ装置およびデインターリーブ装置は、１つの入出
力系統を有する記憶素子を用いて構成することができ、
従来のインターリーブ装置およびデインターリーブ装置
のように、回路規模の大きい遅延素子を多く使用する必
要がなくなる。そのため、回路規模を小さくすることが
できるインターリーブ装置およびデインターリーブ装置
を用いた通信システムを提供することができる。

【００２５】第８の発明は、第７の発明において、送信
側および受信側記憶素子は、最下位アドレスが付された
記憶領域から最上位アドレスが付された記憶領域まで
に、単位符号系列を記憶し、送信側読出アドレス指定手
段は、最下位アドレスを起点として不連続的に、第１記
憶領域の読出アドレスを指定し、送信側書込アドレス指
定手段は、最下位アドレスから最上位アドレスまで連続
的に、第１記憶領域の書込アドレスを指定し、受信側読
出アドレス指定手段は、最下位アドレスとは異なるアド
レスを起点として不連続的に、第２記憶領域の読出アド
レスを指定し、受信側書込アドレス指定手段は、最下位
アドレスから最上位アドレスまで連続的に、第２記憶領
域の書込アドレスを指定する。

【００２６】第９の発明は、第７の発明において、送信
側および受信側記憶素子は、最下位アドレスが付された
記憶領域から最上位アドレスが付された記憶領域まで
に、単位符号系列を記憶し、送信側読出アドレス指定手
段は、最下位アドレスから最上位アドレスまで連続的
に、第１記憶領域の読出アドレスを指定し、送信側書込
アドレス指定手段は、最下位アドレスを起点として不連
続的に、第１記憶領域の書込アドレスを指定し、受信側
読出アドレス指定手段は、最下位アドレスから最上位ア
ドレスまで連続的に、第２記憶領域の読出アドレスを指
定し、受信側書込アドレス指定手段は、最下位アドレス
とは異なるアドレスを起点として不連続的に、第２記憶
領域の書込アドレスを指定する。

【００２７】第８および第９の発明によれば、第１の順
序と第２の順序とが異なることとなり、第４の順序と第
３の順序とが異なることとなる。

【００２８】

【発明の実施の形態】図１は、本発明の一実施形態に係
るインターリーブ装置およびデインターリーブ装置を用
いた通信システムの構成を示すブロック図である。図１
において、通信システムには、インターリーブ装置１を
含む送信装置２と、デインターリーブ装置３を含む受信
装置４とが、通信路５を介して接続されている。

【００２９】まず、インターリーブ装置１の構成につい
て説明する。図２は、インターリーブ装置１の構成を示
すブロック図である。図２において、インターリーブ装
置１は、単位符号系列の入力端である第１入力端子１０
と、入出力系統が１つのメモリ（シングルポートメモ
リ）１１と、バイパス経路１２と、同期信号ｓｙｎｃの
入力端である第２入力端子１３と、クロックジェネレー
タ１４と、１ｂｙｔｅｐｅｒ ｓｅｌｅｃｔｉｏｎ１５
と、読出アドレスポインタ１６と、書込アドレスポイン
タ１７と、第１スイッチ１８と、第２スイッチ１９と、
単位符号系列の出力端である出力端子１１０とを備え
る。

【００３０】図３は、図２に示すメモリ１１の記憶領域
を説明するための図である。本実施形態では、説明を簡
素化するために、畳込む深さＬ＝４、符号系列長Ｎ＝
８、単位符号系列ｓ＝８ｂｉｔとした場合について説明
する。図３（ａ）は、かかる場合のメモリマップを示し
ている。図３（ａ）において、メモリ１１には、３２ワ
ード（＝Ｌ×Ｎ）の記憶領域が設定され、各記憶領域は
単位符号系列を記憶する。また、各記憶領域内に示され
た数字「０」，「１」，…「３０」，「３１」は、当該
記憶領域のアドレスを示しており、同時に単位符号系列
がメモリ１１に書き込まれるアドレスの順序をも示して
いる。

【００３１】また、図３（ｂ）は、図２に示すメモリ１
１から単位符号系列が読み出されるアドレスの順序を示
している。図３（ｂ）において、単位符号系列は、矢印
５１〜５４で示されるアドレスの順序（「０」，「２
５」，「１８」，「１１」，「４」，「２９」，「２
２」，「１５」，「８」，…「２４」，「１７」，「１
０」，「３」，「２８」，「２１」，「１４」，
「７」）でメモリ１１から読み出される。

【００３２】なお、図３（ｂ）の点線部で示されるアド
レス「０」，「４」，「８」，「１２」，「１６」，
「２０」，「２４」および「２８」を付された記憶領域
に格納される単位符号系列は、メモリ１１の記憶領域に
書き込まれるが読み出されずに、バイパス経路１２を介
して直接出力端子１１０から出力するように設定されて
いる（詳細は後述する）。

【００３３】クロックジェネレータ１４は、生成したク
ロックφを１ｂｙｔｅ ｐｅｒ ｓｅｌｅｃｔｉｏｎ１
５および第１スイッチ１８に出力する。ここで、クロッ
クφの周期は、「単位符号系列が読み出されるのに要す
る時間」＋「単位符号系列が書き込まれるのに要する時
間」に相当する。また、このクロックφのデューティー
比は、５０％である。

【００３４】図４は、図２に示す１ｂｙｔｅ ｐｅｒ
ｓｅｌｅｃｔｉｏｎ１５の詳細な構成を示すブロック図
である。図４において、１ｂｙｔｅ ｐｅｒ ｓｅｌｅ
ｃｔｉｏｎ１５は、４ｂｉｔシフトレジスタで構成され
ており、同期信号ｓｙｎｃを第２端子１３から入力する
ことによって、初期値「０１１１」がセットされる（図
４には、この状態が示されている）。そのため、図示す
るようにインバータが１つ接続されている。このインバ
ータが接続されたレジスタでは、パルスである同期信号
ｓｙｎｃがされると、「０」の値がセットされる。ここ
で、同期信号ｓｙｎｃとは、符号系列における先頭単位
符号系列を示す信号である。

【００３５】１ｂｙｔｅ ｐｅｒ ｓｅｌｅｃｔｉｏｎ
１５にセットされる値は、上記クロックφの立ち上がり
に相当するタイミングで、「０」の位置が矢印Ａの方向
にシフトするように設定されている。すなわち、初期値
「０１１１」から「１０１１」にセットされる値が変わ
る。以降、上記タイミング毎に、「０」の位置が矢印Ａ
の方向にシフトすることとなる。したがって、セットさ
れる値は、「０１１１」→「１０１１」→「１１０１」
→「１１１０」のように変化し、この変化が順次繰り返
される。また、１ｂｙｔｅ ｐｅｒ ｓｅｌｅｃｔｉｏ
ｎ１５は、値がセットされる毎に、それぞれのレジスタ
に対応する端子Ｓ１〜Ｓ４から当該値を出力する。その
ため、１ｂｙｔｅ ｐｅｒ ｓｅｌｅｃｔｉｏｎ１５か
らは、上記４桁の値がパラレルに出力されることとな
る。

【００３６】図５は、図２に示す読出アドレスポインタ
１６の詳細な構成を示すブロック図である。図５におい
て、読出アドレスポインタ１６は、畳込む深さＬに相当
する段数のカウンタである深さ１〜深さ４カウンタ１６
１〜１６４と、内部セレクタ１６５（端子Ｔ１〜Ｔ５を
有する）とを含む。上記各カウンタは、それぞれに与え
られた初期値から「＋４」ずつカウントアップする。し
かし、上記各カウンタは、計数可能な最大値をＮ×Ｌ＝
「３２」（本実施形態においてはアドレスが「０」から
始まっているため、「３２」ではなく「３１」）と設定
されており、以下のような計数を実行する。

【００３７】深さ１カウンタ１６１は、端子Ｓ１から出
力値「０」を入力する毎（すなわち、１ｂｙｔｅ ｐｅ
ｒ ｓｅｌｅｃｔｉｏｎ１５から「０１１１」が出力さ
れる毎）に、初期値「０」から「４」→「８」→「１
２」→「１６」→「２０」→「２４」→「２８」と逐次
計数し、各計数値を内部セレクタ１６５に出力する。内
部セレクタ１６５は、端子Ｓ１から出力値「０」を入力
すると、端子Ｔ１と端子Ｔ５とを接続する。しかし、こ
のとき、深さ１カウンタ１６１に接続された端子Ｔ１
は、開放状態になるように設定されているので、第１ス
イッチ１８には、深さ１カウンタ１６１の各計数値が、
出力されることはない。

【００３８】深さ２カウンタ１６２は、端子Ｓ２から出
力値「０」を入力する毎（すなわち、「１０１１」が出
力される毎）に、初期値「２５」から「２９」→「１」
→「５」→「９」→「１３」→「１７」→「２１」と逐
次計数する。内部セレクタ１６５に当該計数値を出力す
る。内部セレクタ１６５は、端子Ｓ２から「０」を入力
すると、端子Ｔ２と端子Ｔ５とを接続する。これによっ
て、深さ２カウンタ１６２の各計数値は、第１スイッチ
１８に出力される。

【００３９】深さ３カウンタ１６３は、端子Ｓ３から出
力値「０」を入力する毎（すなわち、「１１０１」が出
力される毎）に、初期値「１８」から「２２」→「２
６」→「３０」→「２」→「６」→「１０」→「１４」
と逐次計数する。各計数値は、端子Ｓ３から「０」を入
力したことによって、端子Ｔ３と端子Ｔ５とが接続され
た内部セレクタ１６５を介して、第１スイッチ１８に出
力される。

【００４０】深さ４カウンタ１６４は、端子Ｓ４から出
力値「０」を入力する毎（すなわち、「１１１０」が出
力される毎）に、初期値「１１」から「１５」→「１
９」→「２３」→「２７」→「３１」→「３」→「７」
と逐次計数する。各計数値は、端子Ｓ４から「０」を入
力したことによって、端子Ｔ４と端子Ｔ５とが接続され
た内部セレクタ１６５を介して、第１スイッチ１８に出
力される。

【００４１】したがって、読出アドレスポインタ１６
は、１ｂｙｔｅ ｐｅｒ ｓｅｌｅｃｔｉｏｎ１５の出
力値を入力する毎に、「０」，「２５」，「１８」，
「１１」，「４」，「２９」，「２２」，「１５」，
「８」，…「２１」，「１４」，「７」を第１スイッチ
１８に逐次出力することとなり、この出力によって読出
アドレスを指定する。これによって、矢印５１〜５４
（図３（ｂ）参照）で示される順序と読出アドレスの順
序とは、一致することとなる。

【００４２】書込アドレスポインタ１７は、「０」〜
「３１」まで計数するカウンタによって構成されてお
り、最初の同期信号ｓｙｎｃが入力すると当該カウンタ
は当該計数を開始し、以降、クロックジェネレータ１４
から供給されるクロックφが立ち下がるタイミング毎に
カウントアップする。書込アドレスポインタ１７は、こ
の計数の結果を第１スイッチ１８に逐次出力する。この
出力によって、書込アドレスが指定される。これによっ
て、単位符号系列が書き込まれるアドレスの順序（図３
（ａ）参照）と、書込アドレスとは、一致することとな
る。

【００４３】第１スイッチ１８は、端子ａ〜端子ｃを有
しており、端子ａと端子ｂとが結線されることによっ
て、メモリ１１と読出アドレスポインタ１６とが接続さ
れる。この結果、読出アドレスポインタ１６は、単位符
号系列を読み出すアドレスを指定することとなる。ま
た、端子ａと端子ｃとが結線されることによって、メモ
リ１１と書込アドレスポインタ１７とが接続されること
となる。この結果、書込アドレスポインタ１７は、単位
符号系列を書き込むアドレスを指定することが可能とな
る。この第１スイッチ１８は、前述したクロックφの立
ち上がるタイミングで端子ａとｂとが接続され、当該ク
ロックφの立ち下がるタイミングで端子ａとｃとが接続
される。

【００４４】上記のような構成によって、インターリー
ブ装置においては、クロックφがハイレベルのときに
は、読出アドレスを付された記憶領域から単位符号系列
を読み出す。逆に、クロックφがローレベルのときに
は、書込アドレスを付された記憶領域に単位符号系列を
書き込む。インターリーブ装置においては、上記のよう
な動作を繰り返し実行する。

【００４５】前述したように、所定のアドレス（図３
（ｂ）において矢印の点線部で示されるアドレス）が付
された記憶領域にも単位符号系列が書き込まれるよう処
理される。しかし、上記所定のアドレスを付された記憶
領域から当該単位符号系列は、読み出されず、第１入力
端子１０からバイパス経路１２および第２スイッチ１９
を介して出力端子１１０に出力される。なお、このよう
な例外的な処理を行う理由は、畳込む深さが１番浅い位
置にかかる単位符号系列を並び替えると、同期信号ｓｙ
ｎｃと符号系列とを同期が確保できなくなるからである
（通商産業省発行「衛星デジタル放送方式案」参照）。

【００４６】ここで、第２スイッチ１９は、端子ｄ〜端
子ｆを有しており、当該端子ｄとｅとが接続されたと
き、第１入力端子１０に入力した単位符号系列をバイパ
ス経路１２を介して直接出力端子１１０に出力する。ま
た、端子ｄとｆとが接続されたとき、メモリ１１から読
み出された単位符号系列を出力端子１１０に出力する。
第２スイッチ１９における端子の接続状態を設定する基
準となるのは、１ｂｙｔｅ ｐｅｒ ｓｅｌｅｃｔｉｏ
ｎ１５からの出力値である。すなわち、第２スイッチ１
９は、１ｂｙｔｅ ｐｅｒ ｓｅｌｅｃｔｉｏｎ１５と
パラレルに接続されており、端子Ｓ１から「０」を入力
したときのみ、端子ｄとｅとを接続する。上記所定のア
ドレスに単位符号系列が書き込まれるとき、１ｂｙｔｅ
ｐｅｒｓｅｌｅｃｔｉｏｎ１５からの出力値が「０１
１１」だからである。

【００４７】なお、上記した深さ１カウンタ１６１は、
直接的に読出アドレスを指定することはないので、省略
することが可能である。

【００４８】次に、図１に示すデインターリーブ装置３
の構成について説明する。図６は、デインターリーブ装
置３の全体構成を示すブロック図である。図６におい
て、デインターリーブ装置３は、図２に示すインターリ
ーブ装置１における読出アドレスポインタ１６および第
２スイッチ１９に代えて、それぞれ読出アドレスポイン
タ３１および第２スイッチ３２を備えている。それ以外
の構成は、図２に示すインターリーブ装置１と同様であ
るため、相当する部分については、同一の参照番号を付
し、その詳細な説明を省略する。

【００４９】読出アドレスポインタ３１の構成は、図５
に示された読出アドレスポインタ１６と同様であるた
め、相当する部分については、同一の参照番号を付すこ
ととする。しかし、各カウンタは、読出アドレスポイン
タ１６のそれとは、与えられる初期値が異なるため、以
下のような計数をそれぞれ実行する。

【００５０】深さ１カウンタ１６１は、端子Ｓ１から出
力値「０」を入力する毎に、初期値「８」から「１２」
→「１６」→「２０」→「２４」→「２８」→「０」→
「４」と逐次計数する。各計数値は、端子Ｓ１から
「０」を入力したことによって、端子Ｔ１と端子Ｔ５と
が接続された内部セレクタ１６５に入力されるが、端子
Ｔ１は、開放状態になるように設定されているので、第
１スイッチ１８には、深さ１カウンタ１６１の各計数値
が、出力されることはない。

【００５１】深さ２カウンタ１６２は、端子Ｓ２から出
力値「０」を入力する毎に、初期値「１７」から「２
１」→「２５」→「２９」→「１」→「５」→「９」→
「１３」と逐次計数する。各計数値は、端子Ｓ２から
「０」を入力したことによって、端子Ｔ２と端子Ｔ５と
が接続された内部セレクタ１６５を介して、第１スイッ
チ１８に出力される。

【００５２】深さ３カウンタ１６３は、端子Ｓ３から出
力値「０」を入力する毎に、初期値「２６」から「３
０」→「２」→「６」→「１０」→「１４」→「１８」
→「２２」と逐次計数する。各計数値は、端子Ｓ３から
「０」を入力したことによって、端子Ｔ３と端子Ｔ５と
が接続された内部セレクタ１６５を介して、第１スイッ
チ１８に出力される。

【００５３】深さ４カウンタ１６４は、端子Ｓ４から出
力値「０」を入力する毎に、初期値「３」から「７」→
「１１」→「１５」→「１９」→「２３」→「２７」→
「３１」と逐次計数する。各計数値は、端子Ｓ４から
「０」を入力したことによって、端子Ｔ４と端子Ｔ５と
が接続された内部セレクタ１６５を介して、第１スイッ
チ１８に出力される。

【００５４】したがって、読出アドレスポインタ３１
は、１ｂｙｔｅ ｐｅｒ ｓｅｌｅｃｔｉｏｎ１５の出
力値を入力する毎に、「８」，「１７」，「２６」，
「３」，「１２」，「２１」，「３０」，「７」，「１
６」，…「１３」，「２２」，「３１」を第１スイッチ
１８に逐次出力することとなり、この出力によって、読
出アドレスが指定される。したがって、図７に示すよう
に、単位符号系列は、矢印５５〜５８によって示される
アドレスの順序でメモリ１１から読み出される。また、
図７において矢印の点線部で示される所定のアドレス
（「３」，「７」，「１１」，「１５」，「１９」，
「２３」，「２７」および「３１」）が読出アドレスが
指定されると、上述したインターリーブ装置１から送信
されてくる単位符号系列において、畳込む深さが一番深
い位置を一番浅く読み出すために、上記の指定に対応す
る単位符号系列は、第１入力端子１０からバイパス経路
１２および第２スイッチ３２を介して直接出力端子１１
０に出力される。

【００５５】上記の所定のアドレス（図７において矢印
の点線部で示されるアドレス）に格納される単位符号系
列は、第１入力端子１０からバイパス経路１２および第
２スイッチ１９を介して出力端子１１０から出力され
る。第２スイッチ３２は、図２に示す第２スイッチ１９
と同様の構成を有しているが、端子Ｓ４から「０」を入
力したときのみ、端子ｄとｅとを接続する。単位符号系
列の畳込む深さが一番深い位置を一番浅く読み出すと
き、１ｂｙｔｅ ｐｅｒ ｓｅｌｅｃｔｉｏｎ１５から
の出力値が「１１１０」だからである。

【００５６】なお、デインターリーブ装置における深さ
１カウンタ１６１も、インターリーブ装置の場合と同様
に、省略することができる。

【００５７】上述のような構成を有するインターリーブ
装置１は、アドレス「０」，「２５」，「１８」，「１
１」，「４」，…「２８」，「２１」，「１４」，
「７」から単位符号系列が逐次読み出され、通信路５に
出力される。これに対して、各単位符号系列が読み出さ
れた後に、入力した単位符号系列がアドレス「０」，
「１」，「２」，「３」，「４」，…「２８」，「２
９」，「３０」，「３１」に逐次書き込まれるよう処理
される。したがって、初期的には指定された読出アドレ
スが付された記憶領域から欠測値が読み出される。しか
し、定常的な状態になると、単位符号系列は、逐次指定
された読出アドレスが付された記憶領域から読み出さ
れ、指定された書込アドレスが付された記憶領域に書き
込まれることとなる。これによって、第１入力端子１０
に入力するときと、出力端子１１０から出力するときと
を比較すると、単位符号系列の順序は替わっており、イ
ンターリーブがされたこととなる。

【００５８】上記のようにしてインターリーブされた符
号系列は、送信装置２によって通信路５に出力され、デ
インターリーブ装置３に入力される。デインターリーブ
装置３においては、アドレス「８」，「１７」，「２
６」，「３」，「１２」，…「４」，「１３」，「２
２」，「３１」から単位符号系列が逐次読み出される。
また、各単位符号系列が読み出された後、入力した符号
系列の順序にしたがって、アドレス「０」，「１」，
「２」，「３」，「４」，…「２８」，「２９」，「３
０」，「３１」に逐次書き込まれる。したがって、デイ
ンターリーブ装置３においても、インターリーブ装置と
同様に、第１入力端子１０に入力するときと、出力端子
１１０から出力するときとを比較すると、単位符号系列
の順序が替わる。このとき、単位符号系列は、インター
リーブ装置３の第１入力端子１０に入力するとき順序と
同一のものとなり、たとえ、通信路５上でバースト的な
誤りが発生しても、平均的な誤りに変えることができ
る。

【００５９】なお、本実施形態に係るインターリーブ装
置１およびデインターリーブ装置３は、従来のものとの
比較を容易にするために、それぞれ図９および図１０に
示す時間的な遷移と同様のインターリーブおよびデイン
ターリーブを行うようにしている。

【００６０】上述したように、本実施形態に係るインタ
ーリーブ装置およびデインターリーブ装置は、シングル
ポートのメモリと、１ｂｙｔｅ ｐｅｒ ｓｅｌｅｃｔ
ｉｏｎと、読出アドレスポインタと、書込アドレスポイ
ンタと、第１および第２スイッチとによって構成されて
いる。そのため、従来のインターリーブ装置のように、
多くの遅延素子（フリップフロップ）を必要とせず、イ
ンターリーブ装置の回路規模を小さくすることができ
る。なぜなら、１ｂｉｔを記憶するメモリは、２ゲート
必要であるのに対し、１ｂｉｔを記憶するフリップフロ
ップは、５ゲート必要とするからである。本明細書にお
いて、従来技術の欄に記載した従来のインターリーブ装
置と、本実施形態に係るインターリーブ装置とは、それ
ぞれ、畳込む深さＬ＝４、符号系列長Ｎ＝８、単位符号
系列ｓ＝８ｂｉｔとして説明した。本実施形態に係るイ
ンターリーブ装置と、従来のインターリーブ装置とを比
較すると、本実施形態にかかるインターリーブ装置は、
従来のインターリーブ装置の約１／４の回路規模で構成
できることが、本特許出願にかかる発明者によって確認
されている。このことは、デインターリーブ装置につい
ても当てはまることである。

【００６１】また、上述した実施形態は、パラメータと
して畳込む深さＬ＝４、符号系列長Ｎ＝８、単位符号系
列ｓ＝８ｂｉｔとして説明したが、当該パラメータとは
異なる場合においても適用することができる。すなわ
ち、メモリの記憶領域は、（畳込む深さＬ）×（符号系
列長Ｎ）に相当するワード数必要である。また、インタ
ーリーブ装置の読出アドレスポインタにおいて、畳込む
深さＬに相当する段数の深さカウンタを準備する。そし
て、深さｉカウンタ（ｉは、１からＬまでの自然数）の
初期値は、ｉ＝１のとき、初期値＝０であり、ｉ≠１の
とき、初期値＝（Ｌ−（ｉ−１））×Ｎ＋（ｉ−１）で
ある。

【００６２】深さｉカウンタは、上記の初期値から、１
ｂｙｔｅ ｐｅｒ ｓｅｌｅｃｔｉｏｎによって指定さ
れたとき、畳込む深さＬを順次加算し、計数を行ってい
く。このとき、前述したように、深さｉカウンタの計数
可能な最大値は、（畳込む深さＬ）×（符号系列長Ｎ）
である。また、書込アドレスポインタは、０からＬ×Ｎ
−１まで計数するカウンタを含むこととなる。

【００６３】同様に、デインターリーブ装置の書込アド
レスポインタにおいても、畳込む深さＬに相当する段数
の深さカウンタを準備する。そして、深さｉカウンタの
初期値は、ｉ＝Ｌのとき、初期値＝（Ｌ−１）であり、
ｉ≠Ｌのとき、初期値＝ｉ×Ｎ＋（ｉ−１）である。

【００６４】その他のことは、上記したインターリーブ
装置と同様であるため、その説明を省略する。また、デ
インターリーブ装置のメモリおよび書込アドレスポイン
タも、上記したインターリーブ装置と同様の構成を有す
るため、その説明を略する。

【００６５】また、上述した実施形態においては、イン
ターリーブ装置１は、図３（ａ）に示す順序で書込アド
レスを指定し、図３（ｂ）に示す順序で読出アドレスを
指定している。しかし、図３（ｂ）に示す順序で書込ア
ドレスを指定し、図３（ａ）に示す順序で読出アドレス
を指定するようにしてもインターリーブを行うことがで
きる。このことは、デインターリーブ装置３においても
同様である。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るインターリーブ装置
１およびデインターリーブ装置３を用いたデジタル通信
システムの構成を示すブロック図である。

【図２】図１に示すインターリーブ装置１の構成を示す
ブロック図である。

【図３】図２に示すメモリ１１の記憶領域を説明するた
めの図である。

【図４】図２に示す１ｂｙｔｅ ｐｅｒ ｓｅｌｅｃｔ
ｉｏｎ１５の詳細な構成を示すブロック図である。

【図５】図２に示す読出アドレスポインタ１６の詳細な
構成を示すブロック図である。

【図６】図１に示すデインターリーブ装置３の構成を示
すブロック図である。

【図７】図６に示すメモリ１１から単位符号系列が読み
出されるアドレスの順序を示す図である。

【図８】従来の通信システムの構成を示す図である。

【図９】図８に示すインターリーブ装置８１における入
出力の状態の時間的な遷移を示す図である。

【図１０】図８に示すデインターリーブ装置８３におけ
る入出力の状態の時間的な遷移を示す図である。

【符号の説明】

１…インターリーブ装置 １０…第１入力端子 １１…メモリ １２…バイパス経路 １３…第２入力端子 １４…クロックジェネレータ １５…１ｂｙｔｅ ｐｅｒ ｓｅｌｅｃｔｉｏｎ １６…読出アドレスポインタ １７…書込アドレスポインタ １８…第１スイッチ １９…第２スイッチ １１０…出力端子 ２…送信装置 ３…デインターリーブ装置 ３１…読出アドレスポインタ ３２…第２スイッチ ４…受信装置

Claims (9)

【特許請求の範囲】
1. 【請求項１】 １つの入出力系統を有しており、固有の
   アドレスが付された記憶領域それぞれに、外部から入力
   する単位符号系列を記憶する記憶素子と、 各前記記憶領域に書き込まれている単位符号系列を読み
   出すために、第１の順序で記憶領域の読出アドレスを指
   定する読出アドレス指定手段と、 入力する単位符号系列を記憶領域に書き込むために、前
   記第１の順序とは異なる第２の順序で、当該記憶領域の
   書込アドレスを指定する書込アドレス指定手段とを備
   え、 前記読出アドレス指定手段と、前記書込アドレス指定手
   段とが、交互に動作することによって、読み出される際
   の符号系列の順序を、書き込まれる際の符号系列の順序
   と異ならせることを特徴とする、インターリーブ装置。
2. 【請求項２】 前記記憶素子は、最下位アドレスが付さ
   れた記憶領域から最上位アドレスが付された記憶領域ま
   でに、単位符号系列を記憶し、 前記読出アドレス指定手段は、前記最下位アドレスを起
   点として不連続的に読出アドレスを指定し、 前記書込アドレス指定手段は、前記最下位アドレスから
   前記最上位アドレスまで連続的に書込アドレスを指定す
   る、請求項１に記載のインターリーブ装置。
3. 【請求項３】 前記記憶素子は、最下位アドレスが付さ
   れた記憶領域から最上位アドレスが付された記憶領域ま
   でに、単位符号系列を記憶し、 前記読出アドレス指定手段は、前記最下位アドレスから
   前記最上位アドレスまで連続的に読出アドレスを指定
   し、 前記書込アドレス指定手段は、前記最下位アドレスを起
   点として不連続的に書込アドレスを指定する、請求項１
   に記載のインターリーブ装置。
4. 【請求項４】 １つの入出力系統を有しており、固有の
   アドレスが付された記憶領域それぞれに、外部から入力
   する単位符号系列を記憶する記憶素子と、 各前記記憶領域に書き込まれている単位符号系列を読み
   出すために、第１の順序で記憶領域の読出アドレスを指
   定する読出アドレス指定手段と、 単位符号系列を記憶領域に書き込むために、前記第１の
   順序とは異なる第２の順序で、当該記憶領域の書込アド
   レスを指定する書込アドレス指定手段とを備え、 前記読出アドレス指定手段と、前記書込アドレス指定手
   段とが、交互に動作することによって、読み出される際
   の符号系列の順序を、書き込まれる際の符号系列の順序
   と異ならせることを特徴とする、デインターリーブ装
   置。
5. 【請求項５】 前記記憶素子は、最下位アドレスが付さ
   れた記憶領域から最上位アドレスが付された記憶領域ま
   でに、単位符号系列を記憶し、 前記読出アドレス指定手段は、前記最下位アドレスを起
   点として不連続的に読出アドレスを指定し、 前記書込アドレス指定手段は、前記最下位アドレスから
   前記最上位アドレスまで連続的に書込アドレスを指定す
   る、請求項４に記載のデインターリーブ装置。
6. 【請求項６】 前記記憶素子は、最下位アドレスが付さ
   れた記憶領域から最上位アドレスが付された記憶領域ま
   でに、単位符号系列を記憶し、 前記読出アドレス指定手段は、前記最下位アドレスから
   前記最上位アドレスまで連続的に読出アドレスを指定
   し、 前記書込アドレス指定手段は、前記最下位アドレスを起
   点として不連続的に書込アドレスを指定する、請求項４
   に記載のインターリーブ装置。
7. 【請求項７】 生成した単位符号系列を送信する送信装
   置と当該単位符号系列を受信する受信装置とが、通信路
   を介して接続された通信システムであって、 前記送信装置は、 １つの入出力系統を有しており、固有のアドレスが付さ
   れた第１記憶領域それぞれに、単位符号系列を記憶する
   送信側記憶素子と、 各前記第１記憶領域に書き込まれている単位符号系列を
   読み出すために、第１の順序で第１記憶領域の読出アド
   レスを指定する送信側読出アドレス指定手段と、 単位符号系列を第１記憶領域に書き込むために、前記第
   １の順序とは異なる第２の順序で、当該第１記憶領域の
   書込アドレスを指定する送信側書込アドレス指定手段と
   を含む、インターリーブ装置を備え、 前記インターリーブ装置においては、前記読出アドレス
   指定手段と前記書込アドレス指定手段とが交互に動作す
   ることによって、読み出される際の単位符号系列の順序
   を、書き込まれる際の単位符号系列の順序と異ならせ、 前記送信装置は、前記インターリーブ装置によって順序
   が並び替えられた単位符号系列を前記通信路に出力し、 前記通信路を介して前記単位符号系列を受信する前記受
   信装置は、 １つの入出力系統を有しており、固有のアドレスが付さ
   れた第２記憶領域それぞれに、単位符号系列を記憶する
   受信側記憶素子と、 各前記第２記憶領域に書き込まれている単位符号系列を
   読み出すために、第３の順序で第２記憶領域の読出アド
   レスを指定する受信側読出アドレス指定手段と、 前記受信装置が受信した単位符号系列を第２記憶領域に
   書き込むために、前記第３の順序とは異なる第４の順序
   で、当該第２記憶領域の書込アドレスを指定する受信側
   書込アドレス指定手段とを含む、デインターリーブ装置
   を備え、 前記デインターリーブ装置においては、前記読出アドレ
   ス指定手段と前記書込アドレス指定手段とが交互に動作
   することによって、読み出される際の単位符号系列の順
   序を、前記送信側記憶素子に書き込まれる際の単位符号
   系列の順序に復元し、 これによって、前記通信路上で生じうるバースト誤りを
   ランダムな誤りに変換する、通信システム。
8. 【請求項８】 前記送信側および受信側記憶素子は、最
   下位アドレスが付された記憶領域から最上位アドレスが
   付された記憶領域までに、単位符号系列を記憶し、 前記送信側読出アドレス指定手段は、前記最下位アドレ
   スを起点として不連続的に、第１記憶領域の読出アドレ
   スを指定し、 前記送信側書込アドレス指定手段は、前記最下位アドレ
   スから前記最上位アドレスまで連続的に、第１記憶領域
   の書込アドレスを指定し、 前記受信側読出アドレス指定手段は、最下位アドレスと
   は異なるアドレスを起点として不連続的に、第２記憶領
   域の読出アドレスを指定し、 前記受信側書込アドレス指定手段は、前記最下位アドレ
   スから最上位アドレスまで連続的に、第２記憶領域の書
   込アドレスを指定する、請求項７に記載の通信システ
   ム。
9. 【請求項９】 前記送信側および受信側記憶素子は、最
   下位アドレスが付された記憶領域から最上位アドレスが
   付された記憶領域までに、単位符号系列を記憶し、 前記送信側読出アドレス指定手段は、前記最下位アドレ
   スから前記最上位アドレスまで連続的に、第１記憶領域
   の読出アドレスを指定し、 前記送信側書込アドレス指定手段は、前記最下位アドレ
   スを起点として不連続的に、第１記憶領域の書込アドレ
   スを指定し、 前記受信側読出アドレス指定手段は、最下位アドレスか
   ら最上位アドレスまで連続的に、第２記憶領域の読出ア
   ドレスを指定し、 前記受信側書込アドレス指定手段は、前記最下位アドレ
   スとは異なるアドレスを起点として不連続的に、第２記
   憶領域の書込アドレスを指定する、請求項７に記載の通
   信システム。