JPH09294070A - 高速ｐｌｌ回路 - Google Patents
高速ｐｌｌ回路Info
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- JPH09294070A JPH09294070A JP8107413A JP10741396A JPH09294070A JP H09294070 A JPH09294070 A JP H09294070A JP 8107413 A JP8107413 A JP 8107413A JP 10741396 A JP10741396 A JP 10741396A JP H09294070 A JPH09294070 A JP H09294070A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】切り替え速度向上とジッタ、スプリアス低減が
最適化された高速ＰＬＬ回路及びそれを用いた高速シン
セサイザを設計、実現すること。 【解決手段】位相比較器１の一つの入力がＰＬＬ回路の
入力に対応し、位相比較器１の出力にループフィルタ２
が結合し、ループフィルタ２の出力にＶＣＯ３が結合
し、ＶＣＯ３の出力がＰＬＬ回路の出力に対応し、上記
ＶＣＯ３の出力と位相比較器の他の入力との間に分周器
が挿入される閉ループにおいて、閉ループ伝達関数がガ
ウス関数となるように、ループフィルタ２の回路形式、
回路定数を決定する。
最適化された高速ＰＬＬ回路及びそれを用いた高速シン
セサイザを設計、実現すること。 【解決手段】位相比較器１の一つの入力がＰＬＬ回路の
入力に対応し、位相比較器１の出力にループフィルタ２
が結合し、ループフィルタ２の出力にＶＣＯ３が結合
し、ＶＣＯ３の出力がＰＬＬ回路の出力に対応し、上記
ＶＣＯ３の出力と位相比較器の他の入力との間に分周器
が挿入される閉ループにおいて、閉ループ伝達関数がガ
ウス関数となるように、ループフィルタ２の回路形式、
回路定数を決定する。
Description
【０００１】
【発明の属する技術分野】本発明は、高速ＰＬＬ回路に
関し、特に、例えば、ディジタル携帯電話無線機やその
他の通信機等に使用される周波数シンセサイザに適用さ
れるＰＬＬ回路の構成に関し、周波数の制御の目標値が
変更された場合に速やかに応答する高速のシンセサイザ
に好適な高速ＰＬＬ回路に関する。
関し、特に、例えば、ディジタル携帯電話無線機やその
他の通信機等に使用される周波数シンセサイザに適用さ
れるＰＬＬ回路の構成に関し、周波数の制御の目標値が
変更された場合に速やかに応答する高速のシンセサイザ
に好適な高速ＰＬＬ回路に関する。
【０００２】
【従来の技術】ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌ
ｏｏｐ）回路の代表的な応用例として、位相比較器、ル
ープフィルタ、電圧制御発振器（ＶＣＯ）及び分周器か
らなる閉ループ制御系としてのＰＬＬ周波数シンセサイ
ザは公知である。
ｏｏｐ）回路の代表的な応用例として、位相比較器、ル
ープフィルタ、電圧制御発振器（ＶＣＯ）及び分周器か
らなる閉ループ制御系としてのＰＬＬ周波数シンセサイ
ザは公知である。
【０００３】携帯電話がディジタル化されるに伴い、例
えば、ＰＨＳ携帯電話においても、１.９GHz帯、３００
kHzの周波数帯域で、７７波の周波数を、ミリセカンド
またはマイクロセカンドのオーダで切り替える高速のＰ
ＬＬ周波数シンセサイザが要求されている。
えば、ＰＨＳ携帯電話においても、１.９GHz帯、３００
kHzの周波数帯域で、７７波の周波数を、ミリセカンド
またはマイクロセカンドのオーダで切り替える高速のＰ
ＬＬ周波数シンセサイザが要求されている。
【０００４】従来技術のＰＬＬ周波数シンセサイザの構
成法に関しては、一般にはラグリードと呼ばれるフィル
タを用いた方法が採られており、その設計法は例えば、
「ベル システム テクニカルジャーナル」１９８０年
５月号の第１２７ないし１３６頁に詳細に述べられてい
る。同文献に示されている回路のループフィルタを用い
たＰＬＬの特性は現在のディジタル無線機への適用を考
えた場合、十分ではない。その理由は、前記従来技術を
適用してＰＬＬの高速化を図る場合、設計者の勘と経験
から、元になる回路構成形式を仮定して、計算機による
数値解析から当該回路構成の各構成要素の最適値を探す
方法を用いるが、この様な方法では最初に仮定した回路
構成形式が最高速を実現できるものでない限り最高の高
速化ができないばかりでなく、たとえ回路構成形式が適
正でも数値探索の手法で最適な回路定数が求まる保証が
なく、結果として十分に高速なＰＬＬを実現できない問
題があった。
成法に関しては、一般にはラグリードと呼ばれるフィル
タを用いた方法が採られており、その設計法は例えば、
「ベル システム テクニカルジャーナル」１９８０年
５月号の第１２７ないし１３６頁に詳細に述べられてい
る。同文献に示されている回路のループフィルタを用い
たＰＬＬの特性は現在のディジタル無線機への適用を考
えた場合、十分ではない。その理由は、前記従来技術を
適用してＰＬＬの高速化を図る場合、設計者の勘と経験
から、元になる回路構成形式を仮定して、計算機による
数値解析から当該回路構成の各構成要素の最適値を探す
方法を用いるが、この様な方法では最初に仮定した回路
構成形式が最高速を実現できるものでない限り最高の高
速化ができないばかりでなく、たとえ回路構成形式が適
正でも数値探索の手法で最適な回路定数が求まる保証が
なく、結果として十分に高速なＰＬＬを実現できない問
題があった。
【０００５】
【発明が解決しようとする課題】本発明の目的は、ＰＬ
Ｌ周波数シンセサイザの特性において、ジッタやスプリ
アスを低減する様にループフィルタの特性を定めると周
波数切り替え速度が低下し、また周波数の切り替え速度
を上げようとするとジッタやスプリアスが増大するとい
う相反する現象を踏まえ、切り替え速度の向上とジッ
タ、スプリアスの低減とを最適化することにより、高速
のＰＬＬ周波数シンセサイザを実現し、ひいては現在の
無線機に適用できる高速のＰＬＬ周波数シンセサイザの
設計及び実現を可能にすることである。
Ｌ周波数シンセサイザの特性において、ジッタやスプリ
アスを低減する様にループフィルタの特性を定めると周
波数切り替え速度が低下し、また周波数の切り替え速度
を上げようとするとジッタやスプリアスが増大するとい
う相反する現象を踏まえ、切り替え速度の向上とジッ
タ、スプリアスの低減とを最適化することにより、高速
のＰＬＬ周波数シンセサイザを実現し、ひいては現在の
無線機に適用できる高速のＰＬＬ周波数シンセサイザの
設計及び実現を可能にすることである。
【０００６】また、本発明の他の目的は、高速ＰＬＬ内
のループフィルタの回路構成形式を最適化し、また同回
路の最適な回路定数を決定する手法を確立することにあ
る。
のループフィルタの回路構成形式を最適化し、また同回
路の最適な回路定数を決定する手法を確立することにあ
る。
【０００７】
【課題を解決するための手段】高速ＰＬＬの設計要因
は、高速性と自動制御である。
は、高速性と自動制御である。
【０００８】まず高速性について述べると、ＰＬＬの高
速性の限界は、雑音による制約と位相比較器での標本化
のため発生する制約の２つが挙げられる。基本的に雑音
が存在する系の動作速度とその系の出力端で得られる結
果の精度とは一対一の関係があり、速い速度と高い精度
を同時に実現することはできない。また標本化定理を無
視した高速化も実現できない。
速性の限界は、雑音による制約と位相比較器での標本化
のため発生する制約の２つが挙げられる。基本的に雑音
が存在する系の動作速度とその系の出力端で得られる結
果の精度とは一対一の関係があり、速い速度と高い精度
を同時に実現することはできない。また標本化定理を無
視した高速化も実現できない。
【０００９】次に自動制御については、閉ループ制御が
一般的であり、且つその制御ループの安定性が課題とな
る。
一般的であり、且つその制御ループの安定性が課題とな
る。
【００１０】高速性と自動制御に関するこれらの課題
は、制御ループを閉じた時どのような特性になるかを解
析してＰＬＬ回路を設計するのではなく、最も望ましい
制御特性を与えて逆に閉ループ特性を求め、その閉ルー
プ特性を実現するループフィルタを設計することにより
解決される。
は、制御ループを閉じた時どのような特性になるかを解
析してＰＬＬ回路を設計するのではなく、最も望ましい
制御特性を与えて逆に閉ループ特性を求め、その閉ルー
プ特性を実現するループフィルタを設計することにより
解決される。
【００１１】周波数特性が平坦な雑音を含む系に於いて
最も雑音抑圧効果が高く、且つ動作速度の速い特性につ
いてはガウス特性であることが自動制御の分野で既に解
明されている。従って、ＰＬＬ回路の閉ループ制御系に
この特性を採用すれば最も速い高速ＰＬＬ回路が構成で
きる可能性がある。
最も雑音抑圧効果が高く、且つ動作速度の速い特性につ
いてはガウス特性であることが自動制御の分野で既に解
明されている。従って、ＰＬＬ回路の閉ループ制御系に
この特性を採用すれば最も速い高速ＰＬＬ回路が構成で
きる可能性がある。
【００１２】本発明の基本的な特徴は、閉ループ部を有
するＰＬＬ回路において、ＰＬＬ回路全体の伝達特性
を、ほぼガウス特性とすれば、前記閉ループ部の閉ルー
プ伝達特性もほぼガウス特性となるように構成できるこ
とを見い出し、前記閉ループ部の最適構成を実現可能と
したものである。
するＰＬＬ回路において、ＰＬＬ回路全体の伝達特性
を、ほぼガウス特性とすれば、前記閉ループ部の閉ルー
プ伝達特性もほぼガウス特性となるように構成できるこ
とを見い出し、前記閉ループ部の最適構成を実現可能と
したものである。
【００１３】本発明の特徴を列挙すれば、次の通りであ
る。
る。
【００１４】本発明の一特徴は、閉ループ部を有するＰ
ＬＬ回路において、前記閉ループ部の閉ループ伝達特性
がほぼガウス特性となるように構成した高速ＰＬＬ回路
である。
ＬＬ回路において、前記閉ループ部の閉ループ伝達特性
がほぼガウス特性となるように構成した高速ＰＬＬ回路
である。
【００１５】本発明の他の特徴は、ループフィルタを含
む閉ループ部を有するＰＬＬ回路において、前記閉ルー
プ部の閉ループ伝達特性がほぼガウス特性となるよう
に、前記ループフィルタを構成した高速ＰＬＬ回路であ
る。
む閉ループ部を有するＰＬＬ回路において、前記閉ルー
プ部の閉ループ伝達特性がほぼガウス特性となるよう
に、前記ループフィルタを構成した高速ＰＬＬ回路であ
る。
【００１６】本発明の他の特徴は、位相比較器及びルー
プフィルタを含む閉ループ部を有するＰＬＬ回路におい
て、前記閉ループ部の閉ループ伝達特性がほぼガウス特
性となるように、前記ループフィルタを構成した高速Ｐ
ＬＬ回路である。
プフィルタを含む閉ループ部を有するＰＬＬ回路におい
て、前記閉ループ部の閉ループ伝達特性がほぼガウス特
性となるように、前記ループフィルタを構成した高速Ｐ
ＬＬ回路である。
【００１７】本発明の他の特徴は、サンプルホールド形
の位相比較器及びループフィルタを含む閉ループ部を有
するＰＬＬ回路において、前記閉ループ部の閉ループ伝
達特性がほぼガウス特性となるように、前記ループフィ
ルタを構成した高速ＰＬＬ回路である。
の位相比較器及びループフィルタを含む閉ループ部を有
するＰＬＬ回路において、前記閉ループ部の閉ループ伝
達特性がほぼガウス特性となるように、前記ループフィ
ルタを構成した高速ＰＬＬ回路である。
【００１８】本発明の他の特徴は、チャージポンプ形の
位相比較器及びループフィルタを含む閉ループ部を有す
るＰＬＬ回路において、前記閉ループ部の閉ループ伝達
特性がほぼガウス特性となるように、前記ループフィル
タを構成した高速ＰＬＬ回路である。
位相比較器及びループフィルタを含む閉ループ部を有す
るＰＬＬ回路において、前記閉ループ部の閉ループ伝達
特性がほぼガウス特性となるように、前記ループフィル
タを構成した高速ＰＬＬ回路である。
【００１９】本発明の他の特徴は、閉ループ部の閉ルー
プ伝達特性を表す閉ループ伝達関数が、ガウス関数の逆
数のマクローリン展開の有限項の逆数であることを特徴
とする上記諸特徴のいずれかに記載の高速ＰＬＬ回路で
ある。
プ伝達特性を表す閉ループ伝達関数が、ガウス関数の逆
数のマクローリン展開の有限項の逆数であることを特徴
とする上記諸特徴のいずれかに記載の高速ＰＬＬ回路で
ある。
【００２０】本発明の他の特徴は、マクローリン展開の
有限項数が奇数次である、上記特徴記載の高速ＰＬＬ回
路である。
有限項数が奇数次である、上記特徴記載の高速ＰＬＬ回
路である。
【００２１】本発明の他の特徴は、マクローリン展開の
有限項数が５次以下の奇数次である、上記特徴記載の高
速ＰＬＬ回路である。
有限項数が５次以下の奇数次である、上記特徴記載の高
速ＰＬＬ回路である。
【００２２】本発明の他の特徴は、サンプルホールド形
の位相比較器及びループフィルタを含む閉ループ部を有
するＰＬＬ回路において、前記閉ループ部の閉ループ伝
達特性を表す閉ループ伝達関数が、ガウス特性と積分の
ラプラス演算子との積である高速ＰＬＬ回路である。
の位相比較器及びループフィルタを含む閉ループ部を有
するＰＬＬ回路において、前記閉ループ部の閉ループ伝
達特性を表す閉ループ伝達関数が、ガウス特性と積分の
ラプラス演算子との積である高速ＰＬＬ回路である。
【００２３】本発明の他の特徴は、サンプルホールド形
の位相比較器及びループフィルタを含む閉ループ部を有
するＰＬＬ回路において、前記閉ループ部の閉ループ伝
達特性を表す閉ループ伝達関数が、ガウス特性と、積分
のラプラス演算子と、一次の零点及び二つの一次の極を
有するラプラス演算子との積である高速ＰＬＬ回路であ
る。
の位相比較器及びループフィルタを含む閉ループ部を有
するＰＬＬ回路において、前記閉ループ部の閉ループ伝
達特性を表す閉ループ伝達関数が、ガウス特性と、積分
のラプラス演算子と、一次の零点及び二つの一次の極を
有するラプラス演算子との積である高速ＰＬＬ回路であ
る。
【００２４】以下に本発明による高速ＰＬＬ回路の実施
の形態を、その設計法の詳細とともに順次説明する。
の形態を、その設計法の詳細とともに順次説明する。
【００２５】
【発明の実施の形態】まず、ガウス特性の伝達関数が与
えられたときに、その伝達関数を実現する回路を設計す
る手法について説明する。
えられたときに、その伝達関数を実現する回路を設計す
る手法について説明する。
【００２６】ガウス特性の伝達関数（出力／入力）Ｇ
（ｊω）は、角周波数ωの関数として数式〔１〕のよう
に表される。
（ｊω）は、角周波数ωの関数として数式〔１〕のよう
に表される。
【００２７】
【数１】
【００２８】これは伝達関数Ｇ（ｊω）の絶対値を表し
たものである。これから伝達関数Ｇ（ｊω）の絶対値の
２乗|Ｇ（ｊω）|2は、数式〔２〕となる。
たものである。これから伝達関数Ｇ（ｊω）の絶対値の
２乗|Ｇ（ｊω）|2は、数式〔２〕となる。
【００２９】
【数２】
【００３０】実際の回路を設計するためには、|Ｇ（ｊ
ω）|2から、ラプラス演算子伝達関数Ｇ（ｓ）を求める
必要があるが、次にこの手順を説明する。
ω）|2から、ラプラス演算子伝達関数Ｇ（ｓ）を求める
必要があるが、次にこの手順を説明する。
【００３１】伝達関数Ｇ（ｓ）は、図１に示すように、
入力及び出力の実時間関数を、それぞれ、Ｖin(ｓ)、Ｖ
out(ｓ)とすれば、それぞれについてラプラス変換を行
い、その比をとって、数式〔３〕のように定義される。
入力及び出力の実時間関数を、それぞれ、Ｖin(ｓ)、Ｖ
out(ｓ)とすれば、それぞれについてラプラス変換を行
い、その比をとって、数式〔３〕のように定義される。
【００３２】
【数３】
【００３３】Ｇ（ｓ）は、その定義の性格から、一般に
ラプラス演算子ｓの実係数有理関数となり、次の共役関
係が成り立ち、従って、その零点と極は共役関係とな
る。
ラプラス演算子ｓの実係数有理関数となり、次の共役関
係が成り立ち、従って、その零点と極は共役関係とな
る。
【００３４】
【数４】
【００３５】このように定義された関数Ｇ（ｓ）にｓ＝
ｊωを代入したとき、その絶対値が角周波数ωの伝達率
を表し、その時の位相が入出力間の位相差を表す。
ｊωを代入したとき、その絶対値が角周波数ωの伝達率
を表し、その時の位相が入出力間の位相差を表す。
【００３６】このような性質を前提に、角周波数ωにつ
いての伝達率の絶対値が与えられたときに、その伝達関
数Ｇ（ｓ）を逆に求める手順について説明する。
いての伝達率の絶対値が与えられたときに、その伝達関
数Ｇ（ｓ）を逆に求める手順について説明する。
【００３７】いま、Ｇ（ｊω）の絶対値の２乗について
考えると、数式〔５〕のように書くことができる。
考えると、数式〔５〕のように書くことができる。
【００３８】
【数５】
【００３９】ここで、Ｇ（ｓ）の関数を一般的に、Ｇ
（ｓ）＝ｇ（ｓ）／ｈ（ｓ）と書き表すと、ｇ（ｓ）、
ｈ（ｓ）はそれぞれｓの実係数多項式となり、その根は
共役となる。従って、Ｇ（ｓ）・Ｇ（−ｓ）について分
子、分母それぞれの高次方程式を解くと、その根はｓ平
面の上下左右いずれに対しても対象な配置で得られる。
この配置からＧ（ｓ）の零点と極を定めるが、上下左右
対称に配置された零点または極からｓ平面の右側の共役
対または左側の共役対の、いずれか片方の共役対を選択
して、それらを組み合わせてＧ（ｓ）を合成することと
なる。このとき、Ｇ（ｓ）が発振をしないで安定である
との条件から、その極はｓ平面の虚軸を除く左半面にな
るように選択する。零点については本質的な制約はない
が、最小位相推移型にする場合にはｓ平面の虚軸を含む
左半面になるように選択する。
（ｓ）＝ｇ（ｓ）／ｈ（ｓ）と書き表すと、ｇ（ｓ）、
ｈ（ｓ）はそれぞれｓの実係数多項式となり、その根は
共役となる。従って、Ｇ（ｓ）・Ｇ（−ｓ）について分
子、分母それぞれの高次方程式を解くと、その根はｓ平
面の上下左右いずれに対しても対象な配置で得られる。
この配置からＧ（ｓ）の零点と極を定めるが、上下左右
対称に配置された零点または極からｓ平面の右側の共役
対または左側の共役対の、いずれか片方の共役対を選択
して、それらを組み合わせてＧ（ｓ）を合成することと
なる。このとき、Ｇ（ｓ）が発振をしないで安定である
との条件から、その極はｓ平面の虚軸を除く左半面にな
るように選択する。零点については本質的な制約はない
が、最小位相推移型にする場合にはｓ平面の虚軸を含む
左半面になるように選択する。
【００４０】ｇ及びｈを用いてＧ（ｊω）の絶対値の２
乗は、数式〔６〕となる。
乗は、数式〔６〕となる。
【００４１】
【数６】
【００４２】いま、ｇ（ｓ）、ｈ（ｓ）は、ｓの実係数
多項式であるので、これを偶数部と奇数部に分けて考え
ると、例えば、ｇ（ｓ）に関して、次の数式〔７〕、
〔８〕及び
多項式であるので、これを偶数部と奇数部に分けて考え
ると、例えば、ｇ（ｓ）に関して、次の数式〔７〕、
〔８〕及び
〔９〕が成り立つ。なお、ｈ（ｓ）について
も同様の式が成り立つことは明らかであるが、煩雑さを
避けるために記載を省略する。
も同様の式が成り立つことは明らかであるが、煩雑さを
避けるために記載を省略する。
【００４３】
【数７】
【００４４】しかるに、奇多項式の２乗及び隅多項式の
２乗はそれぞれ隅多項式になる。従ってｇ（ｓ）・ｇ
（−ｓ）はｓの隅多項式になるから、次の数式〔１０〕
のように書き表せる。
２乗はそれぞれ隅多項式になる。従ってｇ（ｓ）・ｇ
（−ｓ）はｓの隅多項式になるから、次の数式〔１０〕
のように書き表せる。
【００４５】
【数８】
【００４６】この結果から、ｇ（ｊω）・ｇ（−ｊω）
は、数式〔１１〕のようになる。
は、数式〔１１〕のようになる。
【００４７】
【数９】
【００４８】数式〔１０〕のｓの式と、数式〔１１〕の
ｊωの式とを比較すると（４ｌ＋２）乗の係数の符号が
反転していることがわかる。
ｊωの式とを比較すると（４ｌ＋２）乗の係数の符号が
反転していることがわかる。
【００４９】前述したように、数式〔７〕ないし数式
〔１１〕は、ｈ（ｓ）、ｈ（−ｓ）、ｈ（ｓ）・ｈ（−
ｓ）、ｈ（ｊω）・ｈ（−ｊω）についても同様に成り
立つ。
〔１１〕は、ｈ（ｓ）、ｈ（−ｓ）、ｈ（ｓ）・ｈ（−
ｓ）、ｈ（ｊω）・ｈ（−ｊω）についても同様に成り
立つ。
【００５０】従って、最初の目的のＧ（ｓ）、すなわ
ち、ｇ（ｓ）とｈ（ｓ）を求めるためには、所望の|ｇ
（ｊω）|2及び|ｈ（ｊω）|2に対して、それぞれ、|ｇ
（ｊω）|2及び|ｈ（ｊω）|2の（４ｌ＋２）乗の係数
の符号を反転し、且つωをｓと書き換えて、数式〔１
２〕及び数式〔１３〕の二つの高次方程式を作り、それ
ぞれの高次方程式を解くことにより、Ｇ（ｓ）を求める
ことができる。
ち、ｇ（ｓ）とｈ（ｓ）を求めるためには、所望の|ｇ
（ｊω）|2及び|ｈ（ｊω）|2に対して、それぞれ、|ｇ
（ｊω）|2及び|ｈ（ｊω）|2の（４ｌ＋２）乗の係数
の符号を反転し、且つωをｓと書き換えて、数式〔１
２〕及び数式〔１３〕の二つの高次方程式を作り、それ
ぞれの高次方程式を解くことにより、Ｇ（ｓ）を求める
ことができる。
【００５１】
【数１０】
【００５２】例えば、ｎ＝２の場合、|Ｇ（ｊω）|
2は、数式〔１４〕となる。
2は、数式〔１４〕となる。
【００５３】
【数１１】
【００５４】これから、Ｇ（ｓ）・Ｇ（−ｓ）は、数式
〔１５〕として求まる。
〔１５〕として求まる。
【００５５】
【数１２】
【００５６】従って、安定性確保の条件を考慮し、ｓ平
面の虚軸を除く左半面の極を集めると、所要のＧ（ｓ）
が、数式〔１６〕として得られる。
面の虚軸を除く左半面の極を集めると、所要のＧ（ｓ）
が、数式〔１６〕として得られる。
【００５７】
【数１３】
【００５８】同様に、ｎ＝１０の場合は、|Ｇ（ｊω）|
2は、数式〔１７〕で与えられる。
2は、数式〔１７〕で与えられる。
【００５９】
【数１４】
【００６０】従って、Ｇ（ｓ）・Ｇ（−ｓ）は、数式
〔１８〕となる。
〔１８〕となる。
【００６１】
【数１５】
【００６２】ここで、数式〔１８〕において、極ｓ１、
ｓ２、ｓ３、ｓ４及びｓ５の値は次の数式〔１９〕の通
りである。
ｓ２、ｓ３、ｓ４及びｓ５の値は次の数式〔１９〕の通
りである。
【００６３】
【数１６】
【００６４】以上、制御系全体の伝達特性は、ガウス特
性が最適であり、その伝達特性が、角周波数ωのガウス
関数で与えられたときに、その伝達特性を実現するラプ
ラス関数の求め方を述べたが、次に、ＰＬＬ回路のよう
に、閉ループ部を含む制御系において、上記制御系全体
のガウス特性を実現する閉ループ特性の求め方について
説明する。
性が最適であり、その伝達特性が、角周波数ωのガウス
関数で与えられたときに、その伝達特性を実現するラプ
ラス関数の求め方を述べたが、次に、ＰＬＬ回路のよう
に、閉ループ部を含む制御系において、上記制御系全体
のガウス特性を実現する閉ループ特性の求め方について
説明する。
【００６５】いま、図２に示すように、伝達路Ａ及び帰
還路Ｂを含む閉ループ部Ｔを有する制御系の伝達特性Ｈ
は、数式〔２０〕で表される。
還路Ｂを含む閉ループ部Ｔを有する制御系の伝達特性Ｈ
は、数式〔２０〕で表される。
【００６６】
【数１７】
【００６７】一般に、一巡ループ特性Ｔは複素周波数ｓ
の有理関数となり、帰還路の特性Ｂはｓに無関係の定数
となることが多い。
の有理関数となり、帰還路の特性Ｂはｓに無関係の定数
となることが多い。
【００６８】いま、Ｔを数式〔２１〕のように仮定す
る。
る。
【００６９】
【数１８】
【００７０】数式〔２０〕及び数式〔２１〕から、制御
系の伝達特性Ｈは、数式〔２２〕のようになる。
系の伝達特性Ｈは、数式〔２２〕のようになる。
【００７１】
【数１９】
【００７２】ところで、Ｎ次のマクローリン展開で近似
したガウス特性Ｇは、数式〔２３〕のように表現でき
る。
したガウス特性Ｇは、数式〔２３〕のように表現でき
る。
【００７３】
【数２０】
【００７４】数式〔２２〕と数式〔２３〕を比較して、
数式〔２２〕のＨの式を変形すると、数式〔２４〕が得
られる。
数式〔２２〕のＨの式を変形すると、数式〔２４〕が得
られる。
【００７５】
【数２１】
【００７６】ここで、次の置き換えを行う。
【００７７】
【数２２】
【００７８】この置き換えにより、Ｈは、数式〔２５〕
のようになる。
のようになる。
【００７９】
【数２３】
【００８０】先に述べたように帰還路の特性Ｂが定数で
あるとすると、数式〔２５〕から明らかなように、Ｇが
ガウス特性であれば、Ｈもガウス特性となり、その応答
出力振幅が異なるのみである。
あるとすると、数式〔２５〕から明らかなように、Ｇが
ガウス特性であれば、Ｈもガウス特性となり、その応答
出力振幅が異なるのみである。
【００８１】ところで、数式〔２０〕において、直流に
おけるＴの値Ｔ（０）は、数式〔２６〕となる。
おけるＴの値Ｔ（０）は、数式〔２６〕となる。
【００８２】
【数２４】
【００８３】この条件を用いて、ｂN及びｂ0を解くと、
それぞれ、数式〔２７〕及び数式〔２８〕が得られる。
それぞれ、数式〔２７〕及び数式〔２８〕が得られる。
【００８４】
【数２５】
【００８５】数式〔２７〕及び数式〔２８〕のｂN及び
ｂ0を、数式〔２０〕に代入すると、Ｔは、数式〔２
９〕となる。
ｂ0を、数式〔２０〕に代入すると、Ｔは、数式〔２
９〕となる。
【００８６】
【数２６】
【００８７】ここで、Ｔ（０）は、例えば、ＡＧＣ回路
であれば、入力変動を１／（１＋Ｔ（０））に圧縮して
出力するという自動制御系の制御能力に関係する重要な
値である。それ故、要求仕様からＴ（０）を定めてＴを
決定することになる。
であれば、入力変動を１／（１＋Ｔ（０））に圧縮して
出力するという自動制御系の制御能力に関係する重要な
値である。それ故、要求仕様からＴ（０）を定めてＴを
決定することになる。
【００８８】数式〔２０〕又は数式〔２９〕で説明した
一巡ループ特性Ｔの例は、直流での一巡ループ特性Ｔ
（０）が有限な値０の場合について適用できるが、ＰＬ
Ｌ回路のように制御ループに本質的に積分要素が入るた
めに、Ｔ（０）→∞となる場合には適用できない。そこ
で、次にＰＬＬ回路の場合について一巡ループ特性Ｔを
求める手順につき説明する。
一巡ループ特性Ｔの例は、直流での一巡ループ特性Ｔ
（０）が有限な値０の場合について適用できるが、ＰＬ
Ｌ回路のように制御ループに本質的に積分要素が入るた
めに、Ｔ（０）→∞となる場合には適用できない。そこ
で、次にＰＬＬ回路の場合について一巡ループ特性Ｔを
求める手順につき説明する。
【００８９】図３は、ＰＬＬ回路の基本的なブロック構
成を示すものである。位相比較器１の一つの入力が、Ｐ
ＬＬ回路の入力に対応し、位相比較器１の出力にループ
フィルタ２が結合し、ループフィルタ２の出力に電圧制
御発振器（ＶＣＯ）３が結合する。ＶＣＯの出力は、Ｐ
ＬＬ回路の出力に対応し、ＶＣＯの出力は分岐され、分
周器４を介し位相比較器１のもう一つの入力に結合す
る。
成を示すものである。位相比較器１の一つの入力が、Ｐ
ＬＬ回路の入力に対応し、位相比較器１の出力にループ
フィルタ２が結合し、ループフィルタ２の出力に電圧制
御発振器（ＶＣＯ）３が結合する。ＶＣＯの出力は、Ｐ
ＬＬ回路の出力に対応し、ＶＣＯの出力は分岐され、分
周器４を介し位相比較器１のもう一つの入力に結合す
る。
【００９０】同図に示されるように、ＰＬＬ回路は、一
般的に、位相比較器１、ループフィルタ２及びＶＣＯ
（電圧制御発振器）３からなる伝達路と、分周器４から
なる帰還路とにより構成される閉ループ部を含んでい
る。このような閉ループ部を含む構成のＰＬＬ回路の場
合には、ＶＣＯでの周波数と位相の読み変えのために積
分要素が入るので、先に示した一巡ループ特性Ｔの数式
（２０）の右辺に上記積分特性を表す項を追加する必要
がある。位相比較器１の代表的なものとして、サンプル
ホールド形位相比較器及びチャージポンプ形位相比較器
がある。以下それぞれの場合につき一巡ループ特性Ｔを
求める手順を説明する。
般的に、位相比較器１、ループフィルタ２及びＶＣＯ
（電圧制御発振器）３からなる伝達路と、分周器４から
なる帰還路とにより構成される閉ループ部を含んでい
る。このような閉ループ部を含む構成のＰＬＬ回路の場
合には、ＶＣＯでの周波数と位相の読み変えのために積
分要素が入るので、先に示した一巡ループ特性Ｔの数式
（２０）の右辺に上記積分特性を表す項を追加する必要
がある。位相比較器１の代表的なものとして、サンプル
ホールド形位相比較器及びチャージポンプ形位相比較器
がある。以下それぞれの場合につき一巡ループ特性Ｔを
求める手順を説明する。
【００９１】まず、位相比較器がサンプルホールド形の
場合、積分項としては、１／ｓが入るので、一巡ループ
特性Ｔは、数式〔３０〕となる。
場合、積分項としては、１／ｓが入るので、一巡ループ
特性Ｔは、数式〔３０〕となる。
【００９２】
【数２７】
【００９３】このＴの関数からＨを求めると数式〔３
１〕となる。
１〕となる。
【００９４】
【数２８】
【００９５】これを（Ｎ＋１）次マクローリン展開近似
のガウス特性と比較すると、関数Ｈは、数式〔３２〕と
なる。
のガウス特性と比較すると、関数Ｈは、数式〔３２〕と
なる。
【００９６】
【数２９】
【００９７】従って、ガウス特性を呈する一巡ループ特
性Ｔは、数式〔３３〕で得られる。
性Ｔは、数式〔３３〕で得られる。
【００９８】
【数３０】
【００９９】次に、チャージポンプ形の位相比較器の場
合は、ＶＣＯでの周波数と位相の読み変えのために積分
要素が入るほかに、さらにチャージ用として積分要素が
追加される。これによって、一次の積分項のままでは自
動制御系が発振に至る。発振をさせないために制御ルー
プ利得が０デシベルの近傍で位相を戻してやる必要があ
り、この目的でいわゆるラグリードフィルタと呼ばれる
特性（ｓ＋ａ）／ｓ（ｓ＋ｂ）を追加する。従って、こ
の場合の一巡ループ特性Ｔは、数式〔３４〕となる。
合は、ＶＣＯでの周波数と位相の読み変えのために積分
要素が入るほかに、さらにチャージ用として積分要素が
追加される。これによって、一次の積分項のままでは自
動制御系が発振に至る。発振をさせないために制御ルー
プ利得が０デシベルの近傍で位相を戻してやる必要があ
り、この目的でいわゆるラグリードフィルタと呼ばれる
特性（ｓ＋ａ）／ｓ（ｓ＋ｂ）を追加する。従って、こ
の場合の一巡ループ特性Ｔは、数式〔３４〕となる。
【０１００】
【数３１】
【０１０１】これからＨは、数式〔３５〕となる。
【０１０２】
【数３２】
【０１０３】数式〔３５〕のＨの極の配置について、
（Ｎ＋２）次マクローリン展開近似のガウス特性と比較
して、数式〔３６〕を得る。
（Ｎ＋２）次マクローリン展開近似のガウス特性と比較
して、数式〔３６〕を得る。
【０１０４】
【数３３】
【０１０５】これからＴは、数式〔３７〕となる。
【０１０６】
【数３４】
【０１０７】なお、Ｈの零点については次のように考え
る。伝達関数Ｈの出力の応答はＨの極を複素周波数とす
る減衰振動となるが、このとき零点はそれら減衰振動の
位相と振幅を決定する役目をはたしているのみであり減
衰振動の周波数や時定数には無関係である。従って、位
相比較器がチャージポンプ形の場合、伝達関数はガウス
特性にはならないが、時間応答の減衰時定数には影響が
ないので、Ｈの極のみガウス関数と一致させて制御系を
構成する。
る。伝達関数Ｈの出力の応答はＨの極を複素周波数とす
る減衰振動となるが、このとき零点はそれら減衰振動の
位相と振幅を決定する役目をはたしているのみであり減
衰振動の周波数や時定数には無関係である。従って、位
相比較器がチャージポンプ形の場合、伝達関数はガウス
特性にはならないが、時間応答の減衰時定数には影響が
ないので、Ｈの極のみガウス関数と一致させて制御系を
構成する。
【０１０８】上記の設計法に従ってＰＬＬを設計すれ
ば、ガウス特性を有限のマクローリン展開で近似してい
る点をのぞけば、サンプルホールド形又は積分効果的に
これと同等の排他論理和形若しくは乗算器形の位相比較
器、さらには、チャージポンプ形位相比較器を用いるＰ
ＬＬ回路を、原理的に最高速にする回路形式、回路定数
が一意に決定され、高速なＰＬＬ回路が実現される。
ば、ガウス特性を有限のマクローリン展開で近似してい
る点をのぞけば、サンプルホールド形又は積分効果的に
これと同等の排他論理和形若しくは乗算器形の位相比較
器、さらには、チャージポンプ形位相比較器を用いるＰ
ＬＬ回路を、原理的に最高速にする回路形式、回路定数
が一意に決定され、高速なＰＬＬ回路が実現される。
【０１０９】
【実施例】次に、本発明を実施例に基づいてより具体的
に説明する。
に説明する。
【０１１０】図４は、図３のＰＬＬ回路における位相比
較器１として、チャージポンプ形位相比較器を用いた場
合の、本発明による高速ＰＬＬ回路の第１の実施例にお
けるループフィルタ２の回路図である。その構成は、入
力端子に並列に抵抗１１と容量１２の直列素子が結合
し、続いて、容量１３が並列に接続され、続いて容量２
０とインダクタ１９の並列素子が直列に結合し、続いて
容量１６が並列に結合して、５次のフィルタとなってい
る。図４に示す５次のフィルタの回路形式は、図３で示
されるＰＬＬ回路の閉ループ伝達関数がガウス特性を示
すように、数式〔３４〕から次の数式〔３８〕で与えら
れ、同式を満足するように自動的に決定される。
較器１として、チャージポンプ形位相比較器を用いた場
合の、本発明による高速ＰＬＬ回路の第１の実施例にお
けるループフィルタ２の回路図である。その構成は、入
力端子に並列に抵抗１１と容量１２の直列素子が結合
し、続いて、容量１３が並列に接続され、続いて容量２
０とインダクタ１９の並列素子が直列に結合し、続いて
容量１６が並列に結合して、５次のフィルタとなってい
る。図４に示す５次のフィルタの回路形式は、図３で示
されるＰＬＬ回路の閉ループ伝達関数がガウス特性を示
すように、数式〔３４〕から次の数式〔３８〕で与えら
れ、同式を満足するように自動的に決定される。
【０１１１】
【数３５】
【０１１２】図５は、図４の本発明によるループフィル
タに対応する従来技術のループフィルタの回路図であ
り、入力端子に並列に抵抗１１と容量１２の直列素子が
結合し続いて、容量１３が並列に接続され、続いてバッ
ファアンプ３１が直列に結合し、続いて抵抗３２が直列
に結合し、続いて容量３３が並列に結合し、続いて容量
３５とインダクタ３４の並列素子が直列に結合し、続い
て容量３６が並列に結合し、続いて抵抗３７が結合し
て、６次のフィルタを構成している。
タに対応する従来技術のループフィルタの回路図であ
り、入力端子に並列に抵抗１１と容量１２の直列素子が
結合し続いて、容量１３が並列に接続され、続いてバッ
ファアンプ３１が直列に結合し、続いて抵抗３２が直列
に結合し、続いて容量３３が並列に結合し、続いて容量
３５とインダクタ３４の並列素子が直列に結合し、続い
て容量３６が並列に結合し、続いて抵抗３７が結合し
て、６次のフィルタを構成している。
【０１１３】フィルタの次数を偶数に選ぶと、数式〔３
４〕の後半の分数分母の斉次多項式の次数が奇数とな
り、このときの閉ループ伝達関数Ｔを満足するフィルタ
回路では、ループフィルタ２の入力に並列に結合する容
量が削除されるため、ループフィルタ２にパルス状の信
号成分が引加された場合に、このパルス波形を平滑する
ことができず、閉ループの動作が不安定になり好ましく
ない。すなわち、チャージポンプ形の位相比較器の場
合、チャージポンプ回路の出力は電流源と見なすことが
できるので、チャージポンプ回路の出力に直接、ループ
フィルタを結合するのが電力伝達効率向上のため望まし
い。従って、チャージポンプ回路の出力を平滑するルー
プフィルタ入力に並列に挿入される容量の必要性が生じ
るので、チャージポンプ形の位相比較器を用いたＰＬＬ
回路の場合は、ループフィルタの次数は奇数次にするこ
とが要請される。
４〕の後半の分数分母の斉次多項式の次数が奇数とな
り、このときの閉ループ伝達関数Ｔを満足するフィルタ
回路では、ループフィルタ２の入力に並列に結合する容
量が削除されるため、ループフィルタ２にパルス状の信
号成分が引加された場合に、このパルス波形を平滑する
ことができず、閉ループの動作が不安定になり好ましく
ない。すなわち、チャージポンプ形の位相比較器の場
合、チャージポンプ回路の出力は電流源と見なすことが
できるので、チャージポンプ回路の出力に直接、ループ
フィルタを結合するのが電力伝達効率向上のため望まし
い。従って、チャージポンプ回路の出力を平滑するルー
プフィルタ入力に並列に挿入される容量の必要性が生じ
るので、チャージポンプ形の位相比較器を用いたＰＬＬ
回路の場合は、ループフィルタの次数は奇数次にするこ
とが要請される。
【０１１４】図５に示されるループフィルタを有する従
来技術のＰＬＬ回路の場合、その回路形式から伝達関数
をガウス関数にすることが原理的に不可能であり、本発
明からなるＰＬＬと比べ動作速度が原理的に低下する。
これに対して、図４に示す本発明の第１の実施例によれ
ばチャージポンプ形位相比較器を用いているＰＬＬの閉
ループ伝達関数をガウス関数にできるため高速にループ
内を伝送する信号を安定化するＰＬＬ動作を実現できる
効果がある。
来技術のＰＬＬ回路の場合、その回路形式から伝達関数
をガウス関数にすることが原理的に不可能であり、本発
明からなるＰＬＬと比べ動作速度が原理的に低下する。
これに対して、図４に示す本発明の第１の実施例によれ
ばチャージポンプ形位相比較器を用いているＰＬＬの閉
ループ伝達関数をガウス関数にできるため高速にループ
内を伝送する信号を安定化するＰＬＬ動作を実現できる
効果がある。
【０１１５】本発明の第２の実施例を、図６を用いて説
明する。本実施例は、図４のループフィルタと同等の動
作を、インダクタ（図４のインダクタ１９）を用いるこ
となく実現したものである。その構成は、入力端子に並
列に抵抗１１と容量１２の直列素子が結合し続いて、容
量１３が並列に接続され、続いて抵抗１４が直列に結合
され、続いて抵抗１５が直列に結合され、続いて容量１
６が並列に結合され、続いてバッファアンプ１７が直列
に結合され、バッファアンプ１７の出力がループフィル
タの出力に結合し、ループフィルタの出力と抵抗１４、
１５の結合点との間に帰還容量１８が挿入されている。
上記したように、本実施例は、図４のループフィルタと
同等の動作を、インダクタを用いることなく実現できる
のでループフィルタ回路の小型化、集積回路化に効果が
ある。
明する。本実施例は、図４のループフィルタと同等の動
作を、インダクタ（図４のインダクタ１９）を用いるこ
となく実現したものである。その構成は、入力端子に並
列に抵抗１１と容量１２の直列素子が結合し続いて、容
量１３が並列に接続され、続いて抵抗１４が直列に結合
され、続いて抵抗１５が直列に結合され、続いて容量１
６が並列に結合され、続いてバッファアンプ１７が直列
に結合され、バッファアンプ１７の出力がループフィル
タの出力に結合し、ループフィルタの出力と抵抗１４、
１５の結合点との間に帰還容量１８が挿入されている。
上記したように、本実施例は、図４のループフィルタと
同等の動作を、インダクタを用いることなく実現できる
のでループフィルタ回路の小型化、集積回路化に効果が
ある。
【０１１６】本発明の第３の実施例を、図７を用いて説
明する。本実施例は、図３のＰＬＬ回路の構成図におい
て、位相比較器１として、サンプルホールド形位相比較
器を用いた場合のループフィルタの構成例である。その
構成は、入力端子に直列に抵抗４１が結合し続いて、容
量４２が並列に接続され、続いて容量４４とインダクタ
４３の並列素子が直列に結合し、続いて容量４６が並列
に結合している。ループフィルタ２に入力する位相比較
器が、サンプルホールド形位相比較器の場合には、位相
比較器１内のサンプルホールド回路（図示省略）の出力
は、電圧源とこれに直列に結合されている負荷抵抗と見
なすことができ、チャージポンプ形位相比較器に見られ
るようなパルス性信号に対する閉ループ回路の不安定化
の問題は生じない。従って、図７のループフィルタ次数
は４次でありガウス特性を示すべき閉ループ伝達関数Ｔ
は次の数式〔３９〕になり、その回路形式は図７のよう
に自動的に決定される。
明する。本実施例は、図３のＰＬＬ回路の構成図におい
て、位相比較器１として、サンプルホールド形位相比較
器を用いた場合のループフィルタの構成例である。その
構成は、入力端子に直列に抵抗４１が結合し続いて、容
量４２が並列に接続され、続いて容量４４とインダクタ
４３の並列素子が直列に結合し、続いて容量４６が並列
に結合している。ループフィルタ２に入力する位相比較
器が、サンプルホールド形位相比較器の場合には、位相
比較器１内のサンプルホールド回路（図示省略）の出力
は、電圧源とこれに直列に結合されている負荷抵抗と見
なすことができ、チャージポンプ形位相比較器に見られ
るようなパルス性信号に対する閉ループ回路の不安定化
の問題は生じない。従って、図７のループフィルタ次数
は４次でありガウス特性を示すべき閉ループ伝達関数Ｔ
は次の数式〔３９〕になり、その回路形式は図７のよう
に自動的に決定される。
【０１１７】
【数３６】
【０１１８】上記第３の実施例によれば、サンプルホー
ルド形位相比較器を用いたＰＬＬ回路の閉ループ伝達関
数Ｔをガウス関数にできるため高速にループ内を伝送す
る信号を安定化するＰＬＬ動作を実現できる効果があ
る。
ルド形位相比較器を用いたＰＬＬ回路の閉ループ伝達関
数Ｔをガウス関数にできるため高速にループ内を伝送す
る信号を安定化するＰＬＬ動作を実現できる効果があ
る。
【０１１９】
【発明の効果】本発明によれば、閉ループ伝達関数がガ
ウス関数であるＰＬＬ回路を実現でき、ＰＬＬ回路中の
ループフィルタの次数に対応して回路形式が自動的に決
定されるので、原理的に最も応答速度が早く、最も部品
点数の少ない、従って最も損失の少ない高速ＰＬＬ回路
を実現することができる。
ウス関数であるＰＬＬ回路を実現でき、ＰＬＬ回路中の
ループフィルタの次数に対応して回路形式が自動的に決
定されるので、原理的に最も応答速度が早く、最も部品
点数の少ない、従って最も損失の少ない高速ＰＬＬ回路
を実現することができる。
【０１２０】本発明による高速ＰＬＬ回路を用いること
により、与えられたループフィルタの次数にたいして原
理的に最も高速な周波数シンセサイザを実現することが
できる。
により、与えられたループフィルタの次数にたいして原
理的に最も高速な周波数シンセサイザを実現することが
できる。
【図１】一般の２端子対伝達回路のブロック図。
【図２】閉ループを含む２端子対伝達回路を簡略化して
示すブロック図。
示すブロック図。
【図３】本発明の対象となるＰＬＬ回路のブロック図。
【図４】本発明の第１の実施例によるチャージポンプ形
位相比較器を有する高速ＰＬＬ回路用のループフィルタ
の回路図。
位相比較器を有する高速ＰＬＬ回路用のループフィルタ
の回路図。
【図５】従来技術によるチャージポンプ形位相比較器を
有するＰＬＬ回路用のループフィルタの回路図。
有するＰＬＬ回路用のループフィルタの回路図。
【図６】本発明の第２の実施例によるチャージポンプ形
位相比較器を有する高速ＰＬＬ用のループフィルタの回
路図。
位相比較器を有する高速ＰＬＬ用のループフィルタの回
路図。
【図７】本発明の第３の実施例によるサンプルホールド
形位相比較器を有する高速ＰＬＬのループフィルタの回
路図。
形位相比較器を有する高速ＰＬＬのループフィルタの回
路図。
１…位相比較器、２…ループフィルタ、３…ＶＣＯ、４
…分周器、１１、１４、１５、３２、３７、４１…抵
抗、１２、１３、１６、１８、２０、３３、３５、３６
…容量、１９、３４…インダクタ、１７、３１…バッフ
ァアンプ
…分周器、１１、１４、１５、３２、３７、４１…抵
抗、１２、１３、１６、１８、２０、３３、３５、３６
…容量、１９、３４…インダクタ、１７、３１…バッフ
ァアンプ
Claims (16)
- 【請求項１】閉ループ部を有するＰＬＬ回路において、
前記閉ループ部の閉ループ伝達特性がほぼガウス特性と
なるように構成したことを特徴とする高速ＰＬＬ回路。 - 【請求項２】ループフィルタを含む閉ループ部を有する
ＰＬＬ回路において、前記閉ループ部の閉ループ伝達特
性がほぼガウス特性となるように、前記ループフィルタ
を構成したことを特徴とする高速ＰＬＬ回路。 - 【請求項３】位相比較器及びループフィルタを含む閉ル
ープ部を有するＰＬＬ回路において、前記閉ループ部の
閉ループ伝達特性がほぼガウス特性となるように、前記
ループフィルタを構成したことを特徴とする高速ＰＬＬ
回路。 - 【請求項４】サンプルホールド形の位相比較器及びルー
プフィルタを含む閉ループ部を有するＰＬＬ回路におい
て、前記閉ループ部の閉ループ伝達特性がほぼガウス特
性となるように、前記ループフィルタを構成したことを
特徴とする高速ＰＬＬ回路。 - 【請求項５】チャージポンプ形の位相比較器及びループ
フィルタを含む閉ループ部を有するＰＬＬ回路におい
て、前記閉ループ部の閉ループ伝達特性がほぼガウス特
性となるように、前記ループフィルタを構成したことを
特徴とする高速ＰＬＬ回路。 - 【請求項６】閉ループ部の閉ループ伝達特性を表す閉ル
ープ伝達関数が、ガウス関数の逆数のマクローリン展開
の有限項の逆数であることを特徴とする請求項１ないし
請求項５のいずれかに記載の高速ＰＬＬ回路。 - 【請求項７】マクローリン展開の有限項数が奇数次であ
ることを特徴とする請求項６に記載の高速ＰＬＬ回路。 - 【請求項８】マクローリン展開の有限項数が５次以下の
奇数次であることを特徴とする請求項６に記載の高速Ｐ
ＬＬ回路。 - 【請求項９】閉ループ部の閉ループ伝達特性を表す閉ル
ープ伝達関数が、ガウス特性と積分のラプラス演算子と
の積であることを特徴とする請求項１ないし請求項５の
いずれかに記載の高速ＰＬＬ回路。 - 【請求項１０】閉ループ部の閉ループ伝達特性を表す閉
ループ伝達関数が、ガウス特性と、積分のラプラス演算
子と、一次の零点及び二つの一次の極を有するラプラス
演算子との積であることを特徴とする請求項１ないし請
求項５のいずれかに記載の高速ＰＬＬ回路。 - 【請求項１１】二つの一次の極のうち一つの極が零であ
ることを特徴とする請求項１０記載の高速ＰＬＬ回路。 - 【請求項１２】閉ループ中にサンプルホールド回路を含
むことを特徴とする請求項１記載の高速ＰＬＬ回路。 - 【請求項１３】閉ループ中にチャージポンプ回路を含む
ことを特徴とする請求項１記載の高速ＰＬＬ回路。 - 【請求項１４】サンプルホールド形、排他的論理和形及
び乗算器形のいずれかの位相比較器を用いたＰＬＬシン
セサイザに含まれることを特徴とする請求項１記載の高
速ＰＬＬ回路。 - 【請求項１５】有限項のマクローリン展開の逆数で表現
される関数の、前記有限展開項数と一致する個数の極の
配置をガウス特性に一致させ更に伝達零点をつけ加えた
ことを特徴とする請求項６記載の高速ＰＬＬ回路。 - 【請求項１６】五次のループフィルタを含むことを特徴
とする請求項２記載の高速ＰＬＬ回路。
Priority Applications (2)
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|---|---|---|---|
| JP10741396A JP3369843B2 (ja) | 1996-04-26 | 1996-04-26 | 高速ｐｌｌ回路 |
| US08/840,019 US5977838A (en) | 1996-04-26 | 1997-04-24 | High-speed phase-locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10741396A JP3369843B2 (ja) | 1996-04-26 | 1996-04-26 | 高速ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09294070A true JPH09294070A (ja) | 1997-11-11 |
| JP3369843B2 JP3369843B2 (ja) | 2003-01-20 |
Family
ID=14458527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10741396A Expired - Fee Related JP3369843B2 (ja) | 1996-04-26 | 1996-04-26 | 高速ｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5977838A (ja) |
| JP (1) | JP3369843B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009506665A (ja) * | 2005-08-24 | 2009-02-12 | クゥアルコム・インコーポレイテッド | 同期および追跡動作モードを有する位相同期ループシステム |
| WO2012093458A1 (en) * | 2011-01-06 | 2012-07-12 | Asahi Kasei Microdevices Corporation | Loop filter buffer with level shifter |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE10313884A1 (de) * | 2003-03-27 | 2004-12-09 | Frauenhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. (FHG) | Frequenzgenerator mit einer Phasenregelschleife |
| EP2930847A1 (en) * | 2014-04-08 | 2015-10-14 | Dialog Semiconductor B.V. | Fast settling phase locked loop (pll) with optimum spur reduction |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369376A (en) * | 1991-11-29 | 1994-11-29 | Standard Microsystems, Inc. | Programmable phase locked loop circuit and method of programming same |
-
1996
- 1996-04-26 JP JP10741396A patent/JP3369843B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-24 US US08/840,019 patent/US5977838A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009506665A (ja) * | 2005-08-24 | 2009-02-12 | クゥアルコム・インコーポレイテッド | 同期および追跡動作モードを有する位相同期ループシステム |
| WO2012093458A1 (en) * | 2011-01-06 | 2012-07-12 | Asahi Kasei Microdevices Corporation | Loop filter buffer with level shifter |
| JP2013532914A (ja) * | 2011-01-06 | 2013-08-19 | 旭化成エレクトロニクス株式会社 | レベルシフタを備えたループフィルタバッファ |
| US8552772B2 (en) | 2011-01-06 | 2013-10-08 | Asahi Kasei Microdevices Corporation | Loop filter buffer with level shifter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3369843B2 (ja) | 2003-01-20 |
| US5977838A (en) | 1999-11-02 |
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