JPH09284071A - 低速周波数ホッピング通信用無線受信機の自動利得制御回路 - Google Patents
低速周波数ホッピング通信用無線受信機の自動利得制御回路Info
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- JPH09284071A JPH09284071A JP8118245A JP11824596A JPH09284071A JP H09284071 A JPH09284071 A JP H09284071A JP 8118245 A JP8118245 A JP 8118245A JP 11824596 A JP11824596 A JP 11824596A JP H09284071 A JPH09284071 A JP H09284071A
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Abstract
(57)【要約】
【課題】ＩＦ段から検出される受信電界強度信号ＲＳＳ
Ｉを利用して自動利得制御を行う無線受信機を周波数ホ
ッピング通信に用いたときの不具合を軽減する。 【解決手段】ＲＳＳＩ信号をディジタル値に変換して入
力レベル記憶回路１２に入力する。入力レベル記憶回路
１２は、ホッピングタイミングｇに同期して制御回路１
５から出力される書込み信号ｋ１，読出し信号ｋ２，ス
イッチ切替信号ｋ３に従って、ホッピングごとに周波数
に対応するＲＳＳＩ値の書込み、シフト，読出しを行
い、同じ周波数の前回のＲＳＳＩ値を読出しアドレスｃ
として制御係数メモリ１３から制御データｄを出力して
制御を行うように構成した。
Ｉを利用して自動利得制御を行う無線受信機を周波数ホ
ッピング通信に用いたときの不具合を軽減する。 【解決手段】ＲＳＳＩ信号をディジタル値に変換して入
力レベル記憶回路１２に入力する。入力レベル記憶回路
１２は、ホッピングタイミングｇに同期して制御回路１
５から出力される書込み信号ｋ１，読出し信号ｋ２，ス
イッチ切替信号ｋ３に従って、ホッピングごとに周波数
に対応するＲＳＳＩ値の書込み、シフト，読出しを行
い、同じ周波数の前回のＲＳＳＩ値を読出しアドレスｃ
として制御係数メモリ１３から制御データｄを出力して
制御を行うように構成した。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル無線通信
機に関するもので、特に、数十シンボル毎に伝送周波数
を切り替える低速周波数ホッピング通信における無線受
信機の自動利得制御（ＡＧＣ：Automatic Gain Contro
l）回路に関するものである。
機に関するもので、特に、数十シンボル毎に伝送周波数
を切り替える低速周波数ホッピング通信における無線受
信機の自動利得制御（ＡＧＣ：Automatic Gain Contro
l）回路に関するものである。
【０００２】
【従来の技術】図１は、フィードフォワード制御型ＡＧ
Ｃ回路を用いた従来の無線受信機の一構成例であり、ス
ーパーヘテロダイン受信機の要部ブロック図である。図
において、１は高周波増幅段（ＲＦＡ）、２はミキサ、
３は局部発振器、４は中間周波増幅段（ＩＦＡ）、５は
復調検波器、６はベースバンド回路、７はアナログ／デ
ィジタル変換器（Ａ／Ｄ）、８は制御係数メモリ、９は
ディジタル／アナログ変換器（Ｄ／Ａ）、１０は受信機
全体を制御する制御部、２０はＡＧＣ回路である。
Ｃ回路を用いた従来の無線受信機の一構成例であり、ス
ーパーヘテロダイン受信機の要部ブロック図である。図
において、１は高周波増幅段（ＲＦＡ）、２はミキサ、
３は局部発振器、４は中間周波増幅段（ＩＦＡ）、５は
復調検波器、６はベースバンド回路、７はアナログ／デ
ィジタル変換器（Ａ／Ｄ）、８は制御係数メモリ、９は
ディジタル／アナログ変換器（Ｄ／Ａ）、１０は受信機
全体を制御する制御部、２０はＡＧＣ回路である。
【０００３】この構成例におけるＡＧＣは、ＩＦＡ４か
ら検出される受信電界強度信号ＲＳＳＩ（Received Sig
nal Strength Indicator）電圧のＡ／Ｄ変換値を制御係
数メモリ８のアドレスとして制御データを読出し、Ｄ／
Ａ変換した信号を制御信号としてＩＦＡ４の初段に与え
ＩＦＡ４の出力電力を一定値に保持するように制御を行
う。ＩＦＡ４の増幅利得制御には、ＩＦＡ４の入力端に
電圧制御減衰器（ＶＣＡ：Voltage Controled Attenuat
er）を設けてその減衰量を制御するのが一般的である。
制御係数メモリ８に記憶させる制御データは、ＲＳＳＩ
のレベルが小さいときにはＩＦＡ４の入力レベルを大き
くし、ＲＳＳＩのレベルが大きいときには入力レベルを
小さく抑えるような値に設定する。以上のようなＡＧＣ
を用いることにより、ある程度の振幅変動を吸収するこ
とができる。
ら検出される受信電界強度信号ＲＳＳＩ（Received Sig
nal Strength Indicator）電圧のＡ／Ｄ変換値を制御係
数メモリ８のアドレスとして制御データを読出し、Ｄ／
Ａ変換した信号を制御信号としてＩＦＡ４の初段に与え
ＩＦＡ４の出力電力を一定値に保持するように制御を行
う。ＩＦＡ４の増幅利得制御には、ＩＦＡ４の入力端に
電圧制御減衰器（ＶＣＡ：Voltage Controled Attenuat
er）を設けてその減衰量を制御するのが一般的である。
制御係数メモリ８に記憶させる制御データは、ＲＳＳＩ
のレベルが小さいときにはＩＦＡ４の入力レベルを大き
くし、ＲＳＳＩのレベルが大きいときには入力レベルを
小さく抑えるような値に設定する。以上のようなＡＧＣ
を用いることにより、ある程度の振幅変動を吸収するこ
とができる。
【０００４】
【発明が解決しようとする課題】しかし、上記従来の無
線受信機を、低速周波数ホッピング通信に用いた場合、
図２に示すように、伝送する周波数（ｆ０，ｆ１ ，ｆ
２）によってフェージング変動の受けかたに差があるた
め、受信レベルの変動は図２の太線で示すように不連続
で急激なレベル変動になってしまう。このような場合、
伝送周波数が変わった時点でそれまでの制御を継続する
のは好ましくない。
線受信機を、低速周波数ホッピング通信に用いた場合、
図２に示すように、伝送する周波数（ｆ０，ｆ１ ，ｆ
２）によってフェージング変動の受けかたに差があるた
め、受信レベルの変動は図２の太線で示すように不連続
で急激なレベル変動になってしまう。このような場合、
伝送周波数が変わった時点でそれまでの制御を継続する
のは好ましくない。
【０００５】ＡＧＣは、ＲＳＳＩのレベルが目標制御値
になるようにＩＦＡ４の入力電力を制御するので、例え
ば、ｆ０（Ｄ１：目標値よりもレベル大）からｆ１（Ｄ
２：目標値よりもレベル小）にホッピングしたとき、Ｄ
１に対してレベルを小さくするように制御を行っている
ので、ｆ１にホッピングした直後も受信電力が小さい
（Ｄ２）にもかかわらず、さらにレベルを下げるような
制御をしてしまう（図２の＊１）ことになり、適正な制
御値に収束するまでの時間が長くなってしまう。その結
果、周波数ホッピング直後は、一時的に受信レベルが制
御しきれず、正しいデータ判定が不能になってしまう。
このように、従来のＡＧＣ回路では、低速周波数ホッピ
ング通信で発生する不連続で急激なレベルの変動に対し
ては正確な追従ができず復調データが欠落する等の欠点
がある。
になるようにＩＦＡ４の入力電力を制御するので、例え
ば、ｆ０（Ｄ１：目標値よりもレベル大）からｆ１（Ｄ
２：目標値よりもレベル小）にホッピングしたとき、Ｄ
１に対してレベルを小さくするように制御を行っている
ので、ｆ１にホッピングした直後も受信電力が小さい
（Ｄ２）にもかかわらず、さらにレベルを下げるような
制御をしてしまう（図２の＊１）ことになり、適正な制
御値に収束するまでの時間が長くなってしまう。その結
果、周波数ホッピング直後は、一時的に受信レベルが制
御しきれず、正しいデータ判定が不能になってしまう。
このように、従来のＡＧＣ回路では、低速周波数ホッピ
ング通信で発生する不連続で急激なレベルの変動に対し
ては正確な追従ができず復調データが欠落する等の欠点
がある。
【０００６】本発明は、このような欠点を改善するため
に行ったもので、低速周波数ホッピング通信に適用した
場合でも正確に追従できるＡＧＣ回路を提供することを
目的とする。
に行ったもので、低速周波数ホッピング通信に適用した
場合でも正確に追従できるＡＧＣ回路を提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明の低速周波数ホッ
ピング通信用無線受信機の自動利得制御（ＡＧＣ）回路
は、数十シンボル間隔周期で複数の周波数を巡回ホッピ
ングする低速周波数ホッピング通信の電波を受信して中
間周波増幅段から検出される受信電界強度信号電圧をデ
ィジタル値に変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器
の出力を入力し、該入力を２出力に切替え出力する第１
のスイッチと、該第１のスイッチの一方から出力される
前記複数の周波数に対応する受信電界強度信号電圧のデ
ィジタル値を順次記憶する先入れ先出しのデータ保持メ
モリと、該データ保持メモリの読出し出力と前記第１の
スイッチの他方の出力を切替え出力する第２のスイッチ
とが設けられ、外部からの書込み信号，読出し信号，切
替え信号に従って動作する入力レベル記憶回路と、該入
力レベル記憶回路の出力を読出しアドレスとして予め記
憶された前記受信電界強度信号電圧のディジタル値に対
応する前記中間周波増幅段の利得制御データを出力する
制御係数メモリと、該利得制御データをアナログ値に変
換して前記中間周波増幅段の利得制御信号として出力す
るＤ／Ａ変換器と、周波数ホッピングタイミングに同期
した前記書込み信号，読出し信号，切替え信号を生成し
て前記入力レベル記憶回路に供給し、周波数ホッピング
するごとに前記第１，第２のスイッチを前記データ保持
メモリ側に切替えて入力ディジタル値の書込みを行った
後同一周波数の前回のディジタル値を読出して前記制御
係数メモリに対する読出しアドレスとして出力し、次に
該第１，第２のスイッチを他方に切替えて次のホッピン
グタイミングまで入力値をそのまま読出しアドレスとし
て出力させる制御回路とが備えられたことを特徴とする
ものである。
ピング通信用無線受信機の自動利得制御（ＡＧＣ）回路
は、数十シンボル間隔周期で複数の周波数を巡回ホッピ
ングする低速周波数ホッピング通信の電波を受信して中
間周波増幅段から検出される受信電界強度信号電圧をデ
ィジタル値に変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器
の出力を入力し、該入力を２出力に切替え出力する第１
のスイッチと、該第１のスイッチの一方から出力される
前記複数の周波数に対応する受信電界強度信号電圧のデ
ィジタル値を順次記憶する先入れ先出しのデータ保持メ
モリと、該データ保持メモリの読出し出力と前記第１の
スイッチの他方の出力を切替え出力する第２のスイッチ
とが設けられ、外部からの書込み信号，読出し信号，切
替え信号に従って動作する入力レベル記憶回路と、該入
力レベル記憶回路の出力を読出しアドレスとして予め記
憶された前記受信電界強度信号電圧のディジタル値に対
応する前記中間周波増幅段の利得制御データを出力する
制御係数メモリと、該利得制御データをアナログ値に変
換して前記中間周波増幅段の利得制御信号として出力す
るＤ／Ａ変換器と、周波数ホッピングタイミングに同期
した前記書込み信号，読出し信号，切替え信号を生成し
て前記入力レベル記憶回路に供給し、周波数ホッピング
するごとに前記第１，第２のスイッチを前記データ保持
メモリ側に切替えて入力ディジタル値の書込みを行った
後同一周波数の前回のディジタル値を読出して前記制御
係数メモリに対する読出しアドレスとして出力し、次に
該第１，第２のスイッチを他方に切替えて次のホッピン
グタイミングまで入力値をそのまま読出しアドレスとし
て出力させる制御回路とが備えられたことを特徴とする
ものである。
【０００８】
【発明の実施の形態】以下、本発明を詳細に説明する。
図３は本発明に基づくＡＧＣ回路の一構成例図、図４は
その入力レベル記憶回路１２の一構成例図、図５はその
入力レベル記憶回路１２の動作説明図である。図におい
て、１〜６は図１の従来の構成と同じ部分である。１１
はＡ／Ｄ変換器、１２は入力レベル記憶回路、１３は制
御係数メモリ、１４はＤ／Ａ変換器、１５は制御回路、
３０はＡＧＣ回路である。
図３は本発明に基づくＡＧＣ回路の一構成例図、図４は
その入力レベル記憶回路１２の一構成例図、図５はその
入力レベル記憶回路１２の動作説明図である。図におい
て、１〜６は図１の従来の構成と同じ部分である。１１
はＡ／Ｄ変換器、１２は入力レベル記憶回路、１３は制
御係数メモリ、１４はＤ／Ａ変換器、１５は制御回路、
３０はＡＧＣ回路である。
【０００９】まず、ＩＦＡ４から検出されるＲＳＳＩ
（ａ）はＡ／Ｄ変換器１１においてディジタル値ＲＳＳ
Ｉ（ｂ）に変換される。次に、入力レベル記憶回路１２
は、制御係数メモリ１３に対する読出しアドレスｃを、
データ切替信号ｋ３に従ってメモリ保持データと瞬時デ
ータのどちらかに切り替え出力する。
（ａ）はＡ／Ｄ変換器１１においてディジタル値ＲＳＳ
Ｉ（ｂ）に変換される。次に、入力レベル記憶回路１２
は、制御係数メモリ１３に対する読出しアドレスｃを、
データ切替信号ｋ３に従ってメモリ保持データと瞬時デ
ータのどちらかに切り替え出力する。
【００１０】図２に示したように、低速周波数ホッピン
グ通信においては、周波数がホッピングする時に伝送路
状況が周波数によって異なることがあり、ＡＧＣの誤制
御を防ぐためにホッピング前後のレベルの変動を最小限
にすることが望ましい。最大フェージング周波数の低い
（１０〜２０Ｈｚ程度）伝搬路状況下においては、伝送
周波数が同じならば、十分短い時間区間でみればレベル
変動はわずかであると考えてよい。従って、図２のよう
な３波のホッピングを例に挙げると、Ｄ６における制御
データは、Ｄ５の時点の制御データを用いるよりも、同
じ周波数のＤ１の時点の制御データを用いる方がレベル
の連続性が高く、正しい制御値に収束する時間が短くな
るのは明らかである。
グ通信においては、周波数がホッピングする時に伝送路
状況が周波数によって異なることがあり、ＡＧＣの誤制
御を防ぐためにホッピング前後のレベルの変動を最小限
にすることが望ましい。最大フェージング周波数の低い
（１０〜２０Ｈｚ程度）伝搬路状況下においては、伝送
周波数が同じならば、十分短い時間区間でみればレベル
変動はわずかであると考えてよい。従って、図２のよう
な３波のホッピングを例に挙げると、Ｄ６における制御
データは、Ｄ５の時点の制御データを用いるよりも、同
じ周波数のＤ１の時点の制御データを用いる方がレベル
の連続性が高く、正しい制御値に収束する時間が短くな
るのは明らかである。
【００１１】制御係数メモリ１３のＲＯＭデータを参照
する場合、制御データｄは、読出しアドレスｃと一対一
の対応をもち、従来方式では、読出しアドレスはディジ
タル値ＲＳＳＩにほかならないが、制御データを記憶す
るには、ディジタル値ＲＳＳＩを記憶しておき、再び同
一周波数にホッピングしたときに、そのディジタル値Ｒ
ＳＳＩをアドレス値として制御データを読み出せば、制
御の連続性が確保できることがわかる。
する場合、制御データｄは、読出しアドレスｃと一対一
の対応をもち、従来方式では、読出しアドレスはディジ
タル値ＲＳＳＩにほかならないが、制御データを記憶す
るには、ディジタル値ＲＳＳＩを記憶しておき、再び同
一周波数にホッピングしたときに、そのディジタル値Ｒ
ＳＳＩをアドレス値として制御データを読み出せば、制
御の連続性が確保できることがわかる。
【００１２】例えば、図２の例で説明すると、Ｄ６の時
点の制御データを参照するディジタル値ＲＳＳＩ（読出
しアドレス）には、同一周波数で、以前使った最後の制
御データ（Ｄ１の時点の制御データ）を参照するディジ
タル値ＲＳＳＩ（読出しアドレス）を用いることにより
連続的な制御が可能になる。
点の制御データを参照するディジタル値ＲＳＳＩ（読出
しアドレス）には、同一周波数で、以前使った最後の制
御データ（Ｄ１の時点の制御データ）を参照するディジ
タル値ＲＳＳＩ（読出しアドレス）を用いることにより
連続的な制御が可能になる。
【００１３】図４は本発明の要部をなす入力レベル記憶
回路１２の回路構成例図であり、２１，２２は切替スイ
ッチ、２３はデータ保持メモリである。ｎはホッピング
周波数の数を示す。データ保持メモリ２３のレジスタ１
〜ｎへの書込み信号ｋ１，読出し信号ｋ２、及びスイッ
チ２１，２２の切替信号ｋ３は、図３の制御回路１５か
ら出力される。
回路１２の回路構成例図であり、２１，２２は切替スイ
ッチ、２３はデータ保持メモリである。ｎはホッピング
周波数の数を示す。データ保持メモリ２３のレジスタ１
〜ｎへの書込み信号ｋ１，読出し信号ｋ２、及びスイッ
チ２１，２２の切替信号ｋ３は、図３の制御回路１５か
ら出力される。
【００１４】以下、図５に従い、本発明の要部をなす入
力レベル記憶回路１２の詳細な動作説明を行う。図５は
本発明の動作を説明するタイムチャートであり、ｆ０，
ｆ１，ｆ２の順番で巡回ホッピングする場合を示す。
（Ａ）は各周波数におけるＲＳＳＩのレベルを示す。
（Ｂ）は周波数ホッピングのタイミングｇ、（Ｃ）は伝
送周波数、（Ｄ）は図４のｎ＝３のときのデータ保持メ
モリ２３の中のレジスタ１〜３の書込み、読出し内容を
示す。（Ｅ）は周波数ホッピングタイミングｇがｔ１と
ｔ２の間を拡大して示した動作であり、書込み信号ｋ
１，読出し信号ｋ２のタイミングと、スイッチ２１，２
２の切替信号ｋ３とその接続状態、制御データｄのサン
プリングタイミングと伝送周波数の切替時間を示す。
力レベル記憶回路１２の詳細な動作説明を行う。図５は
本発明の動作を説明するタイムチャートであり、ｆ０，
ｆ１，ｆ２の順番で巡回ホッピングする場合を示す。
（Ａ）は各周波数におけるＲＳＳＩのレベルを示す。
（Ｂ）は周波数ホッピングのタイミングｇ、（Ｃ）は伝
送周波数、（Ｄ）は図４のｎ＝３のときのデータ保持メ
モリ２３の中のレジスタ１〜３の書込み、読出し内容を
示す。（Ｅ）は周波数ホッピングタイミングｇがｔ１と
ｔ２の間を拡大して示した動作であり、書込み信号ｋ
１，読出し信号ｋ２のタイミングと、スイッチ２１，２
２の切替信号ｋ３とその接続状態、制御データｄのサン
プリングタイミングと伝送周波数の切替時間を示す。
【００１５】例えば、ｆ０，ｆ１，ｆ２の３つの周波数
で巡回ホッピングを行う場合、まず、タイミングｔ１に
おいてスイッチ２１，２２を側に切り替え、ホッピン
グする周波数の数に相当する深さ（ｎ）を持つデータ保
持メモリ２３に、ディジタル値ＲＳＳＩ（ｂ）の最新値
ｆ０（１）のレジスタ１への書き込みを行う（＊１）。
次に、データ保持メモリ２３から、１つ前の周波数ｆ１
受信時のレベル値にあたる最も古いメモリ保持データｆ
１（０）をレジスタ３から読出し、制御係数メモリ１３
の読出しアドレス（ｃ）とする（＊２）。そして、次の
制御データサンプルタイミング（＊５）の前に、スイッ
チ２１と２２を側に切り替え（＊３）、ディジタル値
ＲＳＳＩ（ｂ）の入力瞬時データをそのまま出力する。
ただし本方式では、周波数の切替えは、上記のメモリ保
持データの書込み後（＊６）に行われるものとする。
で巡回ホッピングを行う場合、まず、タイミングｔ１に
おいてスイッチ２１，２２を側に切り替え、ホッピン
グする周波数の数に相当する深さ（ｎ）を持つデータ保
持メモリ２３に、ディジタル値ＲＳＳＩ（ｂ）の最新値
ｆ０（１）のレジスタ１への書き込みを行う（＊１）。
次に、データ保持メモリ２３から、１つ前の周波数ｆ１
受信時のレベル値にあたる最も古いメモリ保持データｆ
１（０）をレジスタ３から読出し、制御係数メモリ１３
の読出しアドレス（ｃ）とする（＊２）。そして、次の
制御データサンプルタイミング（＊５）の前に、スイッ
チ２１と２２を側に切り替え（＊３）、ディジタル値
ＲＳＳＩ（ｂ）の入力瞬時データをそのまま出力する。
ただし本方式では、周波数の切替えは、上記のメモリ保
持データの書込み後（＊６）に行われるものとする。
【００１６】その後、次のタイミングｔ２まではレベル
の変動は連続的とみなせるので、瞬時データ（ｂ）を継
続して制御係数メモリ１３の読出しアドレスｃとして使
用する。この間（＊４）にデータ保持メモリ２３におい
て、データのシフトを行う。図５の例の場合、まず、レ
ジスタ２の内容をレジスタ３にコピーし、次に、レジス
タ１の内容をレジスタ２にコピーする。このようにし
て、次のｔ２のタイミングにおいて発生する新しいデー
タの書込み先（レジスタ１）をあけておく。
の変動は連続的とみなせるので、瞬時データ（ｂ）を継
続して制御係数メモリ１３の読出しアドレスｃとして使
用する。この間（＊４）にデータ保持メモリ２３におい
て、データのシフトを行う。図５の例の場合、まず、レ
ジスタ２の内容をレジスタ３にコピーし、次に、レジス
タ１の内容をレジスタ２にコピーする。このようにし
て、次のｔ２のタイミングにおいて発生する新しいデー
タの書込み先（レジスタ１）をあけておく。
【００１７】なお、データ保持メモリ２３をハードウェ
アで実現するには、先入れ先出し（ＦＩＦＯ：First In
First Out）メモリを使うと簡単である。ＦＩＦＯメモ
リは読出し動作と同時にデータのシフトも実行できる。
アで実現するには、先入れ先出し（ＦＩＦＯ：First In
First Out）メモリを使うと簡単である。ＦＩＦＯメモ
リは読出し動作と同時にデータのシフトも実行できる。
【００１８】また、データ保持メモリ２３の構成方法と
しては、上記のように、レジスタの中味を移動していく
のではなく、ｎ個のレジスタに対する読出しと書込みの
アドレスを、巡回的に変えながら読み書きを行うことに
よっても、等価な効果が得られる。例えば、図５の例で
説明する。（[ ] 内はレジスタ中味のデータを示してい
る） （イ）ｔ１のタイミングでの書込みアドレスがレジスタ
１〔ｆ０（１）〕、読出しアドレスがレジスタ２〔ｆ１
（０）〕、（ロ）ｔ２のタイミングでの書込みアドレス
がレジスタ２〔ｆ１（１）〕、読出しアドレスがレジス
タ３〔ｆ２（０）〕、（ハ）ｔ３のタイミングでの書込
みアドレスがレジスタ３〔ｆ２（１）〕、読出しアドレ
スがレジスタ１〔ｆ０（１）〕、（ニ）ｔ４のタイミン
グでの書込みアドレスがレジスタ１〔ｆ１（２）〕、読
出しアドレスがレジスタ２〔ｆ１（１）〕、（ホ）ｔ５
のタイミングでの書込みアドレスがレジスタ２〔ｆ２
（２）〕、読出しアドレスがレジスタ３〔ｆ３
（１）〕、となり、読み出される結果が等価であること
がわかる。
しては、上記のように、レジスタの中味を移動していく
のではなく、ｎ個のレジスタに対する読出しと書込みの
アドレスを、巡回的に変えながら読み書きを行うことに
よっても、等価な効果が得られる。例えば、図５の例で
説明する。（[ ] 内はレジスタ中味のデータを示してい
る） （イ）ｔ１のタイミングでの書込みアドレスがレジスタ
１〔ｆ０（１）〕、読出しアドレスがレジスタ２〔ｆ１
（０）〕、（ロ）ｔ２のタイミングでの書込みアドレス
がレジスタ２〔ｆ１（１）〕、読出しアドレスがレジス
タ３〔ｆ２（０）〕、（ハ）ｔ３のタイミングでの書込
みアドレスがレジスタ３〔ｆ２（１）〕、読出しアドレ
スがレジスタ１〔ｆ０（１）〕、（ニ）ｔ４のタイミン
グでの書込みアドレスがレジスタ１〔ｆ１（２）〕、読
出しアドレスがレジスタ２〔ｆ１（１）〕、（ホ）ｔ５
のタイミングでの書込みアドレスがレジスタ２〔ｆ２
（２）〕、読出しアドレスがレジスタ３〔ｆ３
（１）〕、となり、読み出される結果が等価であること
がわかる。
【００１９】次に、タイミングがｔ２になった時点で再
びスイッチ２１，２２を側に切り替え、データ保持メ
モリ２３のレベル値｛ｆ１（１）｝の書込みを行った
後、データ保持メモリ２３から最も古いメモリ保持デー
タ｛ｆ２（０）｝を読み出す。その後、次のＡ／Ｄサン
プルタイミングの前にスイッチ２１，２２を側に切り
替え、瞬時データ（ｂ）を入力するように切り替え、同
時にデータシフトを行う。以下、各ホッピングタイミン
グ〔図５のｔｍ（０≦ｍ≦∞）〕において同様の操作を
行う。
びスイッチ２１，２２を側に切り替え、データ保持メ
モリ２３のレベル値｛ｆ１（１）｝の書込みを行った
後、データ保持メモリ２３から最も古いメモリ保持デー
タ｛ｆ２（０）｝を読み出す。その後、次のＡ／Ｄサン
プルタイミングの前にスイッチ２１，２２を側に切り
替え、瞬時データ（ｂ）を入力するように切り替え、同
時にデータシフトを行う。以下、各ホッピングタイミン
グ〔図５のｔｍ（０≦ｍ≦∞）〕において同様の操作を
行う。
【００２０】制御回路１５は、上記データ保持メモリ２
３の読み書きに用いる書込み信号ｋ１、読出し信号ｋ２
およびデータ切替信号ｋ３を発生する。これらの制御信
号ｋは、制御部１０において公知のフレーム検出技術に
より検出したホッピングタイミングｇに同期させるもの
とする。
３の読み書きに用いる書込み信号ｋ１、読出し信号ｋ２
およびデータ切替信号ｋ３を発生する。これらの制御信
号ｋは、制御部１０において公知のフレーム検出技術に
より検出したホッピングタイミングｇに同期させるもの
とする。
【００２１】制御係数メモリ１３は、読出しアドレスｃ
をアドレスとして、自身のＲＯＭ内容（制御データｄ）
を読出し、Ｄ／Ａ変換器１４へ出力する。制御データｄ
は、ＩＦＡ４の出力レベルを一定に保つように装置固有
の特性にあわせて設定する。
をアドレスとして、自身のＲＯＭ内容（制御データｄ）
を読出し、Ｄ／Ａ変換器１４へ出力する。制御データｄ
は、ＩＦＡ４の出力レベルを一定に保つように装置固有
の特性にあわせて設定する。
【００２２】Ｄ／Ａ変換器１４は、制御データｄのＤ／
Ａ変換を行い、制御信号ｅをＩＦＡ４の入力段へ出力す
る。
Ａ変換を行い、制御信号ｅをＩＦＡ４の入力段へ出力す
る。
【００２３】ＩＦＡ４では、制御信号ｅを、ＶＣＡ（Vo
ltage Controled Attenuater）等の制御信号として用い
ることによりＩＦＡ４の入力レベルを制御する。
ltage Controled Attenuater）等の制御信号として用い
ることによりＩＦＡ４の入力レベルを制御する。
【００２４】
【発明の効果】以上、詳細に説明したように、本発明を
実施することにより、伝送周波数が周期的に切り替わる
周波数ホッピング通信においても、伝送周波数の切り替
えに起因する誤動作の少ないＡＧＣを実現することがで
きるなどの利点がある。
実施することにより、伝送周波数が周期的に切り替わる
周波数ホッピング通信においても、伝送周波数の切り替
えに起因する誤動作の少ないＡＧＣを実現することがで
きるなどの利点がある。
【図１】従来のＡＧＣ回路を有する受信機のブロック図
である。
である。
【図２】周波数ホッピング時のレベル変動とＡＧＣ動作
説明図である。
説明図である。
【図３】本発明のＡＧＣ回路の一構成例図である。
【図４】本発明の入力レベル記憶回路１２の一構成例図
である。
である。
【図５】本発明の入力レベル記憶回路１２の動作説明図
である。
である。
１ ＲＦＡ ２ ミキサ ３ 局部発振器 ４ ＩＦＡ ５ 復調検波器 ６ ベースバンド回路 ７，１１ Ａ／Ｄ変換器 ８，１３ 制御係数メモリ ９，１４ Ｄ／Ａ変換器 １０ 制御部 １２ 入力レベル記憶回路 １５ 制御回路 ２０，３０ ＡＧＣ回路
Claims (1)
- 【請求項１】 数十シンボル間隔周期で複数の周波数を
巡回ホッピングする低速周波数ホッピング通信の電波を
受信して中間周波増幅段から検出される受信電界強度信
号電圧をディジタル値に変換するＡ／Ｄ変換器と、 該Ａ／Ｄ変換器の出力を入力し、該入力を２出力に切替
え出力する第１のスイッチと、該第１のスイッチの一方
から出力される前記複数の周波数に対応する受信電界強
度信号電圧のディジタル値を順次記憶する先入れ先出し
のデータ保持メモリと、該データ保持メモリの読出し出
力と前記第１のスイッチの他方の出力を切替え出力する
第２のスイッチとが設けられ、外部からの書込み信号，
読出し信号，切替え信号に従って動作する入力レベル記
憶回路と、 該入力レベル記憶回路の出力を読出しアドレスとして予
め記憶された前記受信電界強度信号電圧のディジタル値
に対応する前記中間周波増幅段の利得制御データを出力
する制御係数メモリと、 該利得制御データをアナログ値に変換して前記中間周波
増幅段の利得制御信号として出力するＤ／Ａ変換器と、 周波数ホッピングタイミングに同期した前記書込み信
号，読出し信号，切替え信号を生成して前記入力レベル
記憶回路に供給し、周波数ホッピングするごとに前記第
１，第２のスイッチを前記データ保持メモリ側に切替え
て入力ディジタル値の書込みを行った後同一周波数の前
回のディジタル値を読出して前記制御係数メモリに対す
る読出しアドレスとして出力し、次に該第１，第２のス
イッチを他方に切替えて次のホッピングタイミングまで
入力値をそのまま読出しアドレスとして出力させる制御
回路とが備えられた低速周波数ホッピング通信用無線受
信機の自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8118245A JPH09284071A (ja) | 1996-04-17 | 1996-04-17 | 低速周波数ホッピング通信用無線受信機の自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8118245A JPH09284071A (ja) | 1996-04-17 | 1996-04-17 | 低速周波数ホッピング通信用無線受信機の自動利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09284071A true JPH09284071A (ja) | 1997-10-31 |
Family
ID=14731838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8118245A Pending JPH09284071A (ja) | 1996-04-17 | 1996-04-17 | 低速周波数ホッピング通信用無線受信機の自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09284071A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009135784A (ja) * | 2007-11-30 | 2009-06-18 | Ricoh Co Ltd | 無線受信装置 |
| JP2009147718A (ja) * | 2007-12-14 | 2009-07-02 | Ricoh Co Ltd | 無線通信装置、受信信号レベル調整方法、プログラム及びその記録媒体 |
| JP2012029158A (ja) * | 2010-07-26 | 2012-02-09 | Sony Corp | 受信装置、受信方法、プログラム、および受信システム |
| WO2020002437A1 (en) * | 2018-06-27 | 2020-01-02 | Nordic Semiconductor Asa | Automatic gain control |
| CN110830079A (zh) * | 2019-11-29 | 2020-02-21 | 小唐科技（上海）有限公司 | 一种跳频增益控制装置及控制方法 |
-
1996
- 1996-04-17 JP JP8118245A patent/JPH09284071A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US11804812B2 (en) | 2018-06-27 | 2023-10-31 | Nordic Semiconductor Asa | Automatic gain control |
| CN110830079A (zh) * | 2019-11-29 | 2020-02-21 | 小唐科技（上海）有限公司 | 一种跳频增益控制装置及控制方法 |
| CN110830079B (zh) * | 2019-11-29 | 2021-06-25 | 小唐科技（上海）有限公司 | 一种跳频增益控制装置及控制方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050203 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050215 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050712 |