JPH09284051A - 周波数逓倍回路 - Google Patents
周波数逓倍回路Info
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- JPH09284051A JPH09284051A JP12085896A JP12085896A JPH09284051A JP H09284051 A JPH09284051 A JP H09284051A JP 12085896 A JP12085896 A JP 12085896A JP 12085896 A JP12085896 A JP 12085896A JP H09284051 A JPH09284051 A JP H09284051A
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Abstract
(57)【要約】
【課題】全周波数にわたって安定化が図られ、しかも充
分な入力波抑圧比のとれる周波数帯域が広い周波数逓倍
回路を提供する。 【解決手段】ＦＥＴの出力整合回路のルート伝送線路１
（特性インピーダンス：Ｚ0 ）に、入力周波数ｆ0 にお
いてλ0 ／４（λ0 ：波長）の長さのオープン・スタブ
２を設け、該オープン・スタブ２から約λ0 ／６４程度
離れた所から、約１５λ0 ／６４の長さにわたって伝送
線路３を近接配置して、結合線路部を構成し、該伝送線
路３の両端を実抵抗４，４で接地する。
分な入力波抑圧比のとれる周波数帯域が広い周波数逓倍
回路を提供する。 【解決手段】ＦＥＴの出力整合回路のルート伝送線路１
（特性インピーダンス：Ｚ0 ）に、入力周波数ｆ0 にお
いてλ0 ／４（λ0 ：波長）の長さのオープン・スタブ
２を設け、該オープン・スタブ２から約λ0 ／６４程度
離れた所から、約１５λ0 ／６４の長さにわたって伝送
線路３を近接配置して、結合線路部を構成し、該伝送線
路３の両端を実抵抗４，４で接地する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波・ミリ
波集積回路において用いられる周波数逓倍回路に関する
ものである。
波集積回路において用いられる周波数逓倍回路に関する
ものである。
【０００２】
【従来の技術】周波数逓倍器はダイオードやトランジス
タのもつ非線形特性を利用して、周波数ｆ0 の入力か
ら、周波数ｆ0 の倍数の周波数の出力を得るものであ
る。この際、非線形素子としてトランジスタなどの能動
素子を利用すると変換利得が大きくなるので、ＦＥＴや
バイポーラ・トランジスタ等を非線形素子として採用す
ることが多い。
タのもつ非線形特性を利用して、周波数ｆ0 の入力か
ら、周波数ｆ0 の倍数の周波数の出力を得るものであ
る。この際、非線形素子としてトランジスタなどの能動
素子を利用すると変換利得が大きくなるので、ＦＥＴや
バイポーラ・トランジスタ等を非線形素子として採用す
ることが多い。
【０００３】例えば２ｎ逓倍器（ｎ：自然数）の場合、
図８のように、ＦＥＴのゲート端に入力周波数ｆ0 にお
ける入力整合回路１６を設け、ドレイン端に出力周波数
２ｎｆ0 における出力整合回路１７を設けることによっ
て、入力（周波数ｆ0 ）から出力（周波数２ｎｆ0 ）へ
の変換利得を最大にする。更に、出力側に入力波（周波
数ｆ0 ）が漏れ込むことを防ぐために、出力側のルート
伝送線路１に、入力周波数ｆ0 においてλ0 ／４（λ
0 ：波長）の長さのオープン・スタブ１２を設けてい
る。
図８のように、ＦＥＴのゲート端に入力周波数ｆ0 にお
ける入力整合回路１６を設け、ドレイン端に出力周波数
２ｎｆ0 における出力整合回路１７を設けることによっ
て、入力（周波数ｆ0 ）から出力（周波数２ｎｆ0 ）へ
の変換利得を最大にする。更に、出力側に入力波（周波
数ｆ0 ）が漏れ込むことを防ぐために、出力側のルート
伝送線路１に、入力周波数ｆ0 においてλ0 ／４（λ
0 ：波長）の長さのオープン・スタブ１２を設けてい
る。
【０００４】ところで、周波数ｆ0 の直接発振によって
は安定な信号源が確保出来ないとき、発振周波数ｆ0 の
安定な発振源からの出力を周波数逓倍回路で逓倍するこ
とにより、周波数ｆ0 の倍数の周波数で、比較的安定な
信号源を得ることがよく行われる。
は安定な信号源が確保出来ないとき、発振周波数ｆ0 の
安定な発振源からの出力を周波数逓倍回路で逓倍するこ
とにより、周波数ｆ0 の倍数の周波数で、比較的安定な
信号源を得ることがよく行われる。
【０００５】このような場合、周波数逓倍回路の後段に
は負荷として様々な回路が接続されることになる。この
ため、周波数逓倍回路は負荷変動に対して安定な特性を
もつことが望まれる。
は負荷として様々な回路が接続されることになる。この
ため、周波数逓倍回路は負荷変動に対して安定な特性を
もつことが望まれる。
【０００６】
【発明が解決しようとする課題】しかしながら、非線形
素子として能動素子のＦＥＴを用いる場合、変換利得を
高くとれるが、反面、入力周波数ｆ0 のあたりで回路の
安定性を確保できなかった。そのためにしばしば周波数
ｆ0 のあたりで寄生発振を生じることがあった。
素子として能動素子のＦＥＴを用いる場合、変換利得を
高くとれるが、反面、入力周波数ｆ0 のあたりで回路の
安定性を確保できなかった。そのためにしばしば周波数
ｆ0 のあたりで寄生発振を生じることがあった。
【０００７】また、出力における入力波の抑圧のために
入力波抑圧用のスタブを設けることが行われていたが、
これは単純なオープン・スタブやショート・スタブの構
造であるため、十分な入力波抑圧比がとれる周波数帯域
が狭いという問題点を有していた。
入力波抑圧用のスタブを設けることが行われていたが、
これは単純なオープン・スタブやショート・スタブの構
造であるため、十分な入力波抑圧比がとれる周波数帯域
が狭いという問題点を有していた。
【０００８】
【課題を解決するための手段】本発明は上記に鑑みて成
されたもので、ＦＥＴか若しくはバイポーラ・トランジ
スタを含む３端子素子を非線形能動素子として用い、上
記トランジスタのゲート端か若しくはベース端に入力周
波数ｆ0 における入力整合回路を有し、ドレイン端か若
しくはコレクタ端に出力周波数２ｎｆ0 （ｎ：自然数）
における出力整合回路を有する周波数逓倍回路であっ
て、出力整合回路のルート伝送線路１（特性インピーダ
ンスＺ0 ）に、入力周波数ｆ0 においてλ0 ／４（λ
0 ：波長）の長さのオープン・スタブ２を設け、そのオ
ープン・スタブ２に対して、ルート伝送線路から距離Ｌ
ｇ（Ｌｇ＜λ0 ／３２）だけ離れたところからＬｌ（Ｌ
ｌ＝λ0 ／４−Ｌｇ）の長さにわたって伝送線路３を近
接配置して結合線路部を構成し、更に、伝送線路３の両
端を、抵抗値ＲがＺ0 ／２＜Ｒ＜２Ｚ0 を満たす実抵抗
４，４を介して接地した周波数逓倍回路を提供する。
されたもので、ＦＥＴか若しくはバイポーラ・トランジ
スタを含む３端子素子を非線形能動素子として用い、上
記トランジスタのゲート端か若しくはベース端に入力周
波数ｆ0 における入力整合回路を有し、ドレイン端か若
しくはコレクタ端に出力周波数２ｎｆ0 （ｎ：自然数）
における出力整合回路を有する周波数逓倍回路であっ
て、出力整合回路のルート伝送線路１（特性インピーダ
ンスＺ0 ）に、入力周波数ｆ0 においてλ0 ／４（λ
0 ：波長）の長さのオープン・スタブ２を設け、そのオ
ープン・スタブ２に対して、ルート伝送線路から距離Ｌ
ｇ（Ｌｇ＜λ0 ／３２）だけ離れたところからＬｌ（Ｌ
ｌ＝λ0 ／４−Ｌｇ）の長さにわたって伝送線路３を近
接配置して結合線路部を構成し、更に、伝送線路３の両
端を、抵抗値ＲがＺ0 ／２＜Ｒ＜２Ｚ0 を満たす実抵抗
４，４を介して接地した周波数逓倍回路を提供する。
【０００９】これにより、出力側のルート伝送線路１に
設けられた、入力周波数ｆ0 においてλ0 ／４（λ0 ：
波長）の長さのオープン・スタブ２に対し、伝送線路３
が近接配置されてカップラーが構成された回路構成とな
っているので、基本（入力）周波数ｆ0 とその奇数次高
調波に対して阻止、偶数次高調波に対して通過の広帯域
な特性が得られる。
設けられた、入力周波数ｆ0 においてλ0 ／４（λ0 ：
波長）の長さのオープン・スタブ２に対し、伝送線路３
が近接配置されてカップラーが構成された回路構成とな
っているので、基本（入力）周波数ｆ0 とその奇数次高
調波に対して阻止、偶数次高調波に対して通過の広帯域
な特性が得られる。
【００１０】ただし、近接配置された伝送線路３の実抵
抗４，４が、周波数ｆ0 、３ｆ0 近辺の信号エネルギー
を減衰させる効果があり、周波数ｆ0 、３ｆ0 近辺の寄
生発振が大きく抑えられる。更に、実抵抗４，４は伝送
線路のルート部に設けられてはいないので、肝心の出力
周波数２ｆ0 の信号を全く減衰しない。
抗４，４が、周波数ｆ0 、３ｆ0 近辺の信号エネルギー
を減衰させる効果があり、周波数ｆ0 、３ｆ0 近辺の寄
生発振が大きく抑えられる。更に、実抵抗４，４は伝送
線路のルート部に設けられてはいないので、肝心の出力
周波数２ｆ0 の信号を全く減衰しない。
【００１１】尚、近接配置されて電磁気的に結合するカ
ップラー部分の長さは、ルート伝送線路に結合するのを
避けるために、λ0 ／４よりもＬｇ（Ｌｇ＜λ0 ／３
２）だけ短くしているが、機能の上ではλ0 ／４のもの
と同様である。また実抵抗Ｒの値の許容範囲は広く、Ｚ
0 ／２＜Ｒ＜２Ｚ0 を満たせば実用的に十分である。
ップラー部分の長さは、ルート伝送線路に結合するのを
避けるために、λ0 ／４よりもＬｇ（Ｌｇ＜λ0 ／３
２）だけ短くしているが、機能の上ではλ0 ／４のもの
と同様である。また実抵抗Ｒの値の許容範囲は広く、Ｚ
0 ／２＜Ｒ＜２Ｚ0 を満たせば実用的に十分である。
【００１２】また、出力整合回路のルート伝送線路１
（特性インピーダンスＺ0 ）に更に、入力周波数ｆ0 に
おいてλ0 ／４（λ0 ：波長）の長さのオープン・スタ
ブ５を設けると、付加されたオープン・スタブ５によっ
て、入力周波数ｆ0 における入力波抑圧比が、５ｄＢ程
度改善される。
（特性インピーダンスＺ0 ）に更に、入力周波数ｆ0 に
おいてλ0 ／４（λ0 ：波長）の長さのオープン・スタ
ブ５を設けると、付加されたオープン・スタブ５によっ
て、入力周波数ｆ0 における入力波抑圧比が、５ｄＢ程
度改善される。
【００１３】
【発明の実施の形態】図１は本発明の周波数逓倍回路に
おける第１の実施形態を示す図であり、マイクロストリ
ップ・ラインで形成されたマイクロ波・ミリ波集積回路
として構成されている。
おける第１の実施形態を示す図であり、マイクロストリ
ップ・ラインで形成されたマイクロ波・ミリ波集積回路
として構成されている。
【００１４】この実施形態ではＦＥＴを含む３端子素子
を非線形能動素子として用い、上記ＦＥＴのゲート端に
入力周波数ｆ0 における入力整合回路６を有し、ドレイ
ン端に出力周波数２ｎｆ0 （ｎ：自然数）における出力
整合回路７を有する周波数逓倍回路を構成している。
を非線形能動素子として用い、上記ＦＥＴのゲート端に
入力周波数ｆ0 における入力整合回路６を有し、ドレイ
ン端に出力周波数２ｎｆ0 （ｎ：自然数）における出力
整合回路７を有する周波数逓倍回路を構成している。
【００１５】そして、出力整合回路のルート伝送線路１
（特性インピーダンスＺ0 ）に、入力周波数ｆ0 に対し
てλ0 ／４（λ0 ：波長）の長さのオープン・スタブ２
を設け、そのオープン・スタブ２に対して、ルート伝送
線路から距離Ｌｇ（Ｌｇ＜λ0 ／３２）だけ離れたとこ
ろからＬｌ（Ｌｌ＝λ0 ／４−Ｌｇ）の長さにわたって
伝送線路３を近接配置して結合線路部を構成し、更に、
伝送線路３の両端を抵抗値ＲがＺ0 ／２＜Ｒ＜２Ｚ0 を
満たす実抵抗４，４を介して接地する。
（特性インピーダンスＺ0 ）に、入力周波数ｆ0 に対し
てλ0 ／４（λ0 ：波長）の長さのオープン・スタブ２
を設け、そのオープン・スタブ２に対して、ルート伝送
線路から距離Ｌｇ（Ｌｇ＜λ0 ／３２）だけ離れたとこ
ろからＬｌ（Ｌｌ＝λ0 ／４−Ｌｇ）の長さにわたって
伝送線路３を近接配置して結合線路部を構成し、更に、
伝送線路３の両端を抵抗値ＲがＺ0 ／２＜Ｒ＜２Ｚ0 を
満たす実抵抗４，４を介して接地する。
【００１６】また、ゲート側に入力周波数ｆ0 において
λ0 ／４（λ0 ：波長）の長さのスタブと抵抗とキャパ
シタからなるバイアス供給ライン８を設け、ドレイン側
に出力周波数２ｆ0 において１／４波長の長さ、すなわ
ちλ0 ／８の長さのスタブとキャパシタからなるバイア
ス供給ライン９を設けている。
λ0 ／４（λ0 ：波長）の長さのスタブと抵抗とキャパ
シタからなるバイアス供給ライン８を設け、ドレイン側
に出力周波数２ｆ0 において１／４波長の長さ、すなわ
ちλ0 ／８の長さのスタブとキャパシタからなるバイア
ス供給ライン９を設けている。
【００１７】図２は本発明における周波数逓倍回路の第
２の実施形態を示す回路図であり、マイクロストリップ
・ラインで形成されたマイクロ波・ミリ波集積回路とし
て構成されている。
２の実施形態を示す回路図であり、マイクロストリップ
・ラインで形成されたマイクロ波・ミリ波集積回路とし
て構成されている。
【００１８】この周波数逓倍回路においては第１の周波
数逓倍回路に加えて、出力整合回路のルート伝送線路１
（特性インピーダンスＺ0 ）に更に、入力周波数ｆ0 に
おいてλ0 ／４（λ0 ：波長）の長さのオープン・スタ
ブ５を設けたものである。
数逓倍回路に加えて、出力整合回路のルート伝送線路１
（特性インピーダンスＺ0 ）に更に、入力周波数ｆ0 に
おいてλ0 ／４（λ0 ：波長）の長さのオープン・スタ
ブ５を設けたものである。
【００１９】
【実施例】本発明における実施例をマイクロ波ミリ波Ｉ
Ｃでの応用を想定してＧａＡｓ基板上のマイクロストリ
ップ線路と抵抗で構成した。また、基板厚は４０μｍ、
配線厚は２μｍとし、抵抗にはエピタキシャル抵抗を、
キャパシタには金属−絶縁体−金属（ＭＩＭ）構造を用
いた。
Ｃでの応用を想定してＧａＡｓ基板上のマイクロストリ
ップ線路と抵抗で構成した。また、基板厚は４０μｍ、
配線厚は２μｍとし、抵抗にはエピタキシャル抵抗を、
キャパシタには金属−絶縁体−金属（ＭＩＭ）構造を用
いた。
【００２０】本構成では、配線幅３０μｍのとき伝送線
路の特性インピーダンスＺ0 は５０Ωである。ここでは
能動素子としてＦＥＴを用いた。尚、ＦＥＴは、ゲート
長０．１５μｍのＴ型ゲートＡｌＧａＡｓ／ＩｎＧａＡ
ｓヘテロ接合ＦＥＴ（ゲート幅１００μｍ）を用いてい
る。
路の特性インピーダンスＺ0 は５０Ωである。ここでは
能動素子としてＦＥＴを用いた。尚、ＦＥＴは、ゲート
長０．１５μｍのＴ型ゲートＡｌＧａＡｓ／ＩｎＧａＡ
ｓヘテロ接合ＦＥＴ（ゲート幅１００μｍ）を用いてい
る。
【００２１】バイアス条件は、ドレイン・バイアスＶｄ
＝２．５Ｖ，ゲート・バイアスＶｇ＝−０．１Ｖを用い
た。所望入力周波数ｆ0 は３０ＧＨｚ、出力周波数２ｆ
0 ＝６０ＧＨｚとした。従って、周波数ｆ0 におけるλ
0 ／４長（λ0 ：波長）は９３０μｍ、周波数２ｆ0 に
おける１／４波長は４６５μｍである。
＝２．５Ｖ，ゲート・バイアスＶｇ＝−０．１Ｖを用い
た。所望入力周波数ｆ0 は３０ＧＨｚ、出力周波数２ｆ
0 ＝６０ＧＨｚとした。従って、周波数ｆ0 におけるλ
0 ／４長（λ0 ：波長）は９３０μｍ、周波数２ｆ0 に
おける１／４波長は４６５μｍである。
【００２２】図３は、周波数２逓倍回路の第１の実施例
を示す回路図である。ゲート端に入力周波数ｆ0 ＝３０
ＧＨｚにおける入力整合回路を設け、ドレイン端または
コレクタ端に出力周波数２ｆ0 ＝６０ＧＨｚにおける出
力整合回路を設けることによって、入力（周波数ｆ0 ）
から出力（周波数２ｆ0 ）への変換利得を最大にしてい
る。
を示す回路図である。ゲート端に入力周波数ｆ0 ＝３０
ＧＨｚにおける入力整合回路を設け、ドレイン端または
コレクタ端に出力周波数２ｆ0 ＝６０ＧＨｚにおける出
力整合回路を設けることによって、入力（周波数ｆ0 ）
から出力（周波数２ｆ0 ）への変換利得を最大にしてい
る。
【００２３】また、配線幅３０μｍのルート伝送線路１
（特性インピーダンスＺ0 ＝５０Ω）に、周波数ｆ0 ＝
３０ＧＨｚにおいてλ0 ／４＝９３０μｍ（λ0 ：波
長）の長さで配線幅３０μｍのオープン・スタブ２を設
け、そのオープン・スタブ２に対して、ルート伝送線路
から距離Ｌｇ（Ｌｇ＜λ0 ／３２）に相当する約λ0 ／
６４＝６０μｍだけ離れたところからＬｌ（Ｌｌ＝λ0
／４−Ｌｇ）に相当する約１５λ0 ／６４＝８７０μｍ
の長さにわたって配線幅３０μｍの伝送線路３を近接配
置して結合線路部を構成し、更に、伝送線路３の両端
を、抵抗値Ｒが約５０Ω（Ｚ0 ／２＜Ｒ＜２Ｚ0 を満た
す）の実抵抗４，４を介して接地した。
（特性インピーダンスＺ0 ＝５０Ω）に、周波数ｆ0 ＝
３０ＧＨｚにおいてλ0 ／４＝９３０μｍ（λ0 ：波
長）の長さで配線幅３０μｍのオープン・スタブ２を設
け、そのオープン・スタブ２に対して、ルート伝送線路
から距離Ｌｇ（Ｌｇ＜λ0 ／３２）に相当する約λ0 ／
６４＝６０μｍだけ離れたところからＬｌ（Ｌｌ＝λ0
／４−Ｌｇ）に相当する約１５λ0 ／６４＝８７０μｍ
の長さにわたって配線幅３０μｍの伝送線路３を近接配
置して結合線路部を構成し、更に、伝送線路３の両端
を、抵抗値Ｒが約５０Ω（Ｚ0 ／２＜Ｒ＜２Ｚ0 を満た
す）の実抵抗４，４を介して接地した。
【００２４】そして、従来例（図８）と同様に、ゲート
側に入力周波数ｆ0 においてλ0 ／４（λ0 ：波長）＝
９３０μｍの長さのスタブと抵抗１５０Ωとキャパシタ
２ｐＦからなるバイアス供給ラインを設け、ドレイン側
に出力周波数２ｆ0 において１／４波長の長さすなわち
λ0 ／８＝４６５μｍの長さのスタブとキャパシタ２ｐ
Ｆからなるバイアス供給ラインを設けている。
側に入力周波数ｆ0 においてλ0 ／４（λ0 ：波長）＝
９３０μｍの長さのスタブと抵抗１５０Ωとキャパシタ
２ｐＦからなるバイアス供給ラインを設け、ドレイン側
に出力周波数２ｆ0 において１／４波長の長さすなわち
λ0 ／８＝４６５μｍの長さのスタブとキャパシタ２ｐ
Ｆからなるバイアス供給ラインを設けている。
【００２５】図９（ａ）、（ｂ）はそれぞれ、図３に対
応する従来の周波数２逓倍回路の小信号反射特性（Ｓ１
１：入力反射特性，Ｓ２２：出力反射特性）及び安定係
数Ｋを示している。入力側は３０ＧＨｚに整合し、出力
側はその２倍の周波数６０ＧＨｚに整合され、変換利得
を大きくする整合条件がとれていることがわかる（図９
（ａ））。
応する従来の周波数２逓倍回路の小信号反射特性（Ｓ１
１：入力反射特性，Ｓ２２：出力反射特性）及び安定係
数Ｋを示している。入力側は３０ＧＨｚに整合し、出力
側はその２倍の周波数６０ＧＨｚに整合され、変換利得
を大きくする整合条件がとれていることがわかる（図９
（ａ））。
【００２６】一方、安定係数Ｋは２０ＧＨｚから４０Ｇ
Ｈｚにかけて（また、８０ＧＨｚから９０ＧＨｚにかけ
ても）１よりも小さく、この領域で回路は不安定である
ことがわかる。実際、２０ＧＨｚから４０ＧＨｚにかけ
ての周波数領域で寄生発振を生じることがあった。
Ｈｚにかけて（また、８０ＧＨｚから９０ＧＨｚにかけ
ても）１よりも小さく、この領域で回路は不安定である
ことがわかる。実際、２０ＧＨｚから４０ＧＨｚにかけ
ての周波数領域で寄生発振を生じることがあった。
【００２７】第４図（ａ）、（ｂ）はそれぞれ、第１の
実施例の周波数逓倍回路における小信号反射特性（Ｓ１
１：入力反射特性，Ｓ２２：出力反射特性）及び安定係
数Ｋ示している。第１の実施例では従来の回路と同様
に、入力側は３０ＧＨｚに整合し、出力側はその２倍の
周波数６０ＧＨｚに整合され、変換利得を大きくする整
合条件がとれていることがわかる（図４（ａ））。
実施例の周波数逓倍回路における小信号反射特性（Ｓ１
１：入力反射特性，Ｓ２２：出力反射特性）及び安定係
数Ｋ示している。第１の実施例では従来の回路と同様
に、入力側は３０ＧＨｚに整合し、出力側はその２倍の
周波数６０ＧＨｚに整合され、変換利得を大きくする整
合条件がとれていることがわかる（図４（ａ））。
【００２８】一方、安定係数Ｋは全周波数において１よ
りも大きく、回路の安定化が達成されていることがわか
る。出力側のルート伝送線路１に設けられた、入力周波
数ｆ0 においてλ0 ／４（λ0 ：波長）の長さのオープ
ン・スタブ２に対し、伝送線路３が近接配置されてカッ
プラーが構成された回路構成となっている。
りも大きく、回路の安定化が達成されていることがわか
る。出力側のルート伝送線路１に設けられた、入力周波
数ｆ0 においてλ0 ／４（λ0 ：波長）の長さのオープ
ン・スタブ２に対し、伝送線路３が近接配置されてカッ
プラーが構成された回路構成となっている。
【００２９】これにより、基本（入力）周波数ｆ0 とそ
の奇数次高調波に対しては阻止、偶数次高調波に対して
通過の特性が得られるが、近接配置された伝送線路３の
実抵抗４，４が、周波数ｆ0 、３ｆ0 近辺の信号エネル
ギーを減衰させる効果があり、周波数ｆ0 、３ｆ0 近辺
での安定化が得られ、寄生発振が大きく抑えられるので
ある。
の奇数次高調波に対しては阻止、偶数次高調波に対して
通過の特性が得られるが、近接配置された伝送線路３の
実抵抗４，４が、周波数ｆ0 、３ｆ0 近辺の信号エネル
ギーを減衰させる効果があり、周波数ｆ0 、３ｆ0 近辺
での安定化が得られ、寄生発振が大きく抑えられるので
ある。
【００３０】図１０、図５はそれぞれ、従来の周波数逓
倍回路及び第１の実施例の周波数逓倍回路におけるパワ
ーの入出力特性を示したものである。入力周波数ｆ0 は
３０ＧＨｚである。６０ＧＨｚの逓倍出力をみると変換
利得は−５ｄＢ程であり、入力波抑圧比は３０ｄＢ以上
とれていることがわかる。
倍回路及び第１の実施例の周波数逓倍回路におけるパワ
ーの入出力特性を示したものである。入力周波数ｆ0 は
３０ＧＨｚである。６０ＧＨｚの逓倍出力をみると変換
利得は−５ｄＢ程であり、入力波抑圧比は３０ｄＢ以上
とれていることがわかる。
【００３１】また、変換利得と入力波抑圧比の両特性と
も、第１の実施例の回路の方が少し勝っている。これ
は、第１の実施例の回路では、近接配置された伝送線路
３の実抵抗４，４が、周波数ｆ0 、３ｆ0 近辺の信号エ
ネルギーを減衰させる効果があり、出力側における入力
波の抑圧効果が高いためと考えられる。
も、第１の実施例の回路の方が少し勝っている。これ
は、第１の実施例の回路では、近接配置された伝送線路
３の実抵抗４，４が、周波数ｆ0 、３ｆ0 近辺の信号エ
ネルギーを減衰させる効果があり、出力側における入力
波の抑圧効果が高いためと考えられる。
【００３２】図１１、図６はそれぞれ、従来の周波数逓
倍回路、第１の実施例の周波数逓倍回路における入力電
力１０ｄＢｍ時の出力の周波数特性を示したものであ
る。両者の逓倍出力（周波数２ｆ0 ）にはほとんど差は
ない。しかし、入力波抑圧比が３０ｄＢ以上の周波数領
域は、従来の周波数逓倍回路では３．５ＧＨｚ程度であ
るにもかかわらず、第１の実施例の周波数逓倍回路では
１０ＧＨｚ程度にも及んでおり、性能向上がみられる。
倍回路、第１の実施例の周波数逓倍回路における入力電
力１０ｄＢｍ時の出力の周波数特性を示したものであ
る。両者の逓倍出力（周波数２ｆ0 ）にはほとんど差は
ない。しかし、入力波抑圧比が３０ｄＢ以上の周波数領
域は、従来の周波数逓倍回路では３．５ＧＨｚ程度であ
るにもかかわらず、第１の実施例の周波数逓倍回路では
１０ＧＨｚ程度にも及んでおり、性能向上がみられる。
【００３３】出力側のルート伝送線路１に設けられた入
力周波数ｆ0 においてλ0 ／４（λ0 ：波長）の長さの
オープン・スタブ２に対し、伝送線路３が近接配置され
てカップラーが構成された回路構成となっているので、
基本（入力）周波数ｆ0 とその奇数次高調波に対して阻
止、偶数次高調波に対して通過の特性が得られるが、カ
ップラーが構成された回路構成となっているので広帯域
な特性となるのである。また、実抵抗４，４は伝送線路
のルート部に設けられてはいないので、肝心の出力周波
数２ｆ0 の信号を全く減衰しない。
力周波数ｆ0 においてλ0 ／４（λ0 ：波長）の長さの
オープン・スタブ２に対し、伝送線路３が近接配置され
てカップラーが構成された回路構成となっているので、
基本（入力）周波数ｆ0 とその奇数次高調波に対して阻
止、偶数次高調波に対して通過の特性が得られるが、カ
ップラーが構成された回路構成となっているので広帯域
な特性となるのである。また、実抵抗４，４は伝送線路
のルート部に設けられてはいないので、肝心の出力周波
数２ｆ0 の信号を全く減衰しない。
【００３４】図７は、本発明における周波数逓倍回路の
第２の実施例を示す図である。第１の実施例の周波数逓
倍回路に加えて、出力整合回路のルート伝送線路１（特
性インピーダンスＺ0 ）に更に、入力周波数ｆ0 におい
てλ0 ／４＝９３０μｍ（λ0 ：波長）の長さのオープ
ン・スタブ５を設けたものである。
第２の実施例を示す図である。第１の実施例の周波数逓
倍回路に加えて、出力整合回路のルート伝送線路１（特
性インピーダンスＺ0 ）に更に、入力周波数ｆ0 におい
てλ0 ／４＝９３０μｍ（λ0 ：波長）の長さのオープ
ン・スタブ５を設けたものである。
【００３５】そして、第１の実施例の逓倍回路に対して
付加されたオープン・スタブ５によって、入力周波数ｆ
0 における入力波抑圧比が、第１の実施例の場合よりも
更に、５ｄＢ程度改善され、より大きな性能の向上が得
られた。
付加されたオープン・スタブ５によって、入力周波数ｆ
0 における入力波抑圧比が、第１の実施例の場合よりも
更に、５ｄＢ程度改善され、より大きな性能の向上が得
られた。
【００３６】以上、本発明を実施形態に基づいて説明し
たが、本発明は上記した実施形態に限定されるものでは
なく、特許請求の範囲に記載した構成を変更しない限
り、どのようにでも実施できる。例えば、本実施形態及
び実施例においては、３端子素子としてＦＥＴを用いた
が、本発明はこれに限定されることはなく、バイポーラ
・トランジスタを使用しても構わない。
たが、本発明は上記した実施形態に限定されるものでは
なく、特許請求の範囲に記載した構成を変更しない限
り、どのようにでも実施できる。例えば、本実施形態及
び実施例においては、３端子素子としてＦＥＴを用いた
が、本発明はこれに限定されることはなく、バイポーラ
・トランジスタを使用しても構わない。
【００３７】
【発明の効果】以上で述べたごとく、本発明の周波数逓
倍回路は、全周波数にわたって安定化が図られ、しかも
充分な入力波抑圧比のとれる周波数帯域が広いという実
用上欠くべからざる特性を有したものである。従って、
マイクロ波・ミリ波集積回路の発展に寄与するところ大
である。
倍回路は、全周波数にわたって安定化が図られ、しかも
充分な入力波抑圧比のとれる周波数帯域が広いという実
用上欠くべからざる特性を有したものである。従って、
マイクロ波・ミリ波集積回路の発展に寄与するところ大
である。
【図１】本発明の第１の実施形態における周波数逓倍回
路を示す回路図である。
路を示す回路図である。
【図２】本発明の第２の実施形態における周波数逓倍回
路を示す回路図である。
路を示す回路図である。
【図３】本発明の第１の実施例における周波数逓倍回路
を示す回路図である。
を示す回路図である。
【図４】（ａ）、（ｂ）は何れも本発明の第１の実施例
における周波数逓倍回路の小信号特性を示す特性図であ
る。
における周波数逓倍回路の小信号特性を示す特性図であ
る。
【図５】本発明の第１の実施例における周波数逓倍回路
の特性のパワーの入出力を示す特性図である。
の特性のパワーの入出力を示す特性図である。
【図６】本発明の第１の実施例における周波数逓倍回路
の特性の１０ｄＢｍ入力時での出力の周波数特性を示す
特性図である。
の特性の１０ｄＢｍ入力時での出力の周波数特性を示す
特性図である。
【図７】本発明の第２の実施例における周波数逓倍回路
を示す回路図である。
を示す回路図である。
【図８】従来の周波数逓倍回路を示す回路図である。
【図９】（ａ）、（ｂ）は何れも従来の周波数逓倍回路
の小信号特性を示す特性図である。
の小信号特性を示す特性図である。
【図１０】従来の周波数逓倍回路の特性のパワーの入出
力を示す特性図である。
力を示す特性図である。
【図１１】従来の周波数逓倍回路の特性の１０ｄＢｍ入
力時での出力の周波数特性を示す特性図である。
力時での出力の周波数特性を示す特性図である。
１ ルート伝送線路（特性インピーダンスＺ0 ） ２ オープン・スタブ（長さλ0 ／４、カプラー部
分あり） ３ 伝送線路（長さ１５λ0 ／６４；λ0 は周波数
ｆ0 での波長） ４ 実抵抗 ５ オープン・スタブ（長さλ0 ／４） ６ 入力整合回路 ７ 出力整合回路 ８、９ バイアス供給ライン
分あり） ３ 伝送線路（長さ１５λ0 ／６４；λ0 は周波数
ｆ0 での波長） ４ 実抵抗 ５ オープン・スタブ（長さλ0 ／４） ６ 入力整合回路 ７ 出力整合回路 ８、９ バイアス供給ライン
Claims (2)
- 【請求項１】 電界効果トランジスタ（以下ＦＥＴと記
す）か若しくはバイポーラ・トランジスタを含む３端子
素子を非線形能動素子として用い、上記トランジスタの
ゲート端か若しくはベース端に入力周波数ｆ0 における
入力整合回路を有し、ドレイン端か若しくはコレクタ端
に出力周波数２ｎｆ0 （ｎ：自然数）における出力整合
回路を有する周波数逓倍回路であって、 出力整合回路のルート伝送線路１（特性インピーダンス
Ｚ0 ）に、入力周波数ｆ0 においてλ0 ／４（λ0 ：波
長）の長さのオープン・スタブ２を設け、そのオープン
・スタブ２に対して、ルート伝送線路から距離Ｌｇ（Ｌ
ｇ＜λ0 ／３２）だけ離れたところからＬｌ（Ｌｌ＝λ
0 ／４−Ｌｇ）の長さにわたって伝送線路３を近接配置
して結合線路部を構成し、更に、伝送線路３の両端を、
抵抗値ＲがＺ0 ／２＜Ｒ＜２Ｚ0 を満たす実抵抗４，４
を介して接地したことを特徴とする周波数逓倍回路。 - 【請求項２】 請求項１に記載の周波数逓倍回路におい
て、 出力整合回路のルート伝送線路１（特性インピーダンス
Ｚ0 ）に更に、入力周波数ｆ0 においてλ0 ／４（λ
0 ：波長）の長さのオープン・スタブ５を設けたことを
特徴とする周波数逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12085896A JP2857997B2 (ja) | 1996-04-19 | 1996-04-19 | 周波数逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12085896A JP2857997B2 (ja) | 1996-04-19 | 1996-04-19 | 周波数逓倍回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09284051A true JPH09284051A (ja) | 1997-10-31 |
| JP2857997B2 JP2857997B2 (ja) | 1999-02-17 |
Family
ID=14796700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12085896A Expired - Lifetime JP2857997B2 (ja) | 1996-04-19 | 1996-04-19 | 周波数逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2857997B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388546B1 (en) * | 1998-09-04 | 2002-05-14 | Her Majesty The Queen In Right Of Canada As Represented By The Minister Of Industry Through The Communications Research Centre | Method and apparatus for cascading frequency doublers |
| JP2006185936A (ja) * | 2004-12-24 | 2006-07-13 | Fujitsu Ltd | 半導体装置および半導体装置の調整方法 |
| JP2012138675A (ja) * | 2010-12-24 | 2012-07-19 | Mitsubishi Electric Corp | 高周波発振器 |
| JP2017098664A (ja) * | 2015-11-19 | 2017-06-01 | 三菱電機株式会社 | 周波数逓倍器 |
-
1996
- 1996-04-19 JP JP12085896A patent/JP2857997B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388546B1 (en) * | 1998-09-04 | 2002-05-14 | Her Majesty The Queen In Right Of Canada As Represented By The Minister Of Industry Through The Communications Research Centre | Method and apparatus for cascading frequency doublers |
| JP2006185936A (ja) * | 2004-12-24 | 2006-07-13 | Fujitsu Ltd | 半導体装置および半導体装置の調整方法 |
| JP4633455B2 (ja) * | 2004-12-24 | 2011-02-16 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP2012138675A (ja) * | 2010-12-24 | 2012-07-19 | Mitsubishi Electric Corp | 高周波発振器 |
| JP2017098664A (ja) * | 2015-11-19 | 2017-06-01 | 三菱電機株式会社 | 周波数逓倍器 |
| US9882551B2 (en) | 2015-11-19 | 2018-01-30 | Mitsubishi Electric Corporation | Frequency multiplier |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2857997B2 (ja) | 1999-02-17 |
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