JPH09283761A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH09283761A JPH09283761A JP9144396A JP9144396A JPH09283761A JP H09283761 A JPH09283761 A JP H09283761A JP 9144396 A JP9144396 A JP 9144396A JP 9144396 A JP9144396 A JP 9144396A JP H09283761 A JPH09283761 A JP H09283761A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、液晶表示装置など
に用いられ、多結晶シリコンで成る薄膜トランジスタ
(TFT)の半導体装置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor (TFT) semiconductor device made of polycrystalline silicon, which is used in a liquid crystal display device and the like, and a manufacturing method thereof.
【0002】[0002]
【従来の技術】液晶ディスプレイなどに使用されている
TFTに、非晶質シリコン(アモルファスシリコン)膜
を用いて、CRTと同等かそれ以上の画質が実現できる
ように開発されてきたが、非晶質シリコン膜では、電界
効果移動度(cm2 /V・s)(以下、移動度と略す)
が小さく、またTFTの動作が不安定である。そこで、
近年は、非晶質シリコン膜のTFTの代わりに、これよ
りも移動度が高く、動作が安定である多結晶シリコン膜
を用いたTFTの開発が進められている。しかしなが
ら、多結晶シリコン膜は、バンドギャップが狭い上に、
結晶粒界に多くのダングリング・ボンド(未結合手)が
存在するので、これがキャリアの再結合センタとして働
くため、単結晶シリコンのTFTに比べて電気特性が著
しく劣る。特に、ドレイン付近の高電界領域が存在する
と、ソース及びドレイン接合の耐圧が低下し、リーク電
流が大きい。2. Description of the Related Art A TFT used in a liquid crystal display or the like has been developed by using an amorphous silicon film so that an image quality equal to or higher than that of a CRT can be realized. Field effect mobility (cm 2 / V · s) (hereinafter abbreviated as mobility)
Is small and the operation of the TFT is unstable. Therefore,
In recent years, in place of the amorphous silicon film TFT, a TFT using a polycrystalline silicon film, which has higher mobility and stable operation, is being developed. However, the polycrystalline silicon film has a narrow band gap and
Since many dangling bonds (unbonded bonds) exist at the crystal grain boundaries, and these dangling bonds act as recombination centers of carriers, the electrical characteristics are significantly inferior to those of a single crystal silicon TFT. In particular, when there is a high electric field region near the drain, the breakdown voltage of the source / drain junction is lowered and the leak current is large.
【0003】そこで、TFTの駆動能力を低下させず
に、電気特性を改善するために、高抵抗ドレイン領域、
すなわちチャンネルを形成するキャリアと同種の不純物
を低濃度で拡散した領域を形成したLDD(Light
ly Doped Drain)構造(以下、チャンネ
ルを形成するキャリアと同種の不純物を低濃度で拡散し
た領域をLDD領域と記載する)を採用したり、多結晶
シリコンの結晶粒径を大きくしてモビリティを大きくす
ることがなされている。この結晶粒を大きくする方法と
して、約800℃〜1000℃の高温で多結晶シリコン
を形成する方法があるが、この方法では、高価で大型化
が難しい石英ガラスを用いる必要がある。そこで、近年
は、安価で大型化が容易なほう酸ガラスを採用し、その
上に多結晶シリコン膜を形成してTFTを製造する方
法、すなわち低温でTFTを製造する技術が研究開発さ
れている。低温でTFTを製造する方法として、プラズ
マCVDによりガラス基板上に形成した非晶質シリコン
膜(α−Si:H膜)にXeClから成る波長308n
mのエキシマレーザー光を照射して、この非晶質シリコ
ン膜を溶融し、自然冷却で固化する方法などがある。Therefore, in order to improve the electric characteristics without lowering the driving ability of the TFT, a high resistance drain region,
That is, an LDD (Light) in which a region in which impurities of the same kind as the carrier forming the channel are diffused at a low concentration is formed.
A ly doped drain structure (hereinafter, a region in which an impurity of the same kind as a channel forming carrier is diffused at a low concentration is referred to as an LDD region) is adopted, or the crystal grain size of polycrystalline silicon is increased to increase mobility. Has been done. As a method of enlarging the crystal grains, there is a method of forming polycrystalline silicon at a high temperature of about 800 ° C. to 1000 ° C. However, this method requires the use of quartz glass which is expensive and difficult to increase in size. Therefore, in recent years, research and development has been conducted on a method of manufacturing a TFT by using a boric acid glass that is inexpensive and easily upsized and forms a polycrystalline silicon film on the glass, that is, a technology of manufacturing a TFT at a low temperature. As a method of manufacturing a TFT at a low temperature, a wavelength of 308n composed of XeCl is formed on an amorphous silicon film (α-Si: H film) formed on a glass substrate by plasma CVD.
There is a method of irradiating the excimer laser beam of m to melt the amorphous silicon film and solidify it by natural cooling.
【0004】[0004]
【発明が解決しようとする課題】しかしながら、低温で
非晶質シリコン膜を溶融し、それを冷却固化して多結晶
シリコンを形成する場合には、図16で示すような半導
体装置8では、ガラス基板3に当接するように形成され
たゲート電極1のテーパー部1a付近で、すなわち図に
おいてLDD領域Lとなっている部分で、重力と表面張
力のために多結晶シリコン膜2に細りが発生する。ま
た、ゲート電極1のテーパー部1aのテーパー角度が大
きい場合には、段切れが発生する。そのため、ソース電
極4に接合されたソース領域Sとドレイン電極5に接合
されたドレイン領域Dとの間を、一点鎖線で示されるチ
ャンネル6を介して流れるドレイン電流(駆動電流)
は、この細りで大きくなった抵抗部分や段切れ部分を通
過することになるので、結果として、そのドレイン電流
は小さくなったり、流れなくなるという問題が発生す
る。However, when the amorphous silicon film is melted at a low temperature and is cooled and solidified to form polycrystalline silicon, in the semiconductor device 8 as shown in FIG. In the vicinity of the tapered portion 1a of the gate electrode 1 formed so as to be in contact with the substrate 3, that is, in the LDD region L in the figure, the polycrystalline silicon film 2 is thinned due to gravity and surface tension. . Further, when the taper angle of the tapered portion 1a of the gate electrode 1 is large, step breakage occurs. Therefore, a drain current (driving current) flowing between the source region S joined to the source electrode 4 and the drain region D joined to the drain electrode 5 via the channel 6 shown by the alternate long and short dash line.
Will pass through the thinned and increased resistance portion or stepped portion, resulting in the problem that the drain current becomes small or does not flow.
【0005】また、一般に、自然凝固法では、溶融した
シリコンが凝固を始めると、その中に存在していた不純
物は、結晶から吐き出され、最後まで固化されることは
なく、従って固化の最終端部に不純物が偏析する。その
ため、図16のガラス基板3にゲート電極1が当接した
逆スタガ構造の半導体装置8では、ゲート電極1の熱伝
達率はガラス基板3のそれよりもはるかに大きいため
に、ゲート領域G近傍から多結晶シリコンが冷却固化し
始め、次第に、ゲート領域Gから外側へと冷却固化され
る。このために、溶融したシリコン中の不純物、例えば
重金属であるFe、Ni、Crなどが、ゲート領域6の
外方に網目で示されるLDD領域L、ソース領域S及び
ドレイン領域Dに析出し易い。(なおまた、ゲート領域
G内においてもチャンネル6が形成される側と反対側
(以下、ゲート領域内でチャンネルが形成される側とは
反対側をバックチャンネル側と記載する)に不純物が析
出し易い。)従って、この不純物が形成された部分に、
ゲート/ソースの接合部やゲート/ドレイン接合部、す
なわちドレイン電流が流れる径路が存在することになる
ので、逆方向にバイアスを印加したときには、その析出
部で、低電圧でのブレークダウンが起こり、大きなリー
ク電流が流れやすい。すなわち、耐圧が低いので大きな
ドレイン電流が得られにくいという問題があった。In general, in the natural solidification method, when the molten silicon begins to solidify, impurities existing in the solidified silicon are not ejected from the crystal and are not solidified until the end. Therefore, the final end of solidification. Impurities segregate in the area. Therefore, in the semiconductor device 8 having the inverted staggered structure in which the gate electrode 1 is in contact with the glass substrate 3 in FIG. 16, the heat transfer coefficient of the gate electrode 1 is much larger than that of the glass substrate 3, and hence the vicinity of the gate region G. The polycrystalline silicon starts to cool and solidify, and gradually cools and solidifies from the gate region G to the outside. Therefore, impurities in the molten silicon, such as heavy metals Fe, Ni, and Cr, are easily deposited on the LDD region L, the source region S, and the drain region D, which are indicated by a mesh outside the gate region 6. (Also, in the gate region G, impurities are deposited on the side opposite to the side where the channel 6 is formed (hereinafter, the side opposite to the side where the channel is formed in the gate region is referred to as the back channel side). Therefore, in the part where this impurity is formed,
Since there is a gate / source junction or a gate / drain junction, that is, a path through which the drain current flows, when a bias is applied in the reverse direction, a breakdown at a low voltage occurs at the deposited portion, Large leak current easily flows. That is, since the breakdown voltage is low, it is difficult to obtain a large drain current.
【0006】本発明は、上述の問題に鑑みてなされ、多
結晶シリコンの結晶性を改善し、リーク電流を低減する
ことによって、多結晶シリコンを用いた、大きなドレイ
ン耐圧とドレイン電流が得られるなどの良好な電気的特
性を有する半導体装置及びその製造方法を提供すること
を課題とする。The present invention has been made in view of the above problems, and by improving the crystallinity of polycrystalline silicon and reducing the leak current, a large drain breakdown voltage and drain current can be obtained using polycrystalline silicon. It is an object of the present invention to provide a semiconductor device having excellent electric characteristics and a manufacturing method thereof.
【0007】[0007]
【課題を解決するための手段】以上の課題は、請求項1
の発明によれば、ゲート電極とゲート絶縁部を介して接
合するゲート領域と、ソース電極に接合するソース領域
と、ドレイン電極に接合するドレイン領域とを有した半
導体層を絶縁性基板の上に形成し、前記半導体層の前記
ゲート領域内の前記ゲート絶縁部側にチャンネルが形成
される半導体装置において、前記半導体層の前記ゲート
領域内に、前記ソース領域と、前記ドレイン領域とが設
けられたことを特徴とする半導体装置、によって解決さ
れる。[Means for Solving the Problems]
According to the invention, a semiconductor layer having a gate region joined to a gate electrode through a gate insulating portion, a source region joined to a source electrode, and a drain region joined to a drain electrode is provided on an insulating substrate. In the semiconductor device in which a channel is formed on the gate insulating portion side in the gate region of the semiconductor layer, the source region and the drain region are provided in the gate region of the semiconductor layer. It is solved by a semiconductor device characterized by the above.
【0008】すなわち、ゲート領域内に、ソース領域と
ドレイン領域とを設けたので、実効チャンネル長が短く
なるので、低いゲート電圧と低いドレイン電圧で大きな
ドレイン電流を得ることができ、更にスイッチング特性
が改善される。すなわち、半導体装置のゲート電極部や
ゲート絶縁膜によって生じる半導体層の段部に、重力や
表面張力によって細りや段切れが生じたとしても、その
生じた細りや段切れにドレイン電流の通路が形成されて
ないので、すなわちドレイン電流の通路には何の影響も
ないので、大きなドレイン電流を流すことができる。ま
た、ゲート領域内に、ソース領域及びドレイン領域を設
けたので、溶融したシリコン中の不純物が偏析する部分
をドレイン電流が流れることがなく、従って、逆方向に
バイアスを印加した場合ときにも低電圧でのブレークダ
ウンが起こりにくく、リーク電流を低減することができ
る。That is, since the source region and the drain region are provided in the gate region, the effective channel length is shortened, so that a large drain current can be obtained with a low gate voltage and a low drain voltage, and the switching characteristics are further improved. Be improved. That is, even if a thin portion or a step break occurs due to gravity or surface tension in the step portion of the semiconductor layer formed by the gate electrode portion or the gate insulating film of the semiconductor device, a drain current passage is formed in the thin portion or the step break. Since this is not done, that is, there is no influence on the path of the drain current, a large drain current can be passed. In addition, since the source region and the drain region are provided in the gate region, the drain current does not flow in the portion where the impurities in the molten silicon segregate, and therefore, when the bias is applied in the reverse direction, the drain current is low. The breakdown due to the voltage hardly occurs, and the leak current can be reduced.
【0009】また、以上の課題は、請求項8の発明によ
れば、ゲート電極とゲート絶縁部を介して接合するゲー
ト領域と、ソース電極に接合するソース領域と、ドレイ
ン電極に接合するドレイン領域とを有した多結晶シリコ
ンで成る半導体層を絶縁性基板の上に形成し、前記半導
体層の前記ゲート領域内の前記ゲート絶縁部側にチャン
ネルが形成される半導体装置の製造方法において、前記
半導体層の前記ゲート領域内の前記チャンネルが形成さ
れる側とは反対側に、前記ソース領域と前記ドレイン領
域とを設けて、前記半導体層となる前記多結晶シリコン
を、溶融固化して形成することを特徴とする半導体装置
の製造方法、によって解決される。Further, according to the invention of claim 8, the above-mentioned problem is that the gate region is joined to the gate electrode through the gate insulating portion, the source region is joined to the source electrode, and the drain region is joined to the drain electrode. In the method for manufacturing a semiconductor device, wherein a semiconductor layer made of polycrystalline silicon having is formed on an insulating substrate, and a channel is formed on the gate insulating portion side in the gate region of the semiconductor layer. Forming the source region and the drain region on the side of the layer opposite to the side where the channel is formed in the gate region, and melting and solidifying the polycrystalline silicon to be the semiconductor layer; And a method for manufacturing a semiconductor device.
【0010】そのため、非晶質シリコンを溶融固化して
多結晶シリコンとする際、又は多結晶シリコンを溶融固
化して再結晶化する際に、ゲート電極の段部などで表面
張力や重力により段切れや細りが生じたとしても、ドレ
イン電流はその部分を経ずに流れるので、大きなドレイ
ン電流が得られる。Therefore, when the amorphous silicon is melted and solidified to form polycrystalline silicon, or when the polycrystalline silicon is melted and solidified and recrystallized, a step portion or the like of the gate electrode is subjected to surface tension or gravity. Even if breakage or narrowing occurs, the drain current flows without passing through that portion, so that a large drain current can be obtained.
【0011】また、以上の課題は、請求項10の発明に
よれば、ゲート電極とゲート絶縁部を介して接合するゲ
ート領域と、ソース電極に接合するソース領域と、ドレ
イン電極に接合するドレイン領域とを有した多結晶シリ
コンで成る半導体層を絶縁性基板の上に形成し、前記半
導体層の前記ゲート領域内の前記ゲート絶縁部側にチャ
ンネルが形成される半導体装置の製造方法において、前
記ゲート領域を形成する前記半導体層が、前記ゲート絶
縁部と、前記半導体層に対して前記ゲート絶縁部と反対
側に設けられた保護用絶縁膜とによって挟まれた状態
で、非晶質シリコンを溶融固化して前記多結晶シリコン
を形成することを特徴とする半導体装置の製造方法、に
よって解決される。Further, according to the invention of claim 10, the above-mentioned problem is solved by a gate region joined to the gate electrode through the gate insulating portion, a source region joined to the source electrode, and a drain region joined to the drain electrode. In the method for manufacturing a semiconductor device, the method comprises: forming a semiconductor layer made of polycrystalline silicon having an insulating substrate on an insulating substrate, and forming a channel on the gate insulating portion side in the gate region of the semiconductor layer. Amorphous silicon is melted in a state where the semiconductor layer forming a region is sandwiched by the gate insulating portion and a protective insulating film provided on the opposite side of the semiconductor layer from the gate insulating portion. This is solved by a method for manufacturing a semiconductor device, which comprises solidifying to form the polycrystalline silicon.
【0012】すなわち、ゲート絶縁部と保護用絶縁膜と
によって挟まれた状態で、非晶質シリコンを溶融固化し
て多結晶シリコンにするので、毛細管で溶融固化させた
際と同様な現象が起こり、すなわち結晶粒の方向が揃っ
た比較的単結晶に近い多結晶シリコン膜が得られる。従
って、移動度を大きく、かつドレイン電流を大きくする
ことができるので、多結晶シリコンを用いた電気特性の
良好な半導体装置を得ることができる。That is, since amorphous silicon is melted and solidified into polycrystalline silicon in a state of being sandwiched between the gate insulating portion and the protective insulating film, the same phenomenon as when melted and solidified by a capillary occurs. That is, it is possible to obtain a polycrystalline silicon film in which the directions of crystal grains are aligned and which is relatively close to a single crystal. Therefore, since the mobility can be increased and the drain current can be increased, a semiconductor device using polycrystalline silicon and having excellent electric characteristics can be obtained.
【0013】[0013]
【発明の実施の形態】本発明は、ゲート領域内にソース
領域とドレイン領域とを設けることによって、重力や表
面張力により、半導体層に細りや段切れが生じたとして
も、ゲート領域を介してソース領域とドレイン領域とを
流れるドレイン電流は、細りや段切れが生じた部分を通
ることがないので、ドレイン電流が小さくなることがな
い。また、前記半導体層の前記ゲート領域内のバックチ
ャンネル側に、ソース領域とドレイン領域を設けたの
で、リーク電流が抑えられ、従って、ドレイン電流を大
きくすることができる。BEST MODE FOR CARRYING OUT THE INVENTION According to the present invention, by providing a source region and a drain region in a gate region, even if the semiconductor layer is thinned or stepped due to gravity or surface tension, the gate region is used. The drain current flowing through the source region and the drain region does not pass through the portion where the thinning or step break occurs, so that the drain current does not decrease. Further, since the source region and the drain region are provided on the back channel side in the gate region of the semiconductor layer, the leak current is suppressed, and therefore the drain current can be increased.
【0014】更に、バックチャンネル側のソース領域と
ドレイン領域の間に、チャンネルを形成しているキャリ
アと異種の低濃度不純物層を形成することにより、ゲー
ト電極に逆方向のバイアスが印加されると、半導体層の
ゲート側よりチャンネルキャリアと異種の蓄積層が広が
り、その蓄積層が低いゲートバイアスでチャンネルのキ
ャリアと異種の低濃度不純物層に達するので、トンネル
リーク電流を低減する。また、このチャンネルのキャリ
アと異種の低濃度不純物層から半導体層に電位差で電子
又は正孔が移動して、この低濃度不純物層はチャンネル
を形成するキャリアと逆の電荷にチャージされるので、
この低濃度不純物層と半導体層との界面に生じるリーク
電流を抑えることができる。なお、バックチャンネル側
の保護用絶縁膜中に存在する可動イオンを完全に排除し
た場合には、バックチャンネル側のソース領域とドレイ
ン領域との間に、チャンネルを形成しているキャリアと
異種の低濃度不純物層ではなく、真性半導体層を形成し
ても、同様な効果が得られる。Further, a reverse bias is applied to the gate electrode by forming a low-concentration impurity layer different from the carrier forming the channel between the source region and the drain region on the back channel side. A storage layer of a different type from the channel carrier spreads from the gate side of the semiconductor layer, and the storage layer reaches a low concentration impurity layer of a different type from the carrier of the channel with a low gate bias, so that the tunnel leak current is reduced. Further, electrons or holes move from the low-concentration impurity layer different from the carrier of the channel to the semiconductor layer due to the potential difference, and the low-concentration impurity layer is charged with an electric charge opposite to that of the carrier forming the channel.
A leak current generated at the interface between the low concentration impurity layer and the semiconductor layer can be suppressed. When mobile ions existing in the protective insulating film on the back channel side are completely eliminated, a low voltage different from that of carriers forming the channel is provided between the source region and the drain region on the back channel side. Even if the intrinsic semiconductor layer is formed instead of the concentration impurity layer, the same effect can be obtained.
【0015】また、ゲート領域内のバックチャンネル側
にソース領域及びドレイン領域を形成し、そのソース領
域及びドレイン領域の厚さが、ゲート領域の厚さに対し
て所定量の厚さの場合に、ソース領域及びドレイン領域
以外のゲート領域を、チャンネルを形成しているキャリ
アと異種の不純物層、または真性半導体層で形成するこ
とによって、ドレイン電流は、ソース領域の端部とドレ
イン領域の端部とをチャンネルの一部を介して最短距離
で流れるので、実効ゲートチャンネルが短くなり、低い
ゲート電圧及び低いドレイン電圧で、大きなドレイン電
流を得ることができる。なお、ゲート絶縁部には、通
常、可動イオンが存在しているので、これによるしきい
値電圧VTHの変動を防止するためには、真性半導体層よ
りチャンネルを形成しているキャリアと異種の低濃度不
純物層のほうがより好ましい。Further, when the source region and the drain region are formed on the back channel side in the gate region and the thickness of the source region and the drain region is a predetermined amount with respect to the thickness of the gate region, By forming the gate region other than the source region and the drain region with an impurity layer different from the carriers forming the channel or with an intrinsic semiconductor layer, the drain current is generated between the end of the source region and the end of the drain region. Flowing through a part of the channel at the shortest distance, the effective gate channel becomes short, and a large drain current can be obtained with a low gate voltage and a low drain voltage. Since mobile ions are usually present in the gate insulating portion, in order to prevent the variation of the threshold voltage V TH due to the mobile ions, a carrier different from the carriers forming the channel is formed in the intrinsic semiconductor layer. The low-concentration impurity layer is more preferable.
【0016】また、ゲート領域内のバックチャンネル側
にソース領域及びドレイン領域を形成し、更にこのゲー
ト領域内に、チャンネルと同種で濃度の低い不純物から
成るLDD領域を形成したので、ドレイン領域からゲー
ト絶縁膜や絶縁性基板へのホットキャリア注入を減少さ
せ、従ってゲート電極に大きなゲート電圧を印加して
も、しきい値電圧VT や相互コンダクタンスGm を安定
化させることができる。Further, since the source region and the drain region are formed on the back channel side in the gate region, and the LDD region made of the same type of impurity as the channel and having a low concentration is formed in the gate region, the drain region is changed to the gate. It is possible to reduce hot carrier injection into the insulating film or the insulating substrate, and thus to stabilize the threshold voltage V T and the transconductance G m even when a large gate voltage is applied to the gate electrode.
【0017】更に、前記ゲート絶縁部が、前記半導体層
側から前記ゲート電極側に向けて第1層間応力緩衝層、
第1金属汚染防止層の順に形成され、前記半導体層に対
して前記ゲート電極と反対側に保護用絶縁膜が設けら
れ、該保護用絶縁膜が、前記半導体層から前記ゲート電
極と離れる側に向けて第2層間応力緩衝層、第2金属汚
染防止層の順で形成されるようにすれば、ゲート絶縁部
の第1金属汚染防止層及び保護用絶縁膜の第2金属汚染
防止層によって製造工程中や製造工程後におけるゲート
領域の、金属不純物などによる金属汚染を防止すること
ができる。また、ゲート絶縁部の第1層間応力緩衝層及
び保護用絶縁膜の第2層間応力緩衝層を形成すること
で、多層構造となった半導体装置の層間応力を緩和して
リーク電流の発生を防止することができる。Further, the gate insulating portion has a first interlayer stress buffer layer from the semiconductor layer side toward the gate electrode side,
A first metal contamination preventing layer is formed in this order, a protective insulating film is provided on the side opposite to the gate electrode with respect to the semiconductor layer, and the protective insulating film is provided on a side away from the semiconductor layer from the gate electrode. If the second interlayer stress buffer layer and the second metal contamination preventing layer are formed in this order, the first metal contamination preventing layer of the gate insulating portion and the second metal contamination preventing layer of the protective insulating film are manufactured. It is possible to prevent metal contamination of the gate region due to metal impurities during the process or after the manufacturing process. Further, by forming the first interlayer stress buffer layer of the gate insulating portion and the second interlayer stress buffer layer of the protective insulating film, the interlayer stress of the semiconductor device having the multilayer structure is relaxed to prevent the generation of leak current. can do.
【0018】また、本発明の半導体装置の製造方法で
は、ゲート領域内のバックチャンネル側にソース領域及
びドレイン領域とを設けて半導体層となる多結晶シリコ
ンを形成するので、非晶質シリコンを溶融固化して多結
晶シリコンを形成する場合、また多結晶シリコンが溶融
固化して再結晶化する際に、半導体層上の段部に細りや
段切れが生じたとしても、その部分にはドレイン電流が
流れないので、細りや段切れによる抵抗増大によってド
レイン電流が小さくなったり流れなくなったりすること
がなく、従って、ドレイン電流を大きくすることができ
る。Further, in the method for manufacturing a semiconductor device of the present invention, since the source region and the drain region are provided on the back channel side in the gate region to form polycrystalline silicon to be a semiconductor layer, the amorphous silicon is melted. When polycrystalline silicon is solidified to form polycrystalline silicon, or when polycrystalline silicon is melted and solidified and recrystallized, even if a step or a step is generated in the step portion on the semiconductor layer, the drain current flows to that portion. Does not flow, the drain current does not decrease or stop flowing due to an increase in resistance due to thinning or step breakage, and therefore, the drain current can be increased.
【0019】また、非晶質シリコンを溶融固化して半導
体層の多結晶シリコンを形成する場合に、半導体層をゲ
ート絶縁部と、保護用絶縁膜とによって挟まれた状態で
行えば、毛細管現象により、結晶粒の方向がそろった多
結晶シリコン、すなわち移動度が大きく、かつドレイン
耐圧、ドレイン電流が大きい多結晶シリコンが得られ
る。When amorphous silicon is melted and solidified to form polycrystalline silicon of a semiconductor layer, if the semiconductor layer is sandwiched between a gate insulating portion and a protective insulating film, a capillary phenomenon occurs. As a result, it is possible to obtain polycrystalline silicon in which crystal grains are oriented in the same direction, that is, polycrystalline silicon having a high mobility, a large drain breakdown voltage, and a large drain current.
【0020】更に、逆スタガー構造の場合には、ゲート
絶縁膜を構成する第1金属汚染防止層、第1層間応力緩
衝層、多結晶シリコン層を構成する非晶質シリコン層、
保護用絶縁膜を構成する第2層間応力緩衝層、第2金属
汚染防止層の順、又はスタガー構造の場合には、保護用
絶縁膜を構成する第2金属汚染防止層、第2層間応力緩
衝層、多結晶シリコン層を構成する非晶質シリコン層、
ゲート絶縁膜を構成する第1層間応力緩衝層、第1金属
汚染防止層の順に連続成膜を、例えばプラズマCVDな
どによって行ない、その後、非晶質シリコン層をレーザ
ーアニールして多結晶シリコンを形成するようにすれ
ば、連続成膜によって多層構造となる半導体装置の層間
応力の緩和及び層間におけるダストの混入を低減できる
とともに、第1金属汚染防止層または第2金属汚染防止
層によってレーザーアニールを大気中で行なっても汚染
物質が多結晶シリコン層に入り込むことを防止すること
ができるようになる。また、レーザーアニールによる低
級酸化膜形成での特性劣化に対する問題も防止できる。Further, in the case of the inverted stagger structure, the first metal contamination preventing layer forming the gate insulating film, the first interlayer stress buffer layer, the amorphous silicon layer forming the polycrystalline silicon layer,
In order of the second interlayer stress buffer layer and the second metal contamination preventing layer forming the protective insulating film, or in the case of a stagger structure, the second metal contamination preventing layer and the second interlayer stress buffer forming the protective insulating film. Layer, an amorphous silicon layer forming a polycrystalline silicon layer,
The first interlayer stress buffer layer and the first metal contamination preventing layer forming the gate insulating film are successively deposited in this order by, for example, plasma CVD, and then the amorphous silicon layer is laser-annealed to form polycrystalline silicon. By doing so, it is possible to reduce the interlayer stress of the semiconductor device having a multi-layer structure by continuous film formation and to reduce the mixing of dust between layers, and at the same time, perform laser annealing by the first metal contamination preventing layer or the second metal contamination preventing layer to the atmosphere. Even if it is carried out in the inside, it becomes possible to prevent the contaminant from entering the polycrystalline silicon layer. Further, it is possible to prevent the problem of characteristic deterioration due to formation of the lower oxide film by laser annealing.
【0021】また半導体層の下方に、絶縁性基板に当接
するような電極(ソース電極とドレイン電極、又はゲー
ト電極)を設けた構造、いわゆる逆スタガー構造とする
と、レーザーアニールのときは絶縁性基板よりも電極の
方が熱伝導率がよいので、電極に近い方から半導体層の
非晶質シリコンが溶融固化して多結晶シリコンが形成さ
れていき、また最後まで溶融されていた部分に非晶質シ
リコン中に存在していた金属などの不純物が偏析される
(いわゆる一種の浮遊帯純化法がなされる)。本発明で
は、ゲート領域内にソース領域及びドレイン領域を設け
たため、この不純物が偏析された部分にはドレイン電流
が流れず、逆バイアス印加したときも低電圧でのブレー
クダウンが起こりにくく、リーク電流を低減できる。従
って、大きなドレイン耐圧で、大きなドレイン電流が得
られる。また、絶縁性基板に当接した電極が、絶縁性基
板に当接した他の電極と連なって設けられるようにすれ
ば、上述したように電極に近いほうから溶融シリコンが
固化されるので、金属などの不純物は、有効TFT領域
以外に偏析して固化されるので、耐圧の低下、リーク電
流の増大、ドレイン電流の低下などを防止することがで
きる。Further, when a structure in which electrodes (source electrode and drain electrode or gate electrode) that come into contact with the insulating substrate are provided below the semiconductor layer, that is, a so-called reverse stagger structure, the insulating substrate is used during laser annealing. Since the electrode has better thermal conductivity than that of the electrode, amorphous silicon in the semiconductor layer melts and solidifies from the side closer to the electrode to form polycrystalline silicon, and the amorphous part is melted to the end. Impurities such as metals that were present in the high quality silicon are segregated (a so-called floating zone purification method is performed). In the present invention, since the source region and the drain region are provided in the gate region, the drain current does not flow in the portion where the impurities are segregated, and the breakdown at the low voltage does not easily occur even when the reverse bias is applied. Can be reduced. Therefore, a large drain current can be obtained with a large drain breakdown voltage. Further, if the electrode in contact with the insulating substrate is provided so as to be continuous with the other electrode in contact with the insulating substrate, the molten silicon is solidified from the side closer to the electrode as described above. Since such impurities are segregated and solidified in areas other than the effective TFT region, it is possible to prevent a decrease in breakdown voltage, an increase in leak current, a decrease in drain current, and the like.
【0022】[0022]
【実施例】以下、本発明の半導体装置及びその製造方法
における各実施例について、図面を参照して説明する。Embodiments of the semiconductor device and the manufacturing method thereof according to the present invention will be described below with reference to the drawings.
【0023】図1のAは、本発明の第1実施例の半導体
装置を示しているが、全体として10で示され、公知の
ようにこれは逆スタガ構造であり、すなわち金属で成
る、例えばモリブデン/タンタル(Mo/Ta)で成る
ゲート電極12が、例えば、透光性ほう酸ガラスなどで
成る絶縁性基板11上に形成されている。ゲート電極1
2の上面には、ゲート電極12と絶縁性基板11との上
面を覆うように絶縁膜13が被着されており、これは例
えばSiN(窒化シリコン)膜で成る第1金属汚染防止
層17と、例えばSiO2 (酸化シリコン)膜から成る
第1層間応力緩衝層18から構成される。更にその絶縁
膜13の上には、半導体層である多結晶シリコン層14
が設けられており、この多結晶シリコン層14には、ゲ
ート電極12と絶縁膜13のゲート電極12上に位置す
るゲート絶縁部13aを介して接合するゲート領域G1
(破線より内側として示されている)が設けられてお
り、更にソース電極15に接合するソース領域S1及び
ドレイン電極16に接合するドレイン領域D1が設けら
れている。更に、多結晶シリコン層14の上部にはゲー
ト絶縁部13aと対向するように保護用絶縁膜19が設
けられているが、本実施例では、これは多結晶シリコン
層14に近い方から、例えばでSiO2 で成る第2層間
応力緩衝層21及びSiNから成る第2金属汚染防止層
22よりなる。FIG. 1A shows a semiconductor device according to a first embodiment of the present invention, which is generally designated by 10, and has a known inverted staggered structure, ie made of metal, for example. A gate electrode 12 made of molybdenum / tantalum (Mo / Ta) is formed on an insulating substrate 11 made of, for example, translucent borate glass. Gate electrode 1
An insulating film 13 is deposited on the upper surface of 2 so as to cover the upper surfaces of the gate electrode 12 and the insulating substrate 11. The insulating film 13 includes a first metal contamination preventing layer 17 made of, for example, a SiN (silicon nitride) film. , A first interlayer stress buffer layer 18 made of, for example, a SiO 2 (silicon oxide) film. Further, on the insulating film 13, a polycrystalline silicon layer 14 which is a semiconductor layer is formed.
The gate region G1 is formed in the polycrystalline silicon layer 14 and is joined to the polycrystalline silicon layer 14 via the gate insulating portion 13a located on the gate electrode 12 of the insulating film 13.
(Shown as the inside of the broken line) is provided, and further, a source region S1 that is joined to the source electrode 15 and a drain region D1 that is joined to the drain electrode 16 are provided. Further, the protective insulating film 19 is provided on the upper portion of the polycrystalline silicon layer 14 so as to face the gate insulating portion 13a. In the present embodiment, this is provided from the side closer to the polycrystalline silicon layer 14, for example, The second interlayer stress buffer layer 21 made of SiO 2 and the second metal contamination prevention layer 22 made of SiN.
【0024】本実施例ではソース領域S1及びドレイン
領域D1は、多結晶シリコン層14の最上部に形成され
ており、ソース領域S1の右側端部S1a及びドレイン
領域D1の左側端部D1aは、ゲート領域G1内に設け
られている。すなわちこれは一点鎖線で示されるチャン
ネル20が形成された側(これは公知のようにゲート絶
縁部13a側に形成される)と反対側、すなわち多結晶
シリコン層14のバックチャンネル側に形成されてい
る。なお、ソース領域S1及びドレイン領域D1が形成
された下方の多結晶シリコン層14には、LDD領域L
1が形成されており、すなわちこのLDD領域L1の一
部もゲート領域G1内に形成されている。このLDD領
域L1は、チャンネルと同種で、濃度の低い不純物を有
する領域であり、ドレイン接合のドレイン方向の最大電
界を弱めるために設けられたものであり、ドレイン領域
D1からのゲート酸化膜13aや絶縁性基板11へのホ
ットキャリア注入を減少させ、しきい値電圧VT や相互
コンダクタンスGm を安定化させる。In this embodiment, the source region S1 and the drain region D1 are formed on the uppermost part of the polycrystalline silicon layer 14, and the right end S1a of the source region S1 and the left end D1a of the drain region D1 are the gate. It is provided in the area G1. That is, it is formed on the side opposite to the side where the channel 20 shown by the alternate long and short dash line is formed (this is formed on the gate insulating portion 13a side as is well known), that is, on the back channel side of the polycrystalline silicon layer 14. There is. The polycrystalline silicon layer 14 below the source region S1 and the drain region D1 has an LDD region L
1 is formed, that is, a part of this LDD region L1 is also formed in the gate region G1. The LDD region L1 is a region of the same kind as the channel and having a low concentration of impurities, and is provided to weaken the maximum electric field in the drain direction of the drain junction, and the LDD region L1 and the gate oxide film 13a from the drain region D1. Hot carrier injection into the insulating substrate 11 is reduced, and the threshold voltage V T and the transconductance G m are stabilized.
【0025】本実施例の半導体装置10は、MIS構造
の1つであるチャンネル型MOS構造であり、そのチャ
ンネル20のキャリアは伝導電子であるので、ソース領
域S1及びドレイン領域D1は伝導電子の不純物を有す
るN型半導体層(以下、N+層と記載する)からなって
おり、LDD領域は、その不純物の濃度が低いN型半導
体層(以下、N- 層と記載する)から成るが、ゲート領
域G1のソース領域S1、ドレイン領域D1及びLDD
領域L1以外のゲート領域内部G1aは、本実施例では
真性半導体層(I層)から構成されている。なお、この
ゲート領域内部G1aを、I層ではなくチャンネル20
を形成している不純物と異種の低濃度不純物層、すなわ
ちP型半導体層(以下、P- 層と記載する)で形成すれ
ば、ゲート酸化膜13a中のNa+ やK+ の可動イオン
によるしきい値VTHの変動をより防止し、リーク電流を
減少させることが、より確実に行なえる。The semiconductor device 10 of this embodiment has a channel type MOS structure, which is one of the MIS structures, and the carriers of the channel 20 are conduction electrons, so that the source region S1 and the drain region D1 are impurities of conduction electrons. N-type semiconductor layer having a (hereinafter referred to as N + layer) are made of, LDD region, a low concentration N-type semiconductor layer of the impurities (hereinafter, N - referred to as layers) consists, gate Source region S1, drain region D1 and LDD of region G1
The gate region inside G1a other than the region L1 is composed of an intrinsic semiconductor layer (I layer) in this embodiment. It is to be noted that the inside of the gate region G1a is not the I layer but the channel 20.
If it is formed of a low-concentration impurity layer different from the impurities forming the layer, that is, a P-type semiconductor layer (hereinafter referred to as a P − layer), it is caused by mobile ions of Na + and K + in the gate oxide film 13a. It is possible to more reliably prevent the variation of the threshold value V TH and reduce the leak current.
【0026】次に、本発明の第1実施例の半導体装置1
0の製造方法を、図2乃至図5を参照して説明する。Next, the semiconductor device 1 according to the first embodiment of the present invention.
A manufacturing method of 0 will be described with reference to FIGS.
【0027】まず、絶縁性基板11上に、Mo/Ta
を、例えば300nm程度の厚さで、スパッタリングに
よって膜を形成し、これにホトリソグラフィ工程を行
い、すなわちポジレジストコート、マスク露光、現像、
ポストべークを行なった後、CF4 によりドライエッチ
ングして、RAストリッパー(HNO3 +NO2 の洗浄
液)でレジスト剥離を行なって、図2のAに示されるよ
うに、絶縁性基板11上にゲート電極12を形成する。
ここで、Mo/Taを用いたのは、低抵抗化と耐熱性向
上のためである。なお、薄膜応力集中緩和と耐圧向上の
ため、ゲート電極12の端部は図2のAで一点鎖線で示
すようにテーパーとするのが好ましく、その角度は10
〜30°が適当である。First, on the insulating substrate 11, Mo / Ta
To a thickness of, for example, about 300 nm, a film is formed by sputtering, and a photolithography process is performed on the film, that is, positive resist coating, mask exposure, development,
After post-baking, dry etching is performed with CF 4 , and resist stripping is performed with an RA stripper (HNO 3 + NO 2 cleaning solution). As shown in FIG. The gate electrode 12 is formed.
Here, Mo / Ta is used for lowering resistance and improving heat resistance. In order to relieve the concentration of stress in the thin film and improve the breakdown voltage, the end portion of the gate electrode 12 is preferably tapered as indicated by the alternate long and short dash line in FIG.
-30 ° is suitable.
【0028】次に、ゲート電極12を形成した絶縁性基
板11を例えば約300℃程度に加熱してプラズマCV
Dにより、絶縁性基板11上に図2のBに示すような連
続成膜を行なう。すなわち絶縁性基板11及びゲート電
極12を覆うように、第1金属汚染防止層17を構成す
るSiN膜をSiH4 、NH3 、N2 を反応ガスとし
て、例えば200nm程度の厚さで成長させ、次にガス
を切り替えて、第1層間応力緩衝層18を構成するSi
O2 膜をSiH4 、O2 を反応ガスとして、例えば20
0nm程度の厚さで成長させる。そして、SiH4 を反
応ガスとして半導体層となる非晶質シリコン(α−S
i:H)層14’を50nmの厚さで形成し、その上
に、第2層間応力緩衝層21を構成するSiO2 膜をS
iH4 、O2 を反応ガスとして、例えば50nm程度の
厚さで成長させ、第2金属汚染防止層22を構成するS
iN膜をSiH4 、NH3 、N2 を反応ガスとして、例
えば50nm程度の厚さで成長させる。この際に、絶縁
膜13はゲート耐電圧を増加させるために厚くするとよ
いが、保護用絶縁膜19は後述するようにこれを介して
レーザー光を照射するので、光エネルギーロスの観点か
ら、その厚さは薄くするとよい。なお、この連続成膜
は、チャンバ内を大気圧に開放することなく成膜するの
で、各膜の間に汚染物質が混入することを防止できると
ともに、成膜時における層間の応力を極力、低減させる
ことができる。Next, the insulating substrate 11 having the gate electrode 12 formed thereon is heated to, for example, about 300.degree.
2D, continuous film formation as shown in FIG. 2B is performed on the insulating substrate 11. That is, a SiN film forming the first metal contamination preventing layer 17 is grown so as to cover the insulating substrate 11 and the gate electrode 12 with SiH 4 , NH 3 , and N 2 as reaction gases to a thickness of about 200 nm, Next, by switching the gas, Si that constitutes the first interlayer stress buffer layer 18
The O 2 film is treated with SiH 4 and O 2 as reaction gases, for example, 20
It is grown to a thickness of about 0 nm. Amorphous silicon (α-S, which becomes a semiconductor layer, uses SiH 4 as a reaction gas.
i: H) layer 14 ′ is formed to a thickness of 50 nm, and an SiO 2 film forming the second interlayer stress buffer layer 21 is formed on the S:
S that constitutes the second metal contamination preventing layer 22 is grown by using iH 4 and O 2 as reaction gases to a thickness of, for example, about 50 nm.
The iN film is grown to a thickness of, for example, about 50 nm using SiH 4 , NH 3 , and N 2 as reaction gases. At this time, the insulating film 13 may be thickened in order to increase the gate withstand voltage, but since the protective insulating film 19 irradiates the laser beam through this as will be described later, from the viewpoint of optical energy loss, The thickness should be thin. Since this continuous film formation is performed without opening the chamber to atmospheric pressure, it is possible to prevent contaminants from being mixed between the films and to reduce the stress between layers during film formation as much as possible. Can be made.
【0029】次に、図2のCに示されるようなゲート電
極12の幅よりかなり狭いレジストR1を用いて低濃度
領域L1’を形成する。まずホトリソグラフィを行ない
レジストR1を形成する。すなわち、連続成膜で最上部
に形成した第2金属汚染防止層22の上面にポジレジス
トコートをし、絶縁性基板11の裏面からオーバー露
光、すなわちゲートのセルフアライメント露光を行な
い、現像し、ポストべークを行なって、ゲート電極12
の幅より幅がかなり狭いレジストR1を形成する。次
に、第2金属汚染防止層22を、例えばCF4 のドライ
エッチングなどで、第2層間応力緩衝層21を、例えば
HF:H2 O=1:5の溶液を用いたウエットエッチン
グなどでエッチングし、保護用絶縁膜19である第2金
属汚染防止層22及び層間応力緩衝層21を、レジスト
R1と同じ幅、すなわちゲート電極12の幅よりかなり
狭い幅に形成する。この図2のCに示される状態で、レ
ジストR1及び保護用絶縁膜19をマスクとして、非晶
質シリコン層14’中に、例えば1012〜1013cm-2
程度の低濃度で燐(P- )イオンを矢印Eで示されるよ
うにドーピングし、その後、マスクとなったレジストR
1を、例えばH2 SO4 :H2 O2 =5:1の溶液で剥
離する。なお、このときP- イオンをドーピングしてい
ない部分の非晶質シリコン層は、I層のままであり、こ
れが図3のBに示されるようなゲート領域内部G1aと
なる。なお、低ゲート電圧で大きなドレイン電流を得る
為に、ソース領域S1とドレイン領域D1との間を狭く
したい場合は、ゲート電極のセルフアライメント露光で
はなく、マスク露光で、例えば1〜2μmのレジストを
形成する。Next, a low concentration region L1 'is formed by using a resist R1 which is considerably narrower than the width of the gate electrode 12 as shown in FIG. 2C. First, photolithography is performed to form a resist R1. That is, a positive resist coat is applied to the upper surface of the second metal contamination preventing layer 22 formed on the uppermost portion by continuous film formation, and overexposure, that is, self-alignment exposure of the gate is performed from the back surface of the insulating substrate 11, and development is performed. Bake the gate electrode 12
Forming a resist R1 having a width considerably narrower than the width. Next, the second metal contamination preventing layer 22 is etched by, for example, dry etching of CF 4 , and the second interlayer stress buffer layer 21 is etched by, for example, wet etching using a solution of HF: H 2 O = 1: 5. Then, the second metal contamination preventing layer 22 and the interlayer stress buffer layer 21, which are the protective insulating film 19, are formed to have the same width as the resist R1, that is, a width considerably narrower than the width of the gate electrode 12. In the state shown in FIG. 2C, using the resist R1 and the protective insulating film 19 as a mask, for example, 10 12 to 10 13 cm −2 in the amorphous silicon layer 14 ′.
The degree of low concentration phosphorus (P -) ion doping as indicated by the arrow E, then, the resist R which serves as a mask
1 is stripped with a solution of, for example, H 2 SO 4 : H 2 O 2 = 5: 1. At this time, the portion of the amorphous silicon layer not doped with P − ions remains as the I layer, and this becomes the gate region inside G1a as shown in FIG. 3B. In order to obtain a large drain current at a low gate voltage, when it is desired to narrow the distance between the source region S1 and the drain region D1, mask exposure is performed instead of self-alignment exposure of the gate electrode, and a resist of, for example, 1 to 2 μm is used. Form.
【0030】次に、図3のAのように、半導体層となる
非晶質シリコン層14’の一部に保護用絶縁膜19が設
けられた状態で、図において上方からレーザー光を一点
鎖線の矢印Qで示すように照射して大気中でレーザーア
ニールを行う。この場合、レーザー光としては、例えば
XeClからなる波長308nmのエキシマレーザ光を
使用し、約250〜300mJ/cm2 の照射量で結晶
化、すなわち非晶質シリコン層14’を溶融固化して多
結晶シリコン層14を形成する。それと同時に、非晶質
シリコン層14’中に図2のCでドーピングしたイオン
を活性化させ、低濃度領域L1’を形成するが、この低
濃度領域L1’の一部はゲート領域G1内に設けられて
いる。なお、レーザー光を照射する初めには、溶融エネ
ルギーよりも低いエネルギー照射を行なって、非晶質シ
リコン層14’中の水素を追い出してから溶融固化させ
る。Next, as shown in FIG. 3A, laser light is drawn from above in the figure in a state where the protective insulating film 19 is provided on a part of the amorphous silicon layer 14 'to be the semiconductor layer. Laser irradiation is performed in the atmosphere by irradiation as indicated by arrow Q in FIG. In this case, as the laser light, for example, an excimer laser light made of XeCl and having a wavelength of 308 nm is used, and crystallization is performed at a dose of about 250 to 300 mJ / cm 2 , that is, the amorphous silicon layer 14 ′ is melted and solidified to obtain a large amount. The crystalline silicon layer 14 is formed. At the same time, ions doped with C in FIG. 2 are activated in the amorphous silicon layer 14 'to form a low concentration region L1'. A part of the low concentration region L1 'is located in the gate region G1. It is provided. At the beginning of irradiation with laser light, energy lower than the melting energy is applied to expel hydrogen in the amorphous silicon layer 14 'and then melt and solidify.
【0031】本発明では、絶縁膜13と保護用絶縁膜1
9との間に、非晶質シリコン層14’が挟まれた状態で
溶融固化して多結晶シリコン層14が形成されるので、
固化する際に、シリコンの結晶が(毛細管現象により)
細くしぼられ、結晶粒の方向が揃った比較的単結晶に近
い多結晶シリコン層14となる。そのため、結晶界面の
欠陥の量が減少し、移動度の大きい多結晶シリコン、す
なわち電気特性に優れた多結晶シリコン層14が得られ
る。すなわち、このとき、保護用絶縁膜19は、エキシ
マレーザーの反射防止膜として働き、レーザーアニール
時のエネルギーロスを低減させ、溶融したシリコンの熱
拡散を低減するとともに、毛細管現象によって結晶粒方
向の揃った大きな多結晶シリコン層を得る。In the present invention, the insulating film 13 and the protective insulating film 1
9 and the amorphous silicon layer 14 ′ are sandwiched between them and solidified to form the polycrystalline silicon layer 14,
When solidifying, silicon crystals (due to capillarity)
The polycrystalline silicon layer 14 is thinly squeezed and the crystal grains are aligned in a direction close to a single crystal. Therefore, the amount of defects at the crystal interface is reduced, and the polycrystalline silicon having a high mobility, that is, the polycrystalline silicon layer 14 having excellent electric characteristics can be obtained. That is, at this time, the protective insulating film 19 functions as an anti-reflection film for the excimer laser, reduces energy loss during laser annealing, reduces thermal diffusion of the melted silicon, and aligns the crystal grain directions by a capillary phenomenon. A large polycrystalline silicon layer is obtained.
【0032】更に、本実施例では、絶縁性基板11に当
接するようにゲート電極12が設けられており、ゲート
電極12の熱伝導率は絶縁性基板11より大きいので、
ゲート電極12が強制冷却体として働き、また本実施例
では、図5のAに示されるゲート電極12の右方が図示
しない他のゲート電極12(これも絶縁性基板11に当
接されている)と連なって設けられているので、図5の
Aにおいて、右方から左方へと固化されていき、その溶
融部は矢印Hで示されるように追いやられ、その端部で
固化される。すなわち、金属などの不純物が偏析してい
る溶融部は有効TFT領域以外で固化することになる。
また、図5のBの断面でも、ゲート電極12に近いほう
から固化されるので、低濃度領域L1’の図の網目Jで
示される部分に金属などの不純物が偏析されやすくな
る。この部分には、後に形成されるゲート領域G1/L
DD領域L1/ソース領域S1の接合部分やゲート領域
G1/LDD領域L1/ドレイン領域D1の接合部分な
どが存在しない(図5のBにおいてはこれらの領域はま
だ形成されていないので一点鎖線で示されている)の
で、すなわち製造後にドレイン電流が流れる径路Kに金
属などの不純物が偏析しないので、逆バイアスを印加し
たときも低電圧でのブレークダウンが起こりにくく、リ
ーク電流を低減でき、従って、大きなドレイン耐圧で、
大きな電流が得られる。また、このとき多結晶シリコン
層14に、図5のBで示されるような細りや段切れが生
じたとしても、ここはドレイン電流が流れる部分ではな
いので、ドレイン電流が小さくなるということはない。Further, in this embodiment, the gate electrode 12 is provided so as to contact the insulating substrate 11, and the thermal conductivity of the gate electrode 12 is larger than that of the insulating substrate 11,
The gate electrode 12 functions as a forced cooling body, and in this embodiment, the right side of the gate electrode 12 shown in FIG. 5A is another gate electrode 12 not shown (which is also in contact with the insulating substrate 11). ), The solidified portion is solidified from the right side to the left side in FIG. 5A, and the molten portion is driven away as indicated by an arrow H and solidified at the end portion. That is, the melted portion in which impurities such as metal are segregated is solidified in a region other than the effective TFT region.
Further, also in the cross section of B of FIG. 5, since it is solidified from the side close to the gate electrode 12, impurities such as metal are likely to be segregated in the portion of the low concentration region L1 ′ indicated by the mesh J in the figure. In this portion, a gate region G1 / L formed later is formed.
There is no junction between the DD region L1 / source region S1 and the junction between the gate region G1 / LDD region L1 / drain region D1 (in FIG. 5B, these regions have not been formed yet, and therefore are indicated by a chain line). That is, since impurities such as metals do not segregate in the path K through which the drain current flows after manufacturing, breakdown does not easily occur at low voltage even when a reverse bias is applied, and the leak current can be reduced. With a large drain breakdown voltage,
A large current can be obtained. Further, at this time, even if the polycrystalline silicon layer 14 is thinned or stepped as shown in FIG. 5B, the drain current does not flow here, so the drain current does not decrease. .
【0033】なおまた、多結晶シリコン層14を形成す
る際にレーザーアニールを用いたので、熱効率、温度分
布などのばらつきが抑制され、TFT特性が均一とな
り、更に、非晶質シリコンの脱水素化と、多結晶シリコ
ンの結晶化と、低濃度領域L1’にドーピングした燐
(P)イオンの活性化とを同時に行うことができ、生産
性も向上することができる。Furthermore, since laser annealing is used when forming the polycrystalline silicon layer 14, variations in thermal efficiency, temperature distribution, etc. are suppressed, the TFT characteristics become uniform, and further, dehydrogenation of amorphous silicon is performed. Then, crystallization of polycrystalline silicon and activation of phosphorus (P) ions doped in the low concentration region L1 ′ can be performed at the same time, and productivity can be improved.
【0034】このレーザーアニールで多結晶シリコン層
14を形成した後は、図3のBの多結晶シリコン層14
の低濃度領域L1’中に、例えば1014〜1015cm-2
程度の高濃度で燐(P+ )イオンを矢印Fで示すように
ドーピングし、高温短時間のRTA(Rapid Th
emal Annealing)、例えば約1000℃
前後で、30秒以内のアニールを行う。すると、図3の
Cで示されるように、低濃度領域L1’の下部にLDD
領域L1が、上部にソース領域S1及びドレイン領域D
1とが形成される。すなわち、上方にソース領域S1及
びドレイン領域D1とが形成されるのであるが、低濃度
領域L1’の一部はゲート領域G1内に設けられて形成
されていたため、ソース領域S1及びドレイン領域D1
の一部、すなわちソース領域S1の右側端部S1aとド
レイン領域D1の左側端部D1aがゲート領域G1内に
設けられる。なお、本実施例では、ソース領域S1及び
ドレイン領域D1を形成する際にRTAを用いたので、
イオンドーピングした拡散層が、アニール時にほとんど
拡散することがなく、設計通りにソース領域S1及びド
レイン領域D1を形成することができる。従って、ソー
ス領域S1及びドレイン領域D1を形成する為にイオン
ドーピングしたP+ イオンが、絶縁膜13に達しないよ
うにすることが、すなわちイオンドーピングしたP+ イ
オンが絶縁膜13に達すると、チャンネルを形成しなく
なるので、これを防止することが、確実に行なえる。After forming the polycrystalline silicon layer 14 by this laser annealing, the polycrystalline silicon layer 14 of FIG. 3B is formed.
In the low-concentration region L1 ′ of, for example, 10 14 to 10 15 cm −2
By doping phosphorus (P + ) ions as shown by arrow F at a high concentration, the RTA (Rapid Th
emal Annealing), for example, about 1000 ° C
Annealing is performed within 30 seconds before and after. Then, as shown by C in FIG. 3, the LDD is formed below the low concentration region L1 ′.
The region L1 has a source region S1 and a drain region D on top.
1 and 1 are formed. That is, the source region S1 and the drain region D1 are formed above, but the source region S1 and the drain region D1 are formed because part of the low-concentration region L1 ′ is provided and formed in the gate region G1.
, A right end S1a of the source region S1 and a left end D1a of the drain region D1 are provided in the gate region G1. In the present embodiment, RTA was used when forming the source region S1 and the drain region D1.
The ion-doped diffusion layer hardly diffuses during annealing, and the source region S1 and the drain region D1 can be formed as designed. Therefore, it is necessary to prevent the P + ions ion-doped to form the source region S1 and the drain region D1 from reaching the insulating film 13, that is, when the ion-doped P + ions reach the insulating film 13, Since it is not formed, it can be surely prevented.
【0035】次に、図4のAで示されるように、多結晶
シリコン層14の上に、保護用絶縁膜19をも覆うよう
に、PSG(Phospho−silicate Gl
ass;燐を含んだ酸化シリコン)層23及びそのPS
G層23の上にSiN層24を常圧CVDによって形成
する。このPSG層23は、例えば、SiH4 、PH
3 、O2 を反応ガスとして、PSG層23内に数%程度
の濃度で燐が含まれるように、例えば300nm程度の
厚さで形成される。また、SiN層24は、SiH4 、
HN3 、N2 を反応ガスとして例えば200nm程度の
厚さで形成される。Next, as shown in FIG. 4A, PSG (Phospho-silicate Gl) is formed on the polycrystalline silicon layer 14 so as to cover the protective insulating film 19 as well.
ass; silicon oxide containing phosphorus) 23 and its PS
The SiN layer 24 is formed on the G layer 23 by atmospheric pressure CVD. The PSG layer 23 is made of, for example, SiH 4 , PH.
It is formed to have a thickness of, for example, about 300 nm so that phosphorus is contained in the PSG layer 23 at a concentration of about several percent using 3 , O 2 as a reaction gas. The SiN layer 24 is made of SiH 4 ,
It is formed with a thickness of, for example, about 200 nm using HN 3 and N 2 as reaction gases.
【0036】そして、この状態で、例えばフォーミング
ガス(Ar、N2 などの不活性ガスに数%のH2 を加え
たガス)中で、約400℃で約3〜4時間の水素化アニ
ール処理を行なう。これによって、多結晶シリコン層1
4中にあるダングリングボンドをカットし、移動度を向
上させ、リーク電流の発生を抑制し、TFT特性を改善
する。なおこのとき、PSG膜23は、その吸湿性ため
に多結晶シリコン層14内に水素が入り込みやすいよう
に働き、SiN膜24は、水素を封じ込め外部に逃がさ
ないようにするために働き、すなわちPSG膜23とS
iN膜24とは、この水素化アニール処理を効率良く行
なうためのものである。Then, in this state, for example, in a forming gas (a gas obtained by adding a few% of H 2 to an inert gas such as Ar or N 2 ) at about 400 ° C. for about 3 to 4 hours for hydrogenation annealing treatment. Do. Thereby, the polycrystalline silicon layer 1
The dangling bond in 4 is cut to improve the mobility, suppress the generation of leak current, and improve the TFT characteristics. At this time, the PSG film 23 works so that hydrogen easily enters the polycrystalline silicon layer 14 due to its hygroscopicity, and the SiN film 24 works so as to contain hydrogen and prevent it from escaping to the outside, that is, PSG. Membrane 23 and S
The iN film 24 is for efficiently performing this hydrogenation annealing treatment.
【0037】次に、ソース電極15及びドレイン電極1
6の形成を行なうが、まず、図4のBに示すように、例
えばSiN膜24をCF4 を用いたドライエッチング
で、例えばPSG膜23をHF:HN4 F=12:10
0の溶液を用いたウエットエッチングを用いて、SiN
膜24及びPSG膜23の所定の位置に、整合してフォ
トリソグラフィー及びエッチングなどの手法で窓開けを
行う。その後、シリコン1%入りのアルミニウム(A
l)をスパッタリングによって約1μmの厚さに形成さ
せる。そして、例えばH3 PO4 :CH3 COOH:H
NO3 =70:10:3の溶液を用いたウエットエッチ
ングによってAlをエッチングし、図4のCのようにソ
ース電極15とドレイン電極16を形成する。そして、
Alのエッチングのために設けられていたレジストをR
Aトリッパー(HNO3 +NO2 の洗浄液)で洗浄す
る。最後に、ソース電極15とソース領域S1及びドレ
イン電極16とドレイン領域D1とのコンタクト特性を
良好にするために、例えば約350℃のフォーミングガ
ス中で約1時間程度のAlシンターを行なう。Next, the source electrode 15 and the drain electrode 1
First, as shown in FIG. 4B, the SiN film 24 is dry-etched using CF 4 , and the PSG film 23 is HF: HN 4 F = 12: 10.
Wet etching with a solution of
A window is formed at a predetermined position of the film 24 and the PSG film 23 in alignment with each other by a technique such as photolithography and etching. After that, aluminum containing 1% of silicon (A
l) is formed by sputtering to a thickness of about 1 μm. And, for example, H 3 PO 4 : CH 3 COOH: H
Al is etched by wet etching using a solution of NO 3 = 70: 10: 3 to form the source electrode 15 and the drain electrode 16 as shown in C of FIG. And
The resist provided for etching Al is changed to R
Clean with A tripper (HNO 3 + NO 2 cleaning solution). Finally, in order to improve the contact characteristics between the source electrode 15 and the source region S1 and between the drain electrode 16 and the drain region D1, Al sintering is performed in a forming gas at about 350 ° C. for about 1 hour, for example.
【0038】このようにして、図1のAに示される半導
体装置10が形成されるが、本実施例では、ソース領域
S1及びドレイン領域D1がゲート領域G1内のバック
チャンネル側に形成されているので、非晶質シリコン層
14’が溶融固化して多結晶シリコン層14を形成する
際に、重力と表面張力により、ゲート電極12の端部で
多結晶シリコン層14に、細りや段差が生じたとして
も、ドレイン電流は、この細りや段差を通らないので、
ドレイン電流が小さくなったり、流れなくなったりする
ことがない。Thus, the semiconductor device 10 shown in FIG. 1A is formed. In this embodiment, the source region S1 and the drain region D1 are formed on the back channel side in the gate region G1. Therefore, when the amorphous silicon layer 14 ′ is melted and solidified to form the polycrystalline silicon layer 14, the polycrystalline silicon layer 14 is thinned or stepped at the end of the gate electrode 12 due to gravity and surface tension. Even so, the drain current does not pass through this narrowing or step,
The drain current does not become small or stop flowing.
【0039】また、本実施例では、大きな放熱冷却体で
あるゲート電極に当接する部分から多結晶シリコン層1
4が固化していくため、金属などの不純物を含んだ非晶
質シリコン層14’の溶融部は、有効TFT領域以外に
集まり、最後に有効TFT領域以外にその溶融部に偏析
していた不純物が固化するので、ドレイン電流が流れる
径路には金属などの不純物が析出することがなく、従っ
てリーク電流を低下させることができ、また耐圧の低下
を防止することができる。Further, in the present embodiment, the polycrystalline silicon layer 1 is formed from the portion contacting the gate electrode which is a large heat dissipation cooling body.
As 4 solidifies, the melted portion of the amorphous silicon layer 14 ′ containing impurities such as metal gathers in areas other than the effective TFT area, and finally the impurities segregated in the melted area in areas other than the effective TFT area. Is solidified, impurities such as metal are not deposited in the path through which the drain current flows, so that the leak current can be reduced and the breakdown voltage can be prevented from lowering.
【0040】また本実施例では、ゲート絶縁部13と保
護用絶縁膜19とで挟まれた状態で、非晶質シリコン層
14’を溶融固化して多結晶シリコン14を形成させた
ので、多結晶シリコン層14は、毛細管現象によって結
晶粒子の方向がそろった比較的単結晶に近い大きな結晶
粒の多結晶シリコンが得られる。従って、移動度が大き
く、ドレイン耐圧・ドレイン電流が大きい多結晶シリコ
ンのTFTとすることができる。In the present embodiment, the amorphous silicon layer 14 'is melted and solidified to form the polycrystalline silicon 14 in a state of being sandwiched between the gate insulating portion 13 and the protective insulating film 19, so that the polycrystalline silicon 14 is formed. As the crystalline silicon layer 14, polycrystalline silicon having a large crystal grain in which the crystal grains are aligned in a direction close to a single crystal due to a capillary phenomenon can be obtained. Therefore, it is possible to obtain a polycrystalline silicon TFT having a large mobility and a large drain breakdown voltage / drain current.
【0041】また、本実施例ではLDD領域L1を介し
てドレイン電流が流れるようにしたので、電界を緩和
し、ホットキャリア効果を低減することができ、すなわ
ち大きなドレイン電圧を印加することができる。Further, in the present embodiment, since the drain current is made to flow through the LDD region L1, the electric field can be relaxed and the hot carrier effect can be reduced, that is, a large drain voltage can be applied.
【0042】なお、半導体装置10のゲート領域内部G
1aをI層ではなく、上述したようにチャンネルのキャ
リアと反対の低濃度不純物層(本実施例ではP型半導体
層)で形成する場合には、上記のプラズマCVDを用い
た連続成膜において、SiH4 を反応ガスとして形成さ
れたα−Si:Hから成る非晶質シリコン層14’の代
わりに、例えば数ppmのB2 H6 を加えたSiH4 を
反応ガスとして、ホウ素(B)が少量混入した非晶質シ
リコン(P- α−Si)を形成させて、上述した手順を
行なえばよい。ただし、LDD領域やソース領域及びド
レイン領域を形成する時には、ゲート領域内部G1aが
I層のときよりもボロン濃度分だけ燐濃度を高くするこ
とが必要である。The inside G of the gate region of the semiconductor device 10
When 1a is formed not by the I layer but by the low-concentration impurity layer (P-type semiconductor layer in this embodiment) opposite to the carrier of the channel as described above, in the continuous film formation using the plasma CVD described above, SiH 4 and alpha-Si was formed as a reaction gas: in place of the amorphous silicon layer 14 'consisting of H, an SiH 4 plus several ppm of B 2 H 6, for example, as reactive gases, boron (B) Amorphous silicon (P - α-Si) mixed with a small amount may be formed and the above procedure may be performed. However, when forming the LDD region, the source region, and the drain region, it is necessary to increase the phosphorus concentration by the boron concentration as compared with the case where the inside G1a of the gate region is the I layer.
【0043】次に、本発明の第2実施例について、図1
のB、図6乃至図10を参照して説明するが、上記実施
例と同様な部分については、同一の符号を付し、その詳
細な説明は省略する。Next, the second embodiment of the present invention will be described with reference to FIG.
B of FIG. 6 and FIGS. 6 to 10, the same parts as those in the above embodiment are designated by the same reference numerals, and detailed description thereof will be omitted.
【0044】本実施例の半導体装置30は、図1のBに
示されるように、第1実施例と同様に、逆スタガ型のN
チャンネルMOS構造であり、半導体層となる多結晶シ
リコン層14のチャンネル20が形成されるゲート絶縁
部13a側と反対側のゲート領域G2には、すなわちバ
ックチャンネル側には、ソース領域S1とドレイン領域
D1とが形成されているが、このソース領域S1とドレ
イン領域D1との間には、チャンネル20と異種の低濃
度不純物を含む拡散層31が形成されている。この拡散
層31は、本実施例の半導体装置30が上記実施例と同
様なNチャンネルMOS構造であるため、正孔を不純物
として含んだP- 層で形成されている。As shown in FIG. 1B, the semiconductor device 30 of this embodiment has an inverted stagger type N, as in the first embodiment.
The source region S1 and the drain region are formed in the gate region G2 on the side opposite to the gate insulating portion 13a side where the channel 20 of the polycrystalline silicon layer 14 serving as the semiconductor layer is formed, that is, on the back channel side, which has the channel MOS structure. D1 is formed, but between the source region S1 and the drain region D1, a diffusion layer 31 containing a low concentration impurity different from that of the channel 20 is formed. The diffusion layer 31 is formed of a P − layer containing holes as impurities because the semiconductor device 30 of the present embodiment has an N channel MOS structure similar to that of the above embodiment.
【0045】本実施例では、バックチャンネル側にP-
型の拡散層31を形成したので、ゲート電極12に正の
バイアスを印加した場合には、図6のAに示されるよう
に、すなわちゲート電極12側に伝導電子から成るチャ
ンネル20(これは図において一点鎖線で囲まれる部
分)が形成され、また更に正のバイアスを印加すると、
電位差により拡散層31からゲート領域内部G1a内に
矢印Mで示されるように電子が移動するので、このバッ
クチャンネル側にもドレイン電流が流れる。また、ゲー
ト電極12に負のバイアスを印加した場合には、図6の
Bに示されるように、ゲート電極12側に正孔が蓄積さ
れて拡がり、低いゲートバイアスで拡散層31に達する
ので、拡散層31と半導体層である多結晶シリコン層1
4との界面に生じるリーク電流が遮断される。なお、ソ
ース領域S1とドレイン領域D1との間に、拡散層31
が設けられているため、ここに横一列に、N+ (ソース
領域S1)−P- (拡散層31)−N+ (ドレイン領域
D1)と接合された部分、すなわちトランジスタが形成
されることになるが、拡散層31はフローティングでバ
イアス印加されていないので、ここにドレイン電流が流
れることがない。従って、リーク電流を低く抑えること
ができる。[0045] In this embodiment, P to the back channel side -
Since the diffusion layer 31 of the type is formed, when a positive bias is applied to the gate electrode 12, as shown in A of FIG. Portion surrounded by the one-dot chain line) is formed, and when a positive bias is further applied,
Electrons move from the diffusion layer 31 into the inside G1a of the gate region due to the potential difference, as indicated by an arrow M, so that a drain current also flows on the back channel side. When a negative bias is applied to the gate electrode 12, holes are accumulated and spread on the side of the gate electrode 12 and reach the diffusion layer 31 with a low gate bias, as shown in B of FIG. Diffusion layer 31 and polycrystalline silicon layer 1 which is a semiconductor layer
The leak current generated at the interface with 4 is cut off. The diffusion layer 31 is provided between the source region S1 and the drain region D1.
Since is provided, here in a row, N + (source region S1) -P - (diffusion layer 31) -N + (drain region D1) and the joining portion, i.e., the transistor is formed However, since the diffusion layer 31 is floating and is not biased, the drain current does not flow there. Therefore, the leak current can be suppressed low.
【0046】次に、本発明の第2実施例の半導体装置3
0の製造方法を、図7乃至図9を参照して説明する。Next, the semiconductor device 3 according to the second embodiment of the present invention.
The manufacturing method of 0 will be described with reference to FIGS.
【0047】まず、第1実施例と同様にして、図7のA
に示されるように、絶縁性基板11上にゲート電極12
を形成した後、これまた第1実施例と同様にプラズマC
VDによって、絶縁膜13のSiNから成る第1金属汚
染防止層17とSiO2 から成る第1層間応力緩衝層1
8、非晶質シリコン層14’、保護用絶縁膜19のSi
O2 から成る第2層間応力緩衝層21とSiNから成る
第2金属汚染防止層22を連続成膜する。なお、本実施
例の連続成膜に用いた反応ガスは、第1実施例と同じで
あり、またその形成された膜厚もほぼ同じ厚さである。First, in the same manner as in the first embodiment, A in FIG.
, The gate electrode 12 is formed on the insulating substrate 11.
After the formation of the plasma, plasma C is also formed in the same manner as in the first embodiment.
By VD, the first metal contamination preventing layer 17 made of SiN of the insulating film 13 and the first interlayer stress buffer layer 1 made of SiO 2 are formed.
8, amorphous silicon layer 14 ′, Si of protective insulating film 19
A second interlayer stress buffer layer 21 made of O 2 and a second metal contamination prevention layer 22 made of SiN are continuously formed. The reaction gas used for the continuous film formation of this example is the same as that of the first example, and the formed film thickness is also about the same.
【0048】次に、裏面露光のホトリソグラフィで、す
なわちポジレジストコート、露光、現像及びポストべー
クを行いレジストR1を形成した後、CF4 を用いたド
ライエッチングでSiNで成る第2金属汚染防止層22
をエッチングし、HF:H2O=1:5の溶液を用いて
ウエットエッチングでSiO2 で成る第2層間応力緩衝
層21をエッチングする。そして、図7のBに示される
状態で、すなわちゲート電極12の幅よりかなり幅が狭
いレジストR1及び保護用絶縁膜19をマスクとして、
非晶質シリコン層14’中に、第1実施例と同様に、例
えば1012〜1013/cm程度の低濃度のP- イオンを
矢印E’のようにドーピングし、レジストR1を、例え
ばH2 SO4 :H2 O2 =5:1の溶液で剥離する。す
ると、図8のAで示されるような状態となる。Next, by photolithography of backside exposure, that is, after positive resist coating, exposure, development and post-baking to form resist R1, dry etching using CF 4 is performed to contaminate the second metal of SiN. Prevention layer 22
And a second interlayer stress buffer layer 21 made of SiO 2 is etched by wet etching using a solution of HF: H 2 O = 1: 5. Then, in the state shown in FIG. 7B, that is, using the resist R1 and the protective insulating film 19 having a width considerably smaller than the width of the gate electrode 12 as a mask,
Similar to the first embodiment, the amorphous silicon layer 14 'is doped with a low concentration P - ion of about 10 12 to 10 13 / cm as shown by an arrow E', and the resist R1 is changed to H, for example. Strip with a solution of 2 SO 4 : H 2 O 2 = 5: 1. Then, the state becomes as shown by A in FIG.
【0049】この図8のAに示される状態で、第1実施
例と同様に、レーザー光(一点鎖線の矢印Q’で示され
る)を照射して大気中でレーザーアニールを行なう。こ
の場合、レーザー光としては、例えばXeClから成る
波長308nmのエキシマレーザ光を使用し、約250
〜300mJ/cm2 の照射量で結晶化、すなわち多結
晶シリコン層14を形成する。なお、レーザー光を照射
する最初には、溶融エネルギーよりも低いエネルギー照
射を行なって、非晶質シリコン層14’中の水素を追い
出してから溶融固化させて多結晶シリコン層14を形成
する。これによって、第1実施例と同様に、図7のBに
おいてドーピングしたイオンを活性化して、ゲート領域
G1内に一部を形成している低濃度領域L1’とゲート
領域内部G1aを形成する。そして、保護用絶縁膜19
のSiNで成る第2金属汚染防止層22及びSiO2 で
成る第2層間応力緩衝層21を、それぞれCF4 ガスの
ドライエッチング、HF:H2 O=1:5の溶液を用い
たウエットエッチングで剥離する。In the state shown in FIG. 8A, laser annealing (indicated by the dashed line arrow Q ') is applied to perform laser annealing in the atmosphere, as in the first embodiment. In this case, as the laser light, for example, an excimer laser light having a wavelength of 308 nm made of XeCl is used, and about 250
Crystallization, that is, the polycrystalline silicon layer 14 is formed at an irradiation dose of 300 mJ / cm 2 . At the beginning of irradiating the laser light, energy lower than the melting energy is applied to expel hydrogen in the amorphous silicon layer 14 ′ and then melt and solidify it to form the polycrystalline silicon layer 14. As a result, similar to the first embodiment, the ions doped in B of FIG. 7 are activated to form the low concentration region L1 ′ and a gate region inside G1a which are partially formed in the gate region G1. Then, the protective insulating film 19
The second metal contamination preventing layer 22 made of SiN and the second interlayer stress buffer layer 21 made of SiO 2 are respectively dry-etched with CF 4 gas and wet-etched with a solution of HF: H 2 O = 1: 5. Peel off.
【0050】この保護用絶縁膜19を剥離した後に、約
300℃でプラズマCVDを行ない、図8のBに示すよ
うに、BSG(Boro−silicate Glas
s;ホウ素を含んだ酸化シリコン)層32を多結晶シリ
コン層14の上に、例えば100nm程度の厚さで形成
する。なおこのとき、SiH4 とB2 H6 のガスを反応
ガスとして用いる。After the protective insulating film 19 is peeled off, plasma CVD is carried out at about 300 ° C., and as shown in FIG. 8B, BSG (Boro-silicate Glass).
s; silicon oxide containing boron) 32 is formed on the polycrystalline silicon layer 14 to a thickness of, for example, about 100 nm. At this time, SiH 4 and B 2 H 6 gases are used as reaction gases.
【0051】次に、ポジレジストコート、マスク露光、
現像、ポストべークをした後、レジストR2をゲート領
域内部G2aと同じ幅で形成し、更にこの幅でレジスト
R2と整合させてBSG膜32をHF:H2 O=1:5
の溶液を用いてウエットエッチングし、図8のCに示さ
れるような状態とする。この状態で、例えば1014〜1
015cm-2程度のP+ イオンを上方から矢印F’のよう
にドーピングし、レジストR2剥離後に、高温短時間の
アニール、例えば約1000℃前後で、30秒以内のR
TAアニールを行なう。すると、図9のAで示されるよ
うに、低濃度領域L1’の下方にLDD領域L1、その
上部にソース領域S1及びドレイン領域D1が形成さ
れ、更に、BSG膜32中にあるホウ素(B)がゲート
領域G2の中央上面に拡散注入され、すなわちソース領
域S1及びドレイン領域D1の間にP- の不純物で成る
拡散層31が形成される。なお本実施例では、ソース領
域S1及びドレイン領域D1を形成する際にRTAアニ
ールを用いたので、イオンドーピングした拡散層が、設
計通りにソース領域S1及びドレイン領域D1を形成す
ることができ、更に、ソース領域S1及びドレイン領域
D1が形成されるだけはなく、拡散層31も同時に形成
されるので、生産性の向上にも寄与する。Next, positive resist coating, mask exposure,
After development and post-baking, a resist R2 is formed with the same width as the gate region inside G2a, and the BSG film 32 is aligned with the resist R2 with this width so that the BSG film 32 is HF: H 2 O = 1: 5.
Wet etching is performed using the above solution to obtain the state shown in FIG. 8C. In this state, for example, 10 14 -1
After doping P + ions of about 0 15 cm −2 from above as shown by the arrow F ′ and annealing the resist R2 for a short time at a high temperature, for example, at about 1000 ° C. for 30 seconds or less.
Perform TA annealing. Then, as shown in FIG. 9A, the LDD region L1 is formed below the low-concentration region L1 ′, the source region S1 and the drain region D1 are formed above the LDD region L1, and the boron (B) in the BSG film 32 is further formed. Are diffused and implanted into the central upper surface of the gate region G2, that is, a diffusion layer 31 made of P − impurity is formed between the source region S1 and the drain region D1. In this example, RTA annealing was used when forming the source region S1 and the drain region D1, so that the ion-doped diffusion layer can form the source region S1 and the drain region D1 as designed, and Not only the source region S1 and the drain region D1 are formed, but also the diffusion layer 31 is formed at the same time, which contributes to improvement in productivity.
【0052】このソース領域S1、ドレイン領域D1及
び拡散層31が形成された後には、図9のBに示される
ように、上記第1実施例と同様に、水素化アニールの効
果をよりよく行なうためのPSG膜23及びSiN膜2
4を、多結晶シリコン層14及びBSG膜32を覆うよ
うに形成する。そして、上記第1実施例と同様な水素化
アニールを行ない、多結晶シリコン層14中にあるダン
グリングボンドをカットし、移動度を向上させて、リー
ク電流の発生を抑制し、TFT特性を改善させる。After the source region S1, the drain region D1 and the diffusion layer 31 are formed, as shown in FIG. 9B, the effect of hydrogenation annealing is better performed as in the first embodiment. PSG film 23 and SiN film 2 for
4 is formed so as to cover the polycrystalline silicon layer 14 and the BSG film 32. Then, the same hydrogenation anneal as in the first embodiment is performed to cut the dangling bonds in the polycrystalline silicon layer 14, improve the mobility, suppress the generation of leak current, and improve the TFT characteristics. Let
【0053】次に、ソース電極15、ドレイン電極16
を形成するが、これは上記実施例と全く同じ方法で形成
するので、その説明は省略する。そして、ソース電極1
5、ドレイン電極16を形成するために用いたレジスト
をRAストリッパーで剥離して、最後に、図9のCの形
状となった半導体装置にAlシンダーを施し、図1のB
で示された半導体装置30が完成する。Next, the source electrode 15 and the drain electrode 16
However, since this is formed by the same method as that of the above-mentioned embodiment, the description thereof will be omitted. And the source electrode 1
5, the resist used for forming the drain electrode 16 is stripped by an RA stripper, and finally, the semiconductor device having the shape of C in FIG. 9 is subjected to Al cinder, and B in FIG.
The semiconductor device 30 shown by is completed.
【0054】なお、以上の実施例では、低濃度領域L
1’を形成した後、その下部にLDD領域L1を、その
上部にソース領域S1及びドレイン領域D1を形成した
ので、LDD領域L1の端部と、ソース領域S1の端部
及びドレイン領域D1の端部とが整合している。しかし
ながら、これらを図10のAに示すように整合させずに
設けてもよい。ただし、LDD領域L1の端部と、ソー
ス領域S1の端部及びドレイン領域D1の端部とが整合
させたほうが、電界を緩和するのに有効であり、よりド
レイン耐圧を向上させることができる。また、LDD領
域の端部と、ソース領域S1の端部及びドレイン領域D
1の端部とを整合しない図10のAのような場合には、
LDD領域の大きさに応じたレジストを設けてイオンド
ーピングしなければならないが、LDD領域の端部と、
ソース領域S1の端部及びドレイン領域D1の端部とを
整合する場合には、すなわち、低濃度領域L1’を上下
に分けただけであるので、LDD領域の大きさは保護用
絶縁膜13の幅によって決まり、すなわち保護用絶縁膜
13をマスクとしてイオンをドーピングすればよいの
で、別個にレジストを設ける必要がなく、LDD領域の
形成に手間がかからない。また、以上の実施例では、L
DD領域L1を設けたが、図10のBに示すように、こ
れを設けずともよく、例えばソース領域S1’及びドレ
イン領域D1’の厚さが、多結晶シリコン層14”の厚
さに比べて、所定量、厚い場合には、ゲート絶縁膜13
a側に形成される電子蓄積層を介して、ソース領域S
1’の右側端部S1a’とドレイン領域D1’の左側端
部D1a’との間をドレイン電流が流れるので、低いド
レイン電圧で、大きいドレイン電流を流すことができ
る。なお、この場合多結晶シリコン層を、チャンネルを
形成するキャリアと異種の不純物、すなわちP- 層で形
成すれば、絶縁膜13中に存在する可動イオンによるV
THのばらつきを防止することができる。In the above embodiment, the low density region L
After 1'is formed, the LDD region L1 is formed below the LDD region L1 and the source region S1 and the drain region D1 are formed above the LDD region L1, so that the end of the LDD region L1 and the end of the source region S1 and the end of the drain region D1 are formed. It is consistent with the department. However, they may be provided without alignment as shown in FIG. However, aligning the end of the LDD region L1 with the end of the source region S1 and the end of the drain region D1 is more effective in relaxing the electric field, and the drain breakdown voltage can be further improved. In addition, the end of the LDD region, the end of the source region S1, and the drain region D
In the case like A of FIG. 10 where the end of 1 is not aligned,
A resist corresponding to the size of the LDD region must be provided to perform ion doping.
When the edge of the source region S1 and the edge of the drain region D1 are aligned, that is, since the low-concentration region L1 ′ is only divided into the upper and lower regions, the size of the LDD region is smaller than that of the protective insulating film 13. It is determined by the width, that is, since it is sufficient to dope the ions using the protective insulating film 13 as a mask, it is not necessary to separately provide a resist, and the LDD region can be formed without trouble. In the above embodiment, L
Although the DD region L1 is provided, it may not be provided as shown in FIG. 10B. For example, the thickness of the source region S1 ′ and the drain region D1 ′ is smaller than that of the polycrystalline silicon layer 14 ″. If the thickness is a predetermined amount, the gate insulating film 13
The source region S is formed through the electron storage layer formed on the a side.
Since the drain current flows between the right end S1a ′ of 1 ′ and the left end D1a ′ of the drain region D1 ′, a large drain current can be made to flow at a low drain voltage. In this case, if the polycrystalline silicon layer is formed of an impurity different from the carrier forming the channel, that is, a P − layer, V due to mobile ions existing in the insulating film 13 is used.
It is possible to prevent variations in TH .
【0055】次に、本発明の第3実施例について図11
乃至図15を参照して説明するが、上記実施例と同一な
部分については、同一の符号を付し、その詳細な説明は
省略する。Next, a third embodiment of the present invention will be described with reference to FIG.
Through the description with reference to FIG. 15, the same parts as those in the above-described embodiment are designated by the same reference numerals, and detailed description thereof will be omitted.
【0056】第3実施例の半導体装置は図11に示され
ているが、これは全体として40で示され、これは上記
実施例と異なり、絶縁性基板11に当接してゲート電極
12’が形成されていないスタガ型である。絶縁性基板
11上には、保護用絶縁膜として例えばSiNから成る
層22’が形成されており、その上には、多結晶シリコ
ン層44が形成されている。多結晶シリコン層44に
は、例えばAlで成るゲート電極12’とゲート絶縁部
13a’とを介して接合するゲート領域G3(これは破
線の内部で示される領域)と、例えばAlで成るソース
電極15に接合されているソース領域S3及び、例えば
Alで成るドレイン電極16に接合されているドレイン
領域D3が形成されている。ソース領域S3及びドレイ
ン領域D3は、幅の異なる2つの層を重ねた形状をして
おり、絶縁性基板11に近い方に、それぞれ幅の長い第
1ソース領域S31、第1ドレイン領域D31を、その
上にそれぞれ第2ソース領域S32、第2ドレイン領域
D32を形成している。このため第1ソース領域S31
の右側端部S31a及び第1ドレイン領域D31の左側
端部D31aがゲート領域G3内に形成されている。ま
た、第2ソース領域S32の右側、及び第2ドレイン領
域D32の左側には、それぞれLDD領域L3が形成さ
れている。なお、ゲート絶縁部13a’は、SiO2 か
ら成る第1層間応力緩衝層18’及びSiNから成る第
1金属汚染防止層17’から構成されている。The semiconductor device of the third embodiment is shown in FIG. 11, which is indicated by 40 as a whole, which is different from the above-mentioned embodiment in that it abuts on the insulating substrate 11 and the gate electrode 12 'is formed. It is a stagger type that is not formed. A layer 22 ′ made of, for example, SiN is formed as a protective insulating film on the insulating substrate 11, and a polycrystalline silicon layer 44 is formed on the layer 22 ′. In the polycrystalline silicon layer 44, a gate region G3 (this is a region shown by the inside of a broken line) that joins via the gate electrode 12 'made of, for example, Al and the gate insulating portion 13a', and a source electrode made of, for example, Al. A source region S3 joined to 15 and a drain region D3 joined to a drain electrode 16 made of, for example, Al are formed. The source region S3 and the drain region D3 have a shape in which two layers having different widths are overlapped with each other, and a first source region S31 and a first drain region D31 having a long width are respectively provided in a direction closer to the insulating substrate 11. A second source region S32 and a second drain region D32 are formed thereon, respectively. Therefore, the first source region S31
The right end S31a and the left end D31a of the first drain region D31 are formed in the gate region G3. LDD regions L3 are formed on the right side of the second source region S32 and the left side of the second drain region D32. The gate insulating portion 13a 'is composed of a first interlayer stress buffer layer 18' made of SiO 2 and a first metal contamination prevention layer 17 'made of SiN.
【0057】本実施例も、上記実施例と同様に、Nチャ
ンネルMOS構造の半導体装置40であるので、ゲート
絶縁部13a’側に形成されるチャンネルのキャリアは
伝導電子であり、従って、ソース領域S3及びドレイン
領域D3はN+ で形成されており、LDD領域L3もN
- で形成されているが、本実施例では、ソース領域S
3、ドレイン領域D3及びLDD領域L3以外のゲート
領域G3aは、I層で形成されている。Since this embodiment is also the semiconductor device 40 having the N-channel MOS structure as in the above-mentioned embodiment, the carriers of the channel formed on the gate insulating portion 13a 'side are conduction electrons and therefore the source region. S3 and the drain region D3 are formed of N + , and the LDD region L3 is also N
- it is formed in. In this embodiment, the source region S
3, the gate region G3a other than the drain region D3 and the LDD region L3 is formed of the I layer.
【0058】このような構成にすることによって、すな
わちゲート領域G3内に、ソース領域S3、ドレイン領
域D1及びLDD領域L3を形成したので、実効チャン
ネル長が短くなり、低いゲート電圧と低いドレイン電圧
とで大きなドレイン電流を得ることができ、更にスイッ
チング特性が改善される。なお、実施例では、第1ソー
ス領域S31及び第1ドレイン領域D31のゲート領域
G3内にある端部をテーパーとしたので、多結晶シリコ
ン層44’の細りや段切れを防止することができる。With such a structure, that is, since the source region S3, the drain region D1 and the LDD region L3 are formed in the gate region G3, the effective channel length becomes short, and the low gate voltage and the low drain voltage are obtained. It is possible to obtain a large drain current and further improve the switching characteristics. In the embodiment, since the end portions of the first source region S31 and the first drain region D31 in the gate region G3 are tapered, it is possible to prevent the polycrystalline silicon layer 44 'from being thinned or broken.
【0059】次に、本実施例の半導体装置40の製造方
法を、図13乃至図15を参照して説明する。Next, a method of manufacturing the semiconductor device 40 of this embodiment will be described with reference to FIGS.
【0060】絶縁性基板11を約600℃に加熱して、
図13のAに示されるように、絶縁性基板11上に、保
護用絶縁膜であるSiNから成る層22’と、燐が少量
混入した多結晶シリコン(N+ 多結晶シリコン)層43
とを減圧CVDの連続成膜で形成する。このとき層2
2’は、反応ガスとしてSiH4 、N2 、H2 を用い
て、例えば、約300nm程度の厚さで形成され、多結
晶シリコン層43は、SiH4 、PH3 とを反応ガスと
して、例えば20nm程度の厚さで形成する。The insulating substrate 11 is heated to about 600 ° C.,
As shown in FIG. 13A, a layer 22 ′ made of SiN, which is a protective insulating film, and a polycrystalline silicon (N + polycrystalline silicon) layer 43 containing a small amount of phosphorus are formed on the insulating substrate 11.
And are formed by continuous film formation by low pressure CVD. Layer 2 at this time
2'is formed using SiH 4 , N 2 , and H 2 as a reaction gas to a thickness of, for example, about 300 nm, and the polycrystalline silicon layer 43 uses SiH 4 and PH 3 as a reaction gas, for example. It is formed with a thickness of about 20 nm.
【0061】次に、図13のBに示すように、多結晶シ
リコン層43をホトリソグラフィによりエッチングし、
第1ソース領域S31及び第1ドレイン領域D31を形
成する。すなわちポジレジストコート、マスク露光、現
像、ポストべークを行なった後、例えばCCl4 などに
よりドライエッチングし、レジストを剥離する。なおこ
のとき、多結晶シリコン層44’の細りや段切れを防止
するために、第1ソース領域S31及び第1ドレイン領
域D31のエッチングされる部分を約10〜30°のテ
ーパーに形成する。Next, as shown in FIG. 13B, the polycrystalline silicon layer 43 is etched by photolithography,
A first source region S31 and a first drain region D31 are formed. That is, after performing positive resist coating, mask exposure, development, and post-baking, dry etching is performed with, for example, CCl 4 to remove the resist. At this time, the etched portions of the first source region S31 and the first drain region D31 are formed to have a taper of about 10 to 30 ° in order to prevent the polycrystalline silicon layer 44 'from being thinned or broken.
【0062】再び、絶縁性基板11を約600℃程度に
加熱して、図13のCで示されるように、層22’、第
1ソース領域S31及び第1ドレイン領域D31を覆う
ように、多結晶シリコン層44’及びSiO2 膜45を
減圧CVDで連続成膜する。この多結晶シリコン層4
4’は、反応ガスをSiH4 として、例えば約30nm
程度の厚さで形成され、SiO2 膜45は、SiH4 、
O2 とを反応ガスとして、例えば約100nm程度の厚
さで形成される。このSiO2 膜45はゲート領域内部
G3aを形成する際に、多結晶シリコン層44’に汚染
物が混入するのを防止するための膜である。Again, the insulating substrate 11 is heated to about 600 ° C., and as shown in FIG. 13C, the insulating substrate 11 is covered with the layer 22 ′, the first source region S 31 and the first drain region D 31 in a multi-layered manner. The crystalline silicon layer 44 'and the SiO 2 film 45 are continuously formed by low pressure CVD. This polycrystalline silicon layer 4
4 ′ is, for example, about 30 nm when the reaction gas is SiH 4.
The SiO 2 film 45 is formed of SiH 4
It is formed with a thickness of about 100 nm using O 2 as a reaction gas. The SiO 2 film 45 is a film for preventing contaminants from being mixed into the polycrystalline silicon layer 44 ′ when forming the inside G3a of the gate region.
【0063】次に、ポジレジストコート、マスク露光、
現像、ポストベークから成るホトリソグラフィ工程を行
なって、図14のAに示されるようなレジストR5を形
成する。なお、このレジストR5は、第1ソース領域S
31の右側端部S31a及び第1ドレイン領域D31の
左側端部D31aに渡って形成されている。そして、H
F系のエッチング液で、このレジストR5と整合するよ
うにSiO2 膜45をウエットエッチングする。この図
14のAに示される状態で、レジストR5及びSiO2
膜45をマスクとして、P- イオンを約1012〜1013
/cm2 程度で矢印E”で示されるようにドーピングす
る。すなわち、図において多結晶シリコン層44’のG
3aにはイオンがドーピングされておらず、これが後に
ゲート領域内部G3aとなる。そして更に、図14のB
に示すように、レジストR5の外周に、LDD領域L3
の大きさを決めるためのレジストR6をホトリソグラフ
ィにより形成し、P+ イオンを、約1015〜1016/c
m2 程度で矢印F”で示されるようにドーピングする。
従って、図14のBで、Xで示される部分は低濃度のP
- イオンがドーピングされており、Yで示される部分に
は高濃度のP+ イオンがドーピングされている。そし
て、レジストR5、R6及びSiO2 膜45を、例えば
HF系のエッチング液とRAストリッパーなどを用いて
剥離する。Next, positive resist coating, mask exposure,
A photolithography process including development and post-baking is performed to form a resist R5 as shown in A of FIG. The resist R5 is formed on the first source region S.
The right end portion S31a of the first drain region D31 and the left end portion D31a of the first drain region D31 are formed. And H
The SiO 2 film 45 is wet-etched with an F-based etching solution so as to be aligned with the resist R5. In the state shown in FIG. 14A, the resist R5 and the SiO 2
Using the film 45 as a mask, P − ions are added to about 10 12 to 10 13
/ Cm 2 and doping as indicated by the arrow E ″, that is, G of the polycrystalline silicon layer 44 ′ in the figure.
3a is not doped with ions, which will later become the gate region inside G3a. And further, B of FIG.
As shown in, the LDD region L3 is formed on the outer periphery of the resist R5.
The resist R6 for determining the magnitude is formed by photolithography, a P + ion, from about 10 15 ~10 16 / c
Doping as indicated by arrow F ″ at about m 2 .
Therefore, in B of FIG. 14, the portion indicated by X is a low concentration of P.
- ions are doped, the portion indicated by Y high concentration P + ions are doped. Then, the resists R5 and R6 and the SiO 2 film 45 are stripped using, for example, an HF-based etching solution and an RA stripper.
【0064】レジストR5、R6及びSiO2 45を剥
離した後は、図14のCに示されるように、高温短時間
のRTA(例えば約1000℃で1〜2分)、または約
600℃で20〜25時間の低温アニールを行なって、
より結晶粒の大きい多結晶シリコン層44に再結晶化す
る。同時に、ドーピングされたイオンの活性化を行なっ
て、P+ イオンがドーピングされている(Yで示されい
る)部分から第2ソース領域S32、第2ドレイン領域
D32が、P- イオンがドーピングされている(Xで示
される)部分からLDD領域L3が形成される。After removing the resists R5, R6 and the SiO 2 45, as shown in FIG. 14C, RTA at a high temperature for a short time (for example, 1 to 2 minutes at about 1000 ° C.) or 20 at about 600 ° C. Perform low temperature annealing for ~ 25 hours,
The polycrystalline silicon layer 44 having larger crystal grains is recrystallized. At the same time, is performed to activate the doped ions, P + ions are doped from the portion (which is indicated by Y) second source region S32, the second drain region D32 is, P - ions are doped The LDD region L3 is formed from the portion (indicated by X).
【0065】そして次に、図15のAに示されるような
ゲート絶縁部13a’を形成するが、まず全面に絶縁膜
を約600℃の減圧CVDで形成する。この絶縁膜は、
SiO2 から成る第1層間応力緩衝層18’及びSiN
から成る第1金属汚染防止層17’から構成されてお
り、これらは例えば、それぞれSiH4 、O2 及びSi
H4 、N2 、H2 を反応ガスとして、それぞれ約50n
m、約100nm程度の厚さで形成されている。そし
て、SiO2 から成る第1層間応力緩衝層18’及びS
iNから成る第1金属汚染防止層17’を、それぞれH
F系のエッチング液を用いたウエットエッチング及びC
Cl4 を用いたドライエッチングでエッチングして、図
15のAに示されるようなゲート絶縁部13a’を形成
する。Then, the gate insulating portion 13a 'as shown in FIG. 15A is formed. First, an insulating film is formed on the entire surface by low pressure CVD at about 600.degree. This insulating film is
First interlayer stress buffer layer 18 'made of SiO 2 and SiN
And a first metal pollution prevention layer 17 'composed of, for example, SiH 4 , O 2 and Si, respectively.
Approximately 50 n each using H 4 , N 2 and H 2 as reaction gases
The thickness is about 100 nm. Then, the first interlayer stress buffer layers 18 'and S made of SiO 2 and S
The first metal contamination preventing layer 17 ′ made of iN is set to H
Wet etching using an F-based etching solution and C
Etching is performed by dry etching using Cl 4 to form a gate insulating portion 13a ′ as shown in A of FIG.
【0066】次に、図15のBで示されるように、約6
00℃の減圧CVDでPSG膜23とSiN膜24とを
形成し、上記実施例と同様に水素化アニールを行なう。
そして、PSG膜23とSiN膜24とをエッチングし
て電極を形成するが、本実施例では上記実施例と異な
り、ゲート電極12’を多結晶シリコン層44の上方に
ゲート絶縁膜13a’を介して設けるスタガー構造であ
るので、ゲート電極12’を形成する部分にも窓を形成
する。そして、上記実施例と同様に、1%のシリコン入
りのAlをスパッタリングして、ゲート電極12’、ソ
ース電極15及びドレイン電極16を形成し、図15の
Cに示される形状で、最後に上記実施例と同様にAlシ
ンダーを行ない、半導体装置40が完成する。Next, as shown in FIG. 15B, about 6
The PSG film 23 and the SiN film 24 are formed by low pressure CVD at 00 ° C., and hydrogenation annealing is performed as in the above-mentioned embodiment.
Then, the PSG film 23 and the SiN film 24 are etched to form electrodes, but in this embodiment, unlike the above-described embodiment, the gate electrode 12 'is provided above the polycrystalline silicon layer 44 via the gate insulating film 13a'. Since the stagger structure is provided as a window, a window is also formed in a portion where the gate electrode 12 'is formed. Then, similarly to the above-described embodiment, Al containing 1% of silicon is sputtered to form the gate electrode 12 ′, the source electrode 15 and the drain electrode 16, and the shape shown in C of FIG. Similar to the embodiment, Al cinder is performed to complete the semiconductor device 40.
【0067】また、本実施例では、保護用絶縁膜13’
はSiN膜22’より形成されているが、これを2つの
層、すなわち例えばSiO2 膜で成る第2層間応力緩衝
層及び例えばSiN膜で成る第2金属汚染層の2つの層
で形成してもよい。この場合には、製造工程中や製造後
の金属汚染を防止することだけでなく、多層構造とした
際の層間応力を低減できる。In this embodiment, the protective insulating film 13 'is also used.
Is formed of a SiN film 22 '. It is formed of two layers, that is, a second interlayer stress buffer layer made of, for example, a SiO 2 film and a second metal contamination layer made of, for example, a SiN film. Good. In this case, not only can metal contamination be prevented during or after the manufacturing process, but also interlayer stress when the multilayer structure is formed can be reduced.
【0068】また、本実施例では、ゲート領域内部G3
aをI層で形成したが、減圧CVDで多結晶シリコン層
44を形成する際に、SiH4 だけではなく、SiH4
に数ppmのB2 H6 を添加して反応ガスとして用い
て、ゲート領域G3aを正孔を不純物として含んだ多結
晶シリコン(P- 多結晶シリコン)で形成してもよい。
ただしこの場合には、LDD領域L3、第2ソース領域
S32、第2ドレイン領域D32を形成する際にドーピ
ングする燐イオンの濃度は若干、高くする。Further, in this embodiment, the gate region inside G3 is
Although a is formed of the I layer, when forming the polycrystalline silicon layer 44 by low pressure CVD, not only SiH 4 but also SiH 4
The gate region G3a may be formed of polycrystalline silicon (P − polycrystalline silicon) containing holes as impurities by adding a few ppm of B 2 H 6 as a reaction gas.
However, in this case, the concentration of phosphorus ions doped when forming the LDD region L3, the second source region S32, and the second drain region D32 is slightly increased.
【0069】また、本実施例ではバックチャンネル側に
拡散層を形成していないが、図12に示されるように、
バックチャンネル側に拡散層41、41’を形成しても
よく、この場合には、上記第2実施例で述べた効果、す
なわちゲート電極12に負のバイアスを印加した場合に
は、拡散層41、41’と半導体層である多結晶シリコ
ン層44との界面に生じるリーク電流が遮断され、ま
た、拡散層41、41’内を通って電流が流れることが
ないので、リーク電流を低く抑えることが可能であると
の効果を奏することができる。なお、図12のAでは、
上記第3実施例のSiNから成る層22’と、第1ソー
ス領域S31及び第1ドレイン領域D31となる多結晶
シリコン層43との間に、SiH4 、B2 H6 を反応ガ
スとして用いてBSG膜42を形成し、多結晶シリコン
層44’を再結晶化する際に、RTAアニール又は低温
アニールで、BSG膜42からゲート領域G3’にホウ
素を拡散させて、ソース領域S3とドレイン領域D3と
の間に、拡散層41を形成している。また図12のBで
は、上記第3実施例のSiNから成る層22’と第1ソ
ース領域S31及び第1ドレイン領域D31と成る多結
晶シリコン層43との間に、数ppmのB2 H6 を含ん
だSiH4 を反応ガスとして用いて、正孔を不純物とし
て含んだ多結晶シリコン(P- 多結晶シリコン)層46
を、その上にSiH4 、O2 を反応ガスとして用いてS
iO2 膜47を減圧CVDにより連続成膜して、SiO
2 膜47をエッチングして、多結晶シリコン層46がゲ
ート領域G3に臨むようにし、この部分を多結晶シリコ
ン層44を再結晶化して形成する際に、RTAアニー
ル、又は低温アニールで活性化して、拡散層41’とし
てもよい。なお、図12では、第1ソース領域S31の
右側端部S31a及び第1ドレイン領域D31の左側端
部D31aにテーパーを設けていないが、上記第3実施
例のように、多結晶シリコン層44’の細りや段切れを
防止するために、テーパーを設けるほうが、より好まし
い。Further, in this embodiment, the diffusion layer is not formed on the back channel side, but as shown in FIG.
Diffusion layers 41 and 41 'may be formed on the back channel side. In this case, the diffusion layer 41 has the effect described in the second embodiment, that is, when a negative bias is applied to the gate electrode 12. , 41 'and the polycrystalline silicon layer 44, which is a semiconductor layer, are blocked from leaking current, and no current flows through the diffusion layers 41 and 41'. It is possible to achieve the effect that it is possible. In addition, in FIG. 12A,
SiH 4 , B 2 H 6 was used as a reaction gas between the layer 22 ′ made of SiN of the third embodiment and the polycrystalline silicon layer 43 to be the first source region S 31 and the first drain region D 31. When the BSG film 42 is formed and the polycrystalline silicon layer 44 ′ is recrystallized, RTA annealing or low temperature annealing is used to diffuse boron from the BSG film 42 to the gate region G3 ′, thereby forming the source region S3 and the drain region D3. And the diffusion layer 41 is formed between them. Further, in FIG. 12B, several ppm of B 2 H 6 is provided between the layer 22 ′ made of SiN of the third embodiment and the polycrystalline silicon layer 43 made of the first source region S31 and the first drain region D31. SiH 4 containing P is used as a reaction gas, and a polycrystalline silicon (P − polycrystalline silicon) layer 46 containing holes as impurities
On top of it by using SiH 4 and O 2 as reaction gases.
An SiO 2 film 47 is continuously formed by low pressure CVD to form SiO 2.
The second film 47 is etched so that the polycrystalline silicon layer 46 faces the gate region G3, and when this portion is recrystallized to form the polycrystalline silicon layer 44, it is activated by RTA annealing or low temperature annealing. The diffusion layer 41 ′ may be used. Note that, in FIG. 12, the right end S31a of the first source region S31 and the left end D31a of the first drain region D31 are not tapered, but unlike the third embodiment, the polycrystalline silicon layer 44 'is used. It is more preferable to provide a taper in order to prevent thinning and step breakage.
【0070】以上、本発明の半導体装置及びその製造方
法の各実施例について述べたが、勿論、本発明はこれに
限定されることなく、本発明の技術的思想に基づいて種
々の変形が可能である。The embodiments of the semiconductor device and the method of manufacturing the same according to the present invention have been described above. However, the present invention is not limited to this, and various modifications can be made based on the technical idea of the present invention. Is.
【0071】例えば、上記実施例では、ゲート電極の両
側にLDD領域を設けたいわゆるダブルLDD構造とな
っているが、ゲート−ドレイン間にのみLDD領域を設
けるいわゆるシングルLDD構造としてもよい。また上
記実施例では、伝導電子をキャリアとするチャンネルを
形成する半導体装置、すなわちNチャンネルMOS型多
結晶シリコンから成る半導体装置について述べたが、勿
論、正孔をキャリアとするチャンネルを形成するPチャ
ンネルMOS型多結晶シリコンから成る半導体装置であ
っても、イオンドーピングやCVDにおける導電型を変
えて適用すれば、同様な効果が得られるし、他のMIS
構造の半導体装置にも適応できる。For example, in the above-mentioned embodiment, the so-called double LDD structure is provided in which the LDD regions are provided on both sides of the gate electrode, but a so-called single LDD structure in which the LDD regions are provided only between the gate and the drain may be adopted. Further, in the above-mentioned embodiment, the semiconductor device which forms a channel having conduction electrons as carriers, that is, the semiconductor device made of N-channel MOS type polycrystalline silicon has been described. Of course, the P channel which forms a channel having holes as carriers is described. Even in a semiconductor device made of MOS-type polycrystalline silicon, if the conductivity type in ion doping or CVD is changed and applied, the same effect can be obtained, and other MISs can be obtained.
It can be applied to a semiconductor device having a structure.
【0072】また、上記実施例では、結晶粒の大きい多
結晶シリコン層を形成する為に溶融固化する際には、エ
キシマレーザー光照射によるレーザーアニールを用いた
が、これに限定される必要はなく、例えば他に、アルゴ
ンレーザー光照射によるレーザーアニールを行なっても
よいし、また低温アニール(600℃、20〜30時間
程度)、RTAによる650℃〜700℃、0.5〜
1.0時間程度のアニール処理などを用いてもよい。こ
れによって上述したように、高温にせずとも結晶粒の大
きい多結晶シリコンが得られるので、すなわち高価で大
型化に適さない石英ガラスを用いずともよいので、コス
トダウンができ、かつ大型化することが容易となる。Further, in the above embodiment, laser annealing by irradiation of excimer laser light was used when melting and solidifying to form a polycrystalline silicon layer having large crystal grains, but the invention is not limited to this. Alternatively, for example, laser annealing may be performed by argon laser light irradiation, low temperature annealing (600 ° C., 20 to 30 hours), RTA 650 ° C. to 700 ° C., 0.5 to
You may use annealing treatment etc. for about 1.0 hour. With this, as described above, polycrystalline silicon having large crystal grains can be obtained without heating at high temperature, that is, it is not necessary to use quartz glass that is expensive and is not suitable for upsizing, so cost can be reduced and upsizing can be achieved. Will be easier.
【0073】[0073]
【発明の効果】以上、述べたように本発明の半導体装置
及びその製造方法によれば次のような効果がある。As described above, the semiconductor device and the method of manufacturing the same according to the present invention have the following effects.
【0074】ゲート領域内にソース領域及びドレイン領
域を設けたので、多結晶シリコンで成る半導体層に細り
や段切れが生じたとしても、抵抗の大きいその細りや段
切れをドレイン電流が通ることがないので、ドレイン電
流が小さくなったり、流れなくなることがない。そし
て、実効ゲート長を短くできるので、低いゲート電圧、
低いドレイン電圧で大きなドレイン電流を得ることがで
きる。Since the source region and the drain region are provided in the gate region, even if the semiconductor layer made of polycrystalline silicon is thinned or stepped, the drain current can pass through the thinned or stepped portion having a large resistance. Since the drain current does not exist, the drain current does not decrease or the current does not stop flowing. And since the effective gate length can be shortened, low gate voltage,
A large drain current can be obtained with a low drain voltage.
【0075】また、絶縁性基板上に当接するように電極
が設けられている場合、すなわち逆スタガー構造の場合
には、その電極が強制冷却体として働き電極の近傍から
シリコンが固化されていき、有効TFT領域以外の部分
が最後に固化され、またシリコン中に存在していた不純
物は偏析して最後に固化されるので、すなわち、有効T
FT領域以外の部分に不純物が偏析されることになるの
で、逆バイアスしたときの低電圧でのブレークダウンが
起こりにくく、リーク電流を低減でき、従って、大きな
ドレイン電圧を印加でき、大きなドレイン電流が得られ
る。When the electrode is provided so as to abut on the insulating substrate, that is, in the case of the inverted stagger structure, the electrode acts as a forced cooling body and silicon is solidified from the vicinity of the electrode, The portion other than the effective TFT region is solidified lastly, and the impurities existing in the silicon are segregated and finally solidified, that is, the effective T
Since the impurities are segregated in a portion other than the FT region, breakdown at a low voltage when reverse biasing is less likely to occur, a leak current can be reduced, and thus a large drain voltage can be applied and a large drain current can be generated. can get.
【0076】また、ゲート絶縁部と保護用絶縁膜とに挟
まれた状態で、非晶質シリコンを溶融固化して半導体層
となる多結晶シリコンを形成するので、毛細管で見られ
るような現象、すなわち結晶の方向が揃うという現象が
起こるので、移動度、ドレイン耐圧及びドレイン電流を
大きくすることができる。Further, since amorphous silicon is melted and solidified to form polycrystalline silicon to be a semiconductor layer in a state of being sandwiched between the gate insulating portion and the protective insulating film, a phenomenon as seen in a capillary tube, That is, since the phenomenon that the directions of the crystals are aligned occurs, the mobility, the drain breakdown voltage, and the drain current can be increased.
【図1】本発明の逆スタガ構造の半導体装置を示す断面
図であり、Aは第1実施例による半導体装置を示し、B
は第2実施例による半導体装置を示す。FIG. 1 is a cross-sectional view showing a semiconductor device having an inverted stagger structure of the present invention, in which A is a semiconductor device according to a first embodiment and B is a semiconductor device.
Shows a semiconductor device according to the second embodiment.
【図2】本発明の第1実施例の半導体装置の製造方法を
説明する模式断面図(その1)である。FIG. 2 is a schematic sectional view (No. 1) for explaining the method for manufacturing the semiconductor device of the first embodiment of the present invention.
【図3】本発明の第1実施例の半導体装置の製造方法を
説明する模式断面図(その2)である。FIG. 3 is a schematic sectional view (No. 2) for explaining the method for manufacturing the semiconductor device of the first embodiment of the present invention.
【図4】本発明の第1実施例の半導体装置の製造方法を
説明する模式断面図(その3)である。FIG. 4 is a schematic cross-sectional view (3) explaining the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
【図5】本発明の第1実施例の半導体装置の製造方法の
途中を詳細に示した模式図であり、Aは平面図、Bは図
5のAにおける[B]−[B]線方向の断面図である。5A and 5B are schematic diagrams showing in detail the middle of the method for manufacturing a semiconductor device according to the first embodiment of the present invention, in which A is a plan view and B is a [B]-[B] line direction in A of FIG. FIG.
【図6】本発明の第2実施例の半導体装置の作用を説明
する断面図である。FIG. 6 is a cross-sectional view illustrating the operation of the semiconductor device according to the second embodiment of the present invention.
【図7】本発明の第2実施例の半導体装置の製造方法を
説明する模式断面図(その1)である。FIG. 7 is a schematic cross-sectional view (No. 1) for explaining the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
【図8】本発明の第2実施例の半導体装置の製造方法を
説明する模式断面図(その2)である。FIG. 8 is a schematic cross-sectional view (No. 2) for explaining the manufacturing method of the semiconductor device according to the second embodiment of the present invention.
【図9】本発明の第2実施例の半導体装置の製造方法を
説明する模式断面図(その3)である。FIG. 9 is a schematic cross-sectional view (3) explaining the method for manufacturing a semiconductor device according to the second embodiment of the present invention.
【図10】本発明の第1実施例、第2実施例の逆スタガ
構造の変形例を示す断面図であり、Aはソース領域及び
ドレイン領域とLDD領域とが整合せずに設けられてい
る半導体装置を示し、BはLDD領域が形成されていな
い半導体装置を示している。FIG. 10 is a cross-sectional view showing a modified example of the inverted stagger structure of the first and second embodiments of the present invention, in which A indicates that the source and drain regions and the LDD region are provided without alignment. A semiconductor device is shown, and B shows a semiconductor device in which an LDD region is not formed.
【図11】本発明の第3実施例の半導体装置の断面図で
ある。FIG. 11 is a sectional view of a semiconductor device according to a third embodiment of the present invention.
【図12】本発明の第3実施例の半導体装置の変形例を
示す断面図である。FIG. 12 is a cross-sectional view showing a modification of the semiconductor device of the third embodiment of the present invention.
【図13】本発明の第3実施例の半導体装置の製造方法
を説明する模式断面図(その1)である。FIG. 13 is a schematic sectional view (No. 1) for explaining the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
【図14】本発明の第3実施例の半導体装置の製造方法
を説明する模式断面図(その2)である。FIG. 14 is a schematic sectional view (No. 2) for explaining the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
【図15】本発明の第3実施例の半導体装置の製造方法
を説明する模式断面図(その3)である。FIG. 15 is a schematic cross-sectional view (3) explaining the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
【図16】従来例の半導体装置の断面図である。FIG. 16 is a cross-sectional view of a conventional semiconductor device.
10……半導体装置、11……絶縁性基板、12、1
2’……ゲート電極、13a……ゲート絶縁部、14…
…多結晶シリコン層、15……ソース電極、16……ド
レイン電極、19保護用絶縁膜、20……チャンネル、
30……半導体装置、31……拡散層、40……半導体
装置、41、41’……拡散層、44……多結晶シリコ
ン層、D1、D3……ソース領域、D1a、D31a…
…左側端部、G1、G2、G3……ゲート領域、L1、
L3……LDD領域、S1、S3……ソース領域、S1
a、S31a……右側端部。10 ... Semiconductor device, 11 ... Insulating substrate, 12, 1
2 '... gate electrode, 13a ... gate insulating part, 14 ...
... polycrystalline silicon layer, 15 ... source electrode, 16 ... drain electrode, 19 protective insulating film, 20 ... channel,
30 ... Semiconductor device, 31 ... Diffusion layer, 40 ... Semiconductor device, 41, 41 '... Diffusion layer, 44 ... Polycrystalline silicon layer, D1, D3 ... Source region, D1a, D31a ...
... left end, G1, G2, G3 ... gate region, L1,
L3 ... LDD region, S1, S3 ... Source region, S1
a, S31a ... right end.
Claims (15)
するゲート領域と、ソース電極に接合するソース領域
と、ドレイン電極に接合するドレイン領域とを有した半
導体層を絶縁性基板の上に形成し、前記半導体層の前記
ゲート領域内の前記ゲート絶縁部側にチャンネルが形成
される半導体装置において、前記半導体層の前記ゲート
領域内に、前記ソース領域と、前記ドレイン領域とが設
けられたことを特徴とする半導体装置。1. A semiconductor layer having a gate region joined to a gate electrode via a gate insulating portion, a source region joined to a source electrode, and a drain region joined to a drain electrode is formed on an insulating substrate. In the semiconductor device in which a channel is formed on the gate insulating portion side in the gate region of the semiconductor layer, the source region and the drain region are provided in the gate region of the semiconductor layer. A semiconductor device characterized by:
側の前記ゲート領域に、前記ソース領域及び前記ドレイ
ン領域が設けられていることを特徴とする請求項1に記
載の半導体装置。2. The semiconductor device according to claim 1, wherein the source region and the drain region are provided in the gate region on the side opposite to the side where the channel is formed.
間に、前記チャンネルを形成しているキャリアと異種の
低濃度不純物層、又は真性半導体層が形成されているこ
とを特徴とする請求項2に記載の半導体装置。3. A low-concentration impurity layer different from the carrier forming the channel or an intrinsic semiconductor layer is formed between the source region and the drain region. The semiconductor device according to.
外の前記ゲート領域内の前記半導体層が、前記チャンネ
ルを形成しているキャリアと異種の低濃度不純物層、又
は真性半導体層で形成されていることを特徴とする請求
項1乃至請求項3の何れかに記載の半導体装置。4. The semiconductor layer in the gate region other than the drain region and the source region is formed of a low concentration impurity layer different from the carrier forming the channel or an intrinsic semiconductor layer. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device.
から成るLDD領域が、ゲート領域内に形成されている
ことを特徴とする請求項1乃至請求項4の何れかに記載
の半導体装置。5. The semiconductor device according to claim 1, wherein an LDD region made of an impurity of the same type as the channel and having a low concentration is formed in the gate region.
れていることを特徴とする請求項1乃至請求項5の何れ
かに記載の半導体装置。6. The semiconductor device according to claim 1, wherein the semiconductor layer is made of polycrystalline silicon.
ら前記ゲート電極側に向けて第1層間応力緩衝層、第1
金属汚染防止層の順に形成され、前記半導体層に対して
前記ゲート電極と反対側に保護用絶縁膜が設けられ、該
保護用絶縁膜が、前記半導体層から前記ゲート電極と離
れる側に向けて第2層間応力緩衝層、第2金属汚染防止
層の順に構成されていることを特徴とする請求項1乃至
請求項6の何れかに記載の半導体装置。7. The gate insulating portion includes a first interlayer stress buffer layer and a first interlayer stress buffer layer from the semiconductor layer side toward the gate electrode side.
A metal contamination prevention layer is formed in this order, and a protective insulating film is provided on the side opposite to the gate electrode with respect to the semiconductor layer, and the protective insulating film extends from the semiconductor layer toward the side away from the gate electrode. 7. The semiconductor device according to claim 1, wherein a second interlayer stress buffer layer and a second metal contamination preventing layer are formed in this order.
するゲート領域と、ソース電極に接合するソース領域
と、ドレイン電極に接合するドレイン領域とを有した多
結晶シリコンで成る半導体層を絶縁性基板の上に形成
し、前記半導体層の前記ゲート領域内の前記ゲート絶縁
部側にチャンネルが形成される半導体装置の製造方法に
おいて、前記半導体層の前記ゲート領域内の前記チャン
ネルが形成される側とは反対側に、前記ソース領域と前
記ドレイン領域とが設けられて、前記半導体層となる前
記多結晶シリコンを、溶融固化して形成することを特徴
とする半導体装置の製造方法。8. A semiconductor layer made of polycrystalline silicon having a gate region joined to a gate electrode through a gate insulating portion, a source region joined to a source electrode, and a drain region joined to a drain electrode is insulated. In a method of manufacturing a semiconductor device, which is formed on a substrate, wherein a channel is formed on the gate insulating portion side of the semiconductor layer in the gate region, a side of the semiconductor layer on which the channel is formed in the gate region. A method of manufacturing a semiconductor device, characterized in that the source region and the drain region are provided on the opposite side to, and the polycrystalline silicon to be the semiconductor layer is melted and solidified.
が、前記ゲート絶縁部と、前記半導体層に対して前記ゲ
ート絶縁部と反対側に設けられた保護用絶縁膜とによっ
て挟まれた状態で、非晶質シリコンを溶融固化して前記
多結晶シリコンを形成することを特徴とする請求項8に
記載の装置の製造方法。9. The semiconductor layer forming the gate region is sandwiched between the gate insulating portion and a protective insulating film provided on the opposite side of the semiconductor layer from the gate insulating portion. 9. The method for manufacturing a device according to claim 8, wherein the polycrystalline silicon is formed by melting and solidifying amorphous silicon.
合するゲート領域と、ソース電極に接合するソース領域
と、ドレイン電極に接合するドレイン領域とを有した多
結晶シリコンで成る半導体層を絶縁性基板の上に形成
し、前記半導体層の前記ゲート領域内の前記ゲート絶縁
部側にチャンネルが形成される半導体装置の製造方法に
おいて、前記ゲート領域を形成する前記半導体層が、前
記ゲート絶縁部と、前記半導体層に対して前記ゲート絶
縁部と反対側に設けられた保護用絶縁膜とによって挟ま
れた状態で、非晶質シリコンを溶融固化して前記多結晶
シリコンを形成することを特徴とする半導体装置の製造
方法。10. A semiconductor layer made of polycrystalline silicon having a gate region joined to a gate electrode through a gate insulating portion, a source region joined to a source electrode, and a drain region joined to a drain electrode is insulated. In a method of manufacturing a semiconductor device, which is formed on a substrate, wherein a channel is formed on the gate insulating portion side in the gate region of the semiconductor layer, the semiconductor layer forming the gate region is the gate insulating portion. Characterized in that the amorphous silicon is melted and solidified to form the polycrystalline silicon in a state of being sandwiched by a protective insulating film provided on the side opposite to the gate insulating portion with respect to the semiconductor layer. Of manufacturing a semiconductor device.
RTAアニールにより前記ゲート領域となる多結晶シリ
コンを形成することを特徴とする請求項8乃至請求項1
0の何れかに記載の半導体の製造方法。11. The polycrystalline silicon which becomes the gate region is formed by laser annealing, low temperature annealing or RTA annealing.
0. The method for manufacturing a semiconductor according to 0.
汚染防止層、第1層間応力緩衝層、前記多結晶シリコン
層を構成するための非晶質シリコン層、前記保護用絶縁
膜を構成する第2層間応力緩衝層、第2金属汚染防止層
の順、または該第2金属汚染防止層、第2層間応力緩衝
層、前記多結晶シリコン層を構成するための非晶質シリ
コン層、第1層間応力緩衝層、第1金属汚染防止層の順
に連続成膜を行ない、その後、非晶質シリコン層をレー
ザーアニールして、前記多結晶シリコン層を形成するこ
とを特徴とする請求項9乃至請求項11の何れかに記載
の半導体装置。12. A first metal contamination preventing layer forming the gate insulating film, a first interlayer stress buffer layer, an amorphous silicon layer forming the polycrystalline silicon layer, and the protective insulating film. The second interlayer stress buffer layer and the second metal contamination preventing layer in this order, or the second metal contamination preventing layer, the second interlayer stress buffer layer, the amorphous silicon layer for forming the polycrystalline silicon layer, and the first layer. 10. The interlayer stress buffer layer and the first metal contamination preventing layer are successively formed in this order, and then the amorphous silicon layer is laser-annealed to form the polycrystalline silicon layer. Item 12. The semiconductor device according to any one of items 11.
をイオンドーピングした後にRTAアニールで形成する
ことを特徴とする請求項8乃至請求項12の何れかに記
載の半導体の製造方法。13. The method of manufacturing a semiconductor according to claim 8, wherein the source region and the drain region are ion-doped and then formed by RTA annealing.
板に当接させて、前記ソース電極と前記ドレイン電極、
又は前記ゲート電極を設けた構造となっていることを特
徴とする請求項8乃至請求項13に記載の半導体装置。14. The source electrode and the drain electrode, which contact the insulating substrate below the semiconductor layer,
Alternatively, the semiconductor device according to claim 8, which has a structure in which the gate electrode is provided.
電極と前記ドレイン電極、又は前記ゲート電極が、前記
絶縁性基板に当接した他の前記ソース電極と前記ドレイ
ン電極、又は前記ゲート電極と連設している構造となっ
ていることを特徴とする請求項14に記載の半導体装
置。15. The source electrode and the drain electrode, which are in contact with the insulating substrate, or the gate electrode, and the other source electrode and drain electrode, which are in contact with the insulating substrate, and the gate electrode. 15. The semiconductor device according to claim 14, wherein the semiconductor devices are arranged in series.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9144396A JPH09283761A (en) | 1996-04-12 | 1996-04-12 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9144396A JPH09283761A (en) | 1996-04-12 | 1996-04-12 | Semiconductor device and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09283761A true JPH09283761A (en) | 1997-10-31 |
Family
ID=14026522
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9144396A Pending JPH09283761A (en) | 1996-04-12 | 1996-04-12 | Semiconductor device and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09283761A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009033134A (en) * | 2007-06-29 | 2009-02-12 | Semiconductor Energy Lab Co Ltd | Semiconductor device, method for manufacturing semiconductor device, and electronic appliance |
US7709844B2 (en) | 1998-07-16 | 2010-05-04 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device equipped with semiconductor circuits composed of semiconductor elements and processes for production thereof |
WO2012172617A1 (en) * | 2011-06-17 | 2012-12-20 | パナソニック株式会社 | Thin-film transistor and method of manufacturing thin-film transistor |
JPWO2012172617A1 (en) * | 2011-06-17 | 2015-02-23 | パナソニック株式会社 | THIN FILM TRANSISTOR AND METHOD FOR PRODUCING THIN FILM TRANSISTOR |
-
1996
- 1996-04-12 JP JP9144396A patent/JPH09283761A/en active Pending
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JPWO2012172617A1 (en) * | 2011-06-17 | 2015-02-23 | パナソニック株式会社 | THIN FILM TRANSISTOR AND METHOD FOR PRODUCING THIN FILM TRANSISTOR |
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