JPH09283620A - Semiconductor device and manufacture thereof - Google Patents
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- JPH09283620A JPH09283620A JP8086876A JP8687696A JPH09283620A JP H09283620 A JPH09283620 A JP H09283620A JP 8086876 A JP8086876 A JP 8086876A JP 8687696 A JP8687696 A JP 8687696A JP H09283620 A JPH09283620 A JP H09283620A
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に関
し、より詳しくは、スタックド・キャパシタ型のＤＲＡ
Ｍを備えた半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a stacked capacitor type DRA.
The present invention relates to a semiconductor device including M.
【０００２】[0002]
【従来の技術】半導体記憶装置のうち記憶情報のランダ
ムな入出力が可能なものとして、ＤＲＡＭ（Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が
知られている。一般に、ＤＲＡＭは、複数の記憶情報を
蓄積する記憶領域である、メモリセルアレイ部と外部の
入出力に必要な、周辺回路部とから構成されている。半
導体チップ上で、大きな面積を占めるメモリセルアレイ
部は、単位記憶情報を蓄積するための、メモリセルが、
マトリクス状に複数個配列されて形成されている。すな
わち１個のＭＯＳトランジスタと、これに接続された１
個のキャパシタとから構成されている。このメモリセル
は、１トランジスタ１キャパシタ型のメモリセルとし
て、広く知られている。このような構成を有するメモリ
セルは、構造が簡単なためメモリセルアレイの集積度を
向上させる事が容易であり、大容量のＤＲＡＭに広く用
いられている。ＤＲＡＭのうち、キャパシタがビット線
より上層に配置されるＣＯＢ（ＣＡＰＡＣＩＴＹ ＯＶ
ＥＲ ＢＩＴＬＩＮＥ）構造を持つ装置が多く採用され
ている。このＣＯＢ構造を持つＤＲＡＭにおいて、キャ
パシタ部とトランジスタの接続部は、比較的アスペクト
比の高いコンタクトを形成しなくてはならない。2. Description of the Related Art Among semiconductor memory devices, DRAMs (Dynamics) are known as devices capable of random input / output of stored information.
ic Random Access Memory) is known. Generally, a DRAM is composed of a memory cell array section, which is a storage area for accumulating a plurality of pieces of storage information, and a peripheral circuit section necessary for external input / output. In a memory cell array portion that occupies a large area on a semiconductor chip, memory cells for accumulating unit storage information are
A plurality of them are arranged in a matrix and formed. That is, one MOS transistor and one connected to it
It is composed of individual capacitors. This memory cell is widely known as a one-transistor / one-capacitor memory cell. Since the memory cell having such a configuration has a simple structure, it is easy to improve the degree of integration of the memory cell array, and it is widely used for a large capacity DRAM. In the DRAM, the capacitor is arranged in a layer above the bit line in a COB (CAPACITY OV)
A device having an ER BITLINE) structure is often used. In the DRAM having the COB structure, a contact portion having a relatively high aspect ratio must be formed at the connection portion between the capacitor portion and the transistor.
【０００３】図６は、メモリセルアレイ部の平面レイア
ウト図であり、図７は、図６に示したメモリセルアレイ
部のＸ−Ｘ′における断面図である。FIG. 6 is a plan layout view of the memory cell array portion, and FIG. 7 is a sectional view taken along line XX 'of the memory cell array portion shown in FIG.
【０００４】まず図６を参照して、メモリアレイ部の平
面レイアウトについて説明する。縦方向には、所定の間
隔を隔てて、ワード線３，３ａ，３ｂ，３ｃ，３ｄが形
成されている。そして、横方向には、ワード線３，３
ａ，３ｂ，３ｃ，３ｄと直交する方向に所定の間隔を隔
てて、ビット線２０が複数本配列されている。ビット線
−基板コンタクト２１は、素子形成領域１２の中間部上
方に形成される。隣接する２つのビット線２０間には、
素子形成領域１２が形成されている。素子形成領域１２
の両端部に位置する不純物拡散層１１には、キャパシタ
下部電極（ストレージノード）９を接続するためにポリ
パッド（引き出し電極）５１が形成されている。ポリパ
ッド５１とシリコン基板１との接続は、ワード線３ａ，
３ｂ，３ｃ，３ｄ間のパッド−基板コンタクト部６にて
行われる。ポリパッド５１とキャパシタ下部電極９との
接続は、パッド−キャパシタ電極コンタクト部１０にて
行われている。このようにして、素子形成領域１２に
は、１本のビット線２０を共通にした２つのメモリセル
が形成される。First, the planar layout of the memory array portion will be described with reference to FIG. In the vertical direction, word lines 3, 3a, 3b, 3c, 3d are formed at predetermined intervals. Then, in the horizontal direction, the word lines 3, 3
A plurality of bit lines 20 are arranged at a predetermined interval in a direction orthogonal to a, 3b, 3c, 3d. The bit line-substrate contact 21 is formed above the intermediate portion of the element forming region 12. Between two adjacent bit lines 20,
The element formation region 12 is formed. Element formation region 12
Poly-pads (lead-out electrodes) 51 for connecting the capacitor lower electrodes (storage nodes) 9 are formed in the impurity diffusion layers 11 located at both ends of the. The connection between the poly pad 51 and the silicon substrate 1 is made by connecting the word line 3a,
It is performed at the pad-substrate contact portion 6 between 3b, 3c and 3d. The connection between the poly pad 51 and the capacitor lower electrode 9 is made at the pad-capacitor electrode contact portion 10. In this way, two memory cells having one bit line 20 in common are formed in the element formation region 12.
【０００５】次に、図７を参照して、ＤＲＡＭのセルア
レイ部の断面構造について説明する。まず図６を参照し
て、Ｘ−Ｘ′断面について、説明する。メモリセルアレ
イ部は、シリコン基板１とシリコン基板上に形成された
ＳｉＯ2 膜からなる素子分離絶縁膜２とを備えている。
シリコン基板１と素子分離絶縁膜２上には、所定の間隔
を隔てて、ポリシリコンからなるワード線３ａ、３ｂ、
３ｃ、３ｄが形成されている。ワード線３ａ、３ｂ、３
ｃ、３ｄを覆うように、ＳｉＯ2 からなる絶縁膜４ａ，
４ｂ，４ｃが形成されている。３ａ，３ｃ間および、３
ｂ，３ｄ間にはポリパッド５１が形成されている。ま
た、ポリパッド５１と平行して、ビット線２０が形成さ
れている。そして、全面を覆うようにＳｉＯ2 からなる
層間絶縁膜７が形成されている。層間絶縁膜７には、ポ
リパッド５１とキャパシタ下部電極９とのコンタクトの
ための、キャパシタコンタクト孔８が形成されている。
キャパシタコンタクト孔８および層間絶縁膜７上には、
キャパシタ下部電極９が形成されており、キャパシタ下
部電極９とポリパッド５１とは、パッド−キャパシタ電
極コンタクト部１０において、電気的に接続されてい
る。また、ポリパッド５１と不純物拡散層１１は、パッ
ド−基板コンタクト部６において、電気的に接続されて
いる。この不純物拡散層１１は、トランジスタのソース
／ドレイン領域にあたるものである。このように従来で
は、ポリパッド５１を介して、トランジスタのソース／
ドレイン領域を構成する不純物拡散層１１とキャパシタ
下部電極９が電気的に接続されている。Next, the cross-sectional structure of the cell array portion of the DRAM will be described with reference to FIG. First, the XX ′ cross section will be described with reference to FIG. 6. The memory cell array portion includes a silicon substrate 1 and an element isolation insulating film 2 made of a SiO 2 film formed on the silicon substrate.
On the silicon substrate 1 and the element isolation insulating film 2, word lines 3a, 3b made of polysilicon are formed at a predetermined interval.
3c and 3d are formed. Word lines 3a, 3b, 3
c and 3d so as to cover the insulating film 4a made of SiO 2 ,
4b and 4c are formed. Between 3a and 3c and 3
A poly pad 51 is formed between b and 3d. Further, the bit line 20 is formed in parallel with the poly pad 51. Then, an interlayer insulating film 7 made of SiO 2 is formed so as to cover the entire surface. A capacitor contact hole 8 for contacting the poly pad 51 and the capacitor lower electrode 9 is formed in the interlayer insulating film 7.
On the capacitor contact hole 8 and the interlayer insulating film 7,
The capacitor lower electrode 9 is formed, and the capacitor lower electrode 9 and the poly pad 51 are electrically connected at the pad-capacitor electrode contact portion 10. The poly pad 51 and the impurity diffusion layer 11 are electrically connected at the pad-substrate contact portion 6. The impurity diffusion layer 11 corresponds to the source / drain region of the transistor. As described above, conventionally, the source / transistor of the transistor is connected via the poly pad 51.
The impurity diffusion layer 11 forming the drain region and the capacitor lower electrode 9 are electrically connected.
【０００６】次に図８（ａ）〜（ｄ）を参照にして、製
造プロセスについて説明する。図８は、図７に示したメ
モリセルアレイ部の製造プロセスを説明するための断面
図である。まず図８（ａ）に示すようにシリコン基板上
１上に素子形成領域１２と素子分離絶縁膜２を形成し、
素子形成領域１２と素子分離絶縁膜２上には図６に示し
たように所定の間隔を隔てて、ワード線３ａ，３ｂ，３
ｃ，３ｄを形成する。次に、図８（ｂ）のようにワード
線３ａ，３ｂ，３ｃ，３ｄを覆うようにＳｉＯ2 等の絶
縁膜４を形成する。次に、基板−パッドコンタクト形成
のため、ポリパッド５１の接続用のパッド−基板コンタ
クト部６を形成し、次にポリシリコンを堆積させ、パタ
ーンニングを行い、ポリパッド５１を図８（ｃ）のよう
に形成する。次に全面にＳｉＯ2 からなる層間絶縁層７
を形成した後、キャパシタコンタクト孔８を図８（ｄ）
のように形成する。次にキャパシタコンタクト孔８にポ
リシリコン等の導電性物質を堆積させて、キャパシタ下
部電極９をパターンニングにより図６のように形成す
る。Next, the manufacturing process will be described with reference to FIGS. FIG. 8 is a sectional view for explaining the manufacturing process of the memory cell array unit shown in FIG. First, as shown in FIG. 8A, an element formation region 12 and an element isolation insulating film 2 are formed on a silicon substrate 1,
As shown in FIG. 6, the word lines 3a, 3b, 3 are formed on the element forming region 12 and the element isolation insulating film 2 with a predetermined space therebetween.
c, 3d are formed. Next, as shown in FIG. 8B, an insulating film 4 such as SiO 2 is formed so as to cover the word lines 3a, 3b, 3c and 3d. Next, in order to form a substrate-pad contact, a pad-substrate contact portion 6 for connecting the poly pad 51 is formed, and then polysilicon is deposited and patterned to form the poly pad 51 as shown in FIG. 8C. To form. Next, the interlayer insulating layer 7 made of SiO 2 is formed on the entire surface.
After forming the capacitor contact hole 8 in FIG.
To form. Next, a conductive material such as polysilicon is deposited in the capacitor contact hole 8 and the capacitor lower electrode 9 is formed by patterning as shown in FIG.
【０００７】このポリパッドは、半導体装置の微細化に
伴って、メモリセル間隔が狭くなり、これに伴い、ワー
ド間に形成される不純物拡散層の幅も狭くなる。このよ
うに狭くなった拡散層に直接キャパシタ電極を接続する
ように形成するのは、製造プロセス上非常に困難であ
り、ポリパッドは必要不可欠のものである。With the miniaturization of the semiconductor device, the distance between the memory cells of the poly pad becomes narrower. As a result, the width of the impurity diffusion layer formed between the words also becomes narrower. It is very difficult in the manufacturing process to form the capacitor electrode so as to be directly connected to the diffusion layer thus narrowed, and the poly pad is indispensable.
【０００８】[0008]
【発明が解決しようとする課題】前述のように従来のＤ
ＲＡＭのメモリセルアレイ部では、ポリパッド５１を用
いることによりパッド−キャパシタ電極コンタクト部の
形成を容易にしてきた。しかしながら、この方法では、
パッド形成のためにパッドコンタクトの開孔のパターン
ニングとパッドのパターンニングを別に行なう必要があ
り、製造工程数が増えてしまい、製造期間が長くなって
しまう。As mentioned above, the conventional D
In the memory cell array portion of the RAM, the use of the poly pad 51 has facilitated the formation of the pad-capacitor electrode contact portion. However, in this method,
In order to form the pad, it is necessary to separately perform the pad contact hole patterning and the pad patterning, which increases the number of manufacturing steps and prolongs the manufacturing period.
【０００９】また、素子が微細化されるに従い、ミスア
ライメントマージンが小さくなり、キャパシタコンタク
ト孔のパターンニングの際、下層配線とのショートが生
じやすくなる問題点があった。Further, there has been a problem that as the device is miniaturized, a misalignment margin becomes smaller and a short circuit with a lower layer wiring is likely to occur at the time of patterning a capacitor contact hole.
【００１０】そこで、本発明は、前記従来の半導体装置
の欠点を改良し、製造工程数を減少して製造時間の短縮
を図り、また、上部導電層と下部導電層とのショートの
防止を図るものである。Therefore, according to the present invention, the drawbacks of the conventional semiconductor device are improved, the number of manufacturing steps is reduced to shorten the manufacturing time, and the short circuit between the upper conductive layer and the lower conductive layer is prevented. It is a thing.
【００１１】[0011]
【課題を解決するための手段】本発明は、前記課題を解
決するため、次の手段を採用する。The present invention employs the following means to solve the above-mentioned problems.
【００１２】（１）半導体基板の表面上に形成されたワ
ード線等の下部導電層と、前記下部導電層と電気的に接
続された導電性パッド等の中間接続層と、前記中間接続
層と同層にあるビット線等の中間導電層と、前記中間接
続層の上部に位置し前記中間接続層と電気的に接続され
たキャパシタ下部電極等の上部導電層とを備えた半導体
装置の製造方法において、前記中間接続層と前記中間導
電層とを同時に形成する半導体装置の製造方法。(1) A lower conductive layer such as a word line formed on the surface of a semiconductor substrate, an intermediate connection layer such as a conductive pad electrically connected to the lower conductive layer, and the intermediate connection layer. Method for manufacturing a semiconductor device including an intermediate conductive layer such as a bit line in the same layer, and an upper conductive layer such as a capacitor lower electrode located above the intermediate connection layer and electrically connected to the intermediate connection layer In the method of manufacturing a semiconductor device, the intermediate connection layer and the intermediate conductive layer are formed at the same time.
【００１３】（２）半導体基板の表面上に形成された下
部導電層と、前記下部導電層と電気的に接続された中間
接続層と、前記中間接続層と同層にある中間導電層と、
前記中間接続層の上部に位置し前記中間接続層と電気的
に接続された上部導電層とを備え、前記上部導電層と前
記中間接続層との接続領域が、前記下部導電層上で所定
の間隔を隔てて形成されていることを特徴とする半導体
装置。(2) A lower conductive layer formed on the surface of the semiconductor substrate, an intermediate connecting layer electrically connected to the lower conductive layer, and an intermediate conductive layer in the same layer as the intermediate connecting layer.
An upper conductive layer located above the intermediate connection layer and electrically connected to the intermediate connection layer, wherein a connection region between the upper conductive layer and the intermediate connection layer has a predetermined size on the lower conductive layer. A semiconductor device, which is formed at intervals.
【００１４】（３）半導体基板の表面上に形成された下
部導電層と、前記下部導電層と電気的に接続された中間
接続層と、前記中間接続層と同層にある中間導電層と、
前記中間接続層の上部に位置し前記中間接続層と電気的
に接続された上部導電層とを備え、前記中間接続層が前
記下部導電層を覆うように延在形成されている半導体装
置。(3) A lower conductive layer formed on the surface of the semiconductor substrate, an intermediate connection layer electrically connected to the lower conductive layer, and an intermediate conductive layer in the same layer as the intermediate connection layer.
A semiconductor device comprising: an upper conductive layer located above the intermediate connection layer and electrically connected to the intermediate connection layer, wherein the intermediate connection layer extends to cover the lower conductive layer.
【００１５】[0015]
【発明の実施の形態】以下に、本発明の実施の形態例に
ついて図面を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００１６】図１は、本発明の第１実施の形態例による
ＤＲＡＭのメモリセルアレイ部を示した平面レイアウト
図である。また図２は、図１に示したメモリセルアレイ
部のＸ−Ｘ′における断面図である。まず図１を参照し
て、本実施の形態例のＤＲＡＭのメモリセルアレイ部
は、縦方向に所定の間隔を隔てて、配列されたワード線
３ａ，３ｂ，３ｃ，３ｄと、前記ワード線３ａ，３ｂ，
３ｃ，３ｄと直交する方向に所定の間隔を隔てて、形成
されたビット線２０と、隣接するビット線２０間の所定
領域に形成された素子形成領域１２と、素子形成領域１
２の両端に位置した不純物拡散層１１に接続され、ビッ
ト線パターンニング時に同時に形成された前記ワード線
３ａ，３ｂ上まで延在した導電性パッド５を備えてい
る。FIG. 1 is a plan layout diagram showing a memory cell array portion of a DRAM according to a first embodiment of the present invention. 2 is a cross-sectional view taken along line XX 'of the memory cell array portion shown in FIG. First, referring to FIG. 1, the memory cell array portion of the DRAM of the present embodiment includes word lines 3a, 3b, 3c and 3d arranged vertically at a predetermined interval, and the word lines 3a, 3b,
3c and 3d, a bit line 20 formed at a predetermined interval in a direction orthogonal to the element formation region 12, an element formation region 12 formed in a predetermined region between adjacent bit lines 20, and an element formation region 1
2 is provided with conductive pads 5 connected to the impurity diffusion layers 11 located at both ends and extending onto the word lines 3a and 3b simultaneously formed at the time of bit line patterning.
【００１７】素子形成領域１２とキャパシタ下部電極
（ストレージノード）９とのコンタクトは、導電性パッ
ド５を介して行われる。すなわち素子形成領域１２と導
電性パッド５とは、パッド−基板コンタクト部６におい
て電気的に接続され、キャパシタ下部電極９と導電性パ
ッド５とは、パッド−キャパシタ電極コンタクト部１０
において電気的に接続されている。本実施の形態例のメ
モリセルアレイ部では、導電性パッド５をワード線３
ａ，３ｂ上まで延在させている。Contact between the element forming region 12 and the capacitor lower electrode (storage node) 9 is performed through the conductive pad 5. That is, the element formation region 12 and the conductive pad 5 are electrically connected at the pad-substrate contact portion 6, and the capacitor lower electrode 9 and the conductive pad 5 are connected to the pad-capacitor electrode contact portion 10.
Are electrically connected at. In the memory cell array portion of this embodiment, the conductive pad 5 is connected to the word line 3
It is extended to above a and 3b.
【００１８】次に図２を参照して、図１に示したメモリ
セルアレイ部のＸ−Ｘ′断面図について説明する。この
断面図は、シリコン基板上１上の素子形成領域１２と素
子分離絶縁層２上に図１に示したワード線３ａ，３ｂ，
３ｃ，３ｄに対応した間隔で、ワード線３ａ，３ｂ，３
ｃ，３ｄが形成されている。ワード線３ａ，３ｂ，３
ｃ，３ｄを覆うように絶縁膜４ａ，４ｂ，４ｃが形成さ
れている。そして、ワード線３ａ，３ｃ間及び３ｂ，３
ｄ間の素子形成領域１２の両端部のトランジスタのソー
ス／ドレイン領域を形成する不純物拡散層１１とパッド
−基板コンタクト部６を介して、ビット線２０に使用さ
れるタングステンシリサイドまたはポリシリコンのよう
な導電性パッド５が、ワード線３ａ，３ｂ上まで延在し
形成されている。そして、全面にＳｉＯ2 からなる層間
絶縁膜７が形成されている。層間絶縁膜７には、パッド
−キャパシタ電極コンタクト部１０を形成するためにキ
ャパシタコンタクト孔８が形成されている。キャパシタ
コンタクト孔８および層間絶縁膜７上には、キャパシタ
下部電極（ストレージノード）９が形成されている。キ
ャパシタ下部電極９とトランジスタのソース／ドレイン
領域を形成する不純物拡散層１１は、導電性パッド５を
介して、電気的に接続されている。導電性パッド５がワ
ード線３ａ，３ｂ上まで延在しているために、導電性パ
ッド５がワード線３ａ，３ｂの厚み分だけ従来のポリパ
ッドより高い位置に形成されることになり、キャパシタ
コンタクト孔８の深さが、浅くなり、アスペクト比が改
善される。従って、キャパシタコンタクト孔８の形成が
容易になり、従来問題であったコンタクト抜けの不良、
コンタクト抵抗が高くなる不良が低減され、装置全体の
信頼性を向上させることができる。Next, referring to FIG. 2, a cross-sectional view of the memory cell array portion shown in FIG. This sectional view shows the word lines 3a, 3b shown in FIG. 1 on the element formation region 12 on the silicon substrate 1 and the element isolation insulating layer 2.
The word lines 3a, 3b, 3 are arranged at intervals corresponding to 3c, 3d.
c, 3d are formed. Word lines 3a, 3b, 3
Insulating films 4a, 4b and 4c are formed so as to cover c and 3d. Then, between the word lines 3a and 3c and 3b and 3
a tungsten silicide or polysilicon used for the bit line 20 through the impurity diffusion layer 11 forming the source / drain regions of the transistor at both ends of the element formation region 12 between d and the pad-substrate contact portion 6; Conductive pad 5 is formed so as to extend onto word lines 3a and 3b. Then, an interlayer insulating film 7 made of SiO 2 is formed on the entire surface. Capacitor contact holes 8 for forming pad-capacitor electrode contact portions 10 are formed in the interlayer insulating film 7. A capacitor lower electrode (storage node) 9 is formed on the capacitor contact hole 8 and the interlayer insulating film 7. The capacitor lower electrode 9 and the impurity diffusion layer 11 forming the source / drain region of the transistor are electrically connected via the conductive pad 5. Since the conductive pad 5 extends onto the word lines 3a and 3b, the conductive pad 5 is formed at a position higher than that of the conventional poly pad by the thickness of the word lines 3a and 3b. The depth of the hole 8 becomes shallower and the aspect ratio is improved. Therefore, the formation of the capacitor contact hole 8 is facilitated, and the contact missing defect, which is a conventional problem,
Defects with increased contact resistance are reduced, and the reliability of the entire device can be improved.
【００１９】図３は、図２に示したメモリセルアレイ部
の製造プロセスを説明するための断面図である。図３
（ａ）〜（ｄ）を参照にして、製造プロセスについて説
明する。まず図３（ａ）に示すようにシリコン基板１上
に素子形成領域１２と素子分離絶縁膜２を形成し、素子
形成領域１２と素子分離絶縁膜２上には、図１に示した
ように所定の間隔を隔てて、ワード線３ａ，３ｂ，３
ｃ，３ｄを形成する。次に、図３（ｂ）のようにワード
線３ａ，３ｂ，３ｃ，３ｄを覆うようにＳｉＯ2 等の絶
縁膜４を形成する。次に、ワード線形成のためにワード
線コンタクト形成の際、同時に導電性パッド５のコンタ
クトを形成する。次にビット線２０として用いるタング
ステンシリサイドあるいはポリシリコン等の導電性の物
質を堆積させて、ビット線２０のパターンニングを行う
と同時に、導電性パッドもワード線３ａ，３ｃ上まで延
在するようにパターンニングを行い、ビット線２０と、
導電性パッド５を同時に図３（ｃ）のように形成する。
次に全面にＳｉＯ2 からなる層間絶縁層７を形成した
後、キャパシタコンタクト孔８を図３（ｄ）のように形
成する。次にキャパシタ下部電極９形成のため、キャパ
シタコンタクト孔８にポリシリコン等の導電性物質を堆
積させて、キャパシタ下部電極９にパターンニングを行
って図２のように形成する。FIG. 3 is a cross-sectional view for explaining the manufacturing process of the memory cell array portion shown in FIG. FIG.
The manufacturing process will be described with reference to (a) to (d). First, as shown in FIG. 3A, the element formation region 12 and the element isolation insulating film 2 are formed on the silicon substrate 1, and the element formation region 12 and the element isolation insulating film 2 are formed on the silicon substrate 1 as shown in FIG. The word lines 3a, 3b, 3 are separated by a predetermined distance.
c, 3d are formed. Next, as shown in FIG. 3B, an insulating film 4 such as SiO 2 is formed so as to cover the word lines 3a, 3b, 3c and 3d. Next, when forming the word line contact for forming the word line, the contact of the conductive pad 5 is simultaneously formed. Next, a conductive material such as tungsten silicide or polysilicon used as the bit line 20 is deposited to pattern the bit line 20, and at the same time, the conductive pad also extends onto the word lines 3a and 3c. Patterning is performed and the bit line 20
The conductive pad 5 is simultaneously formed as shown in FIG.
Next, after forming an interlayer insulating layer 7 made of SiO 2 on the entire surface, a capacitor contact hole 8 is formed as shown in FIG. Next, in order to form the capacitor lower electrode 9, a conductive material such as polysilicon is deposited in the capacitor contact hole 8 and the capacitor lower electrode 9 is patterned to form as shown in FIG.
【００２０】図４は、本発明の第２実施の形態例による
ＤＲＡＭのメモリセルアレイ部の断面図である。図４を
参照して、この第２実施の形態例では、ワード線３ｃ，
３ｄを覆うように導電性パッド５を形成する。図５は、
図４の断面図の平面レイアウト図である。FIG. 4 is a sectional view of a memory cell array portion of a DRAM according to the second embodiment of the present invention. Referring to FIG. 4, in the second embodiment, word lines 3c,
A conductive pad 5 is formed so as to cover 3d. FIG.
FIG. 5 is a plan layout view of the cross-sectional view of FIG. 4.
【００２１】ここで導電性パッド５がワード線３ｃ，３
ｄ上に延在しているため、キャパシタコンタクト孔８の
形成のためのエッチングの際、導電性パッド５がストッ
パーになり、パターンニングのミスアライメントによる
キャパシタ下部電極９とワード線３ｃ，３ｄとのショー
トを防ぐことができ、製造マージンの拡大ができる。Here, the conductive pad 5 is the word lines 3c, 3
Since it extends above d, the conductive pad 5 serves as a stopper during the etching for forming the capacitor contact hole 8, and the capacitor lower electrode 9 and the word lines 3c and 3d due to misalignment of patterning. Short circuit can be prevented and the manufacturing margin can be expanded.
【００２２】[0022]
【発明の効果】この発明における半導体装置では、中間
導電層と中間接続層とを同時に形成することにより、製
造工程数が減少して製造時間が短縮される。According to the semiconductor device of the present invention, the number of manufacturing steps is reduced and the manufacturing time is shortened by simultaneously forming the intermediate conductive layer and the intermediate connection layer.
【００２３】また、本発明では、中間接続層を下部導電
層を覆うように延在形成することにより、中間接続層と
上部導電層とのコンタクト形成の際の異方性エッチング
時に中間接続層はストッパーとなるため、パターンニン
グのミスアライメントが発生した場合、上部導電層と下
部導電層とのショートが防止される。Further, in the present invention, the intermediate connecting layer is formed so as to extend so as to cover the lower conductive layer, so that the intermediate connecting layer is formed during anisotropic etching in forming a contact between the intermediate connecting layer and the upper conductive layer. Since it serves as a stopper, a short circuit between the upper conductive layer and the lower conductive layer is prevented when misalignment in patterning occurs.
【図１】本発明の第１実施の形態例によるＤＲＡＭのメ
モリセルアレイ部を示した平面レイアウト図である。FIG. 1 is a plan layout diagram showing a memory cell array portion of a DRAM according to a first embodiment of the present invention.
【図２】図１に示したメモリセルアレイ部のＸ−Ｘ′に
おける断面図である。FIG. 2 is a cross-sectional view taken along line XX ′ of the memory cell array unit shown in FIG.
【図３】図２に示したメモリセルアレイ部の製造プロセ
スを説明するための断面図であり、順次（ａ）、
（ｂ）、（ｃ）及び（ｄ）に示す。FIG. 3 is a cross-sectional view for explaining the manufacturing process of the memory cell array unit shown in FIG. 2, in order (a),
Shown in (b), (c) and (d).
【図４】本発明の第２実施の形態例によるＤＲＡＭメモ
リセルアレイ部の断面図である。FIG. 4 is a sectional view of a DRAM memory cell array section according to a second embodiment of the present invention.
【図５】図４に示したメモリセルアレイ部の全体平面レ
イアウト図である。5 is an overall plan layout view of the memory cell array unit shown in FIG.
【図６】従来のＤＲＡＭのメモリアレイ部を示した平面
レイアウト図である。FIG. 6 is a plan layout diagram showing a memory array portion of a conventional DRAM.
【図７】図６に示したメモリセルアレイ部のＸ−Ｘ′に
おける断面図である。7 is a cross-sectional view taken along line XX ′ of the memory cell array unit shown in FIG.
【図８】図６に示したメモリセルアレイ部の製造プロセ
スを説明するための断面図であり、順次（ａ）、
（ｂ）、（ｃ）及び（ｄ）に示す。FIG. 8 is a cross-sectional view for explaining the manufacturing process of the memory cell array unit shown in FIG. 6, sequentially (a),
Shown in (b), (c) and (d).
１ シリコン基板 ２ 素子分離絶縁膜 ３，３ａ，３ｂ，３ｃ，３ｄ ワード線 ４，４ａ，４ｂ，４ｃ 絶縁膜 ５ 導電性パッド（引き出し電極） ５１ ポリパッド（引き出し電極） ６ パッド−基板コンタクト部 ７ 層間絶縁膜 ８ キャパシタコンタクト孔 ９ キャパシタ下部電極（ストレージノード） １０ パッド−キャパシタ電極コンタクト部 １１ 不純物拡散層 １２ 素子形成領域 ２０ ビット線 ２１ ビット線−基板コンタクト 1 Silicon Substrate 2 Element Isolation Insulating Film 3, 3a, 3b, 3c, 3d Word Line 4, 4a, 4b, 4c Insulating Film 5 Conductive Pad (Leading Electrode) 51 Poly Pad (Leading Electrode) 6 Pad-Board Contact 7 Interlayer Insulating film 8 Capacitor contact hole 9 Capacitor lower electrode (storage node) 10 Pad-capacitor electrode contact part 11 Impurity diffusion layer 12 Element formation region 20 Bit line 21 Bit line-substrate contact
Claims (3)
電層と、前記下部導電層と電気的に接続された中間接続
層と、前記中間接続層と同層にある中間導電層と、前記
中間接続層の上部に位置し前記中間接続層と電気的に接
続された上部導電層とを備えた半導体装置の製造方法に
おいて、前記中間接続層と前記中間導電層とを同時に形
成することを特徴とする半導体装置の製造方法。1. A lower conductive layer formed on the surface of a semiconductor substrate, an intermediate connection layer electrically connected to the lower conductive layer, an intermediate conductive layer in the same layer as the intermediate connection layer, In a method of manufacturing a semiconductor device including an upper conductive layer which is located above an intermediate connection layer and electrically connected to the intermediate connection layer, the intermediate connection layer and the intermediate conductive layer are simultaneously formed. And a method for manufacturing a semiconductor device.
電層と、前記下部導電層と電気的に接続された中間接続
層と、前記中間接続層と同層にある中間導電層と、前記
中間接続層の上部に位置し前記中間接続層と電気的に接
続された上部導電層とを備え、前記上部導電層と前記中
間接続層との接続領域が、前記下部導電層上で所定の間
隔を隔てて形成されていることを特徴とする半導体装
置。2. A lower conductive layer formed on the surface of a semiconductor substrate, an intermediate connecting layer electrically connected to the lower conductive layer, an intermediate conductive layer in the same layer as the intermediate connecting layer, An upper conductive layer located above the intermediate connection layer and electrically connected to the intermediate connection layer, wherein a connection region between the upper conductive layer and the intermediate connection layer has a predetermined spacing on the lower conductive layer. A semiconductor device, wherein the semiconductor device is formed so as to be separated from each other.
電層と、前記下部導電層と電気的に接続された中間接続
層と、前記中間接続層と同層にある中間導電層と、前記
中間接続層の上部に位置し前記中間接続層と電気的に接
続された上部導電層とを備え、前記中間接続層が前記下
部導電層を覆うように延在形成されていることを特徴と
する半導体装置。3. A lower conductive layer formed on the surface of a semiconductor substrate, an intermediate connecting layer electrically connected to the lower conductive layer, an intermediate conductive layer in the same layer as the intermediate connecting layer, An upper conductive layer located above the intermediate connection layer and electrically connected to the intermediate connection layer, wherein the intermediate connection layer is formed to extend to cover the lower conductive layer. Semiconductor device.
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|---|---|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100820620B1 (en) * | 2005-08-05 | 2008-04-10 | 세이코 엡슨 가부시키가이샤 | Method of manufacturing electro-optical device |
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1996
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1997
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| US6734940B2 (en) | 2000-03-13 | 2004-05-11 | Seiko Epson Corporation | Semiconductor device, electro-optical device substrate, liquid crystal device substrate and manufacturing method therefor, liquid crystal device, and projection liquid crystal display device and electronic apparatus using the liquid crystal device |
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| GB2312094A (en) | 1997-10-15 |
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