JPH09275214A - 微少電荷制御素子及びその作製法 - Google Patents
微少電荷制御素子及びその作製法Info
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- JPH09275214A JPH09275214A JP8084373A JP8437396A JPH09275214A JP H09275214 A JPH09275214 A JP H09275214A JP 8084373 A JP8084373 A JP 8084373A JP 8437396 A JP8437396 A JP 8437396A JP H09275214 A JPH09275214 A JP H09275214A
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Abstract
(57)【要約】
【課題】 現在の半導体微細加工技術の延長では作製が
困難な、単一電子素子などの微少電荷制御素子の動作部
等に使用される微小電極接合部を高精度に作製するこ
と。 【解決手段】 有機化合物で表面を被覆した金属微粒子
の水溶液８で満たされた容器７の中に絶縁膜１、ソース
電極２、ドレイン電極３、ゲート電極４からなる素子５
を入れ、上部に白金の対電極６を配置する。
困難な、単一電子素子などの微少電荷制御素子の動作部
等に使用される微小電極接合部を高精度に作製するこ
と。 【解決手段】 有機化合物で表面を被覆した金属微粒子
の水溶液８で満たされた容器７の中に絶縁膜１、ソース
電極２、ドレイン電極３、ゲート電極４からなる素子５
を入れ、上部に白金の対電極６を配置する。
Description
【０００１】
【発明の属する技術分野】本発明は単一電子素子などの
微少電荷制御素子及びその作製法に関する。
微少電荷制御素子及びその作製法に関する。
【０００２】
【従来の技術】現在のデジタル電子素子では、シリコン
微細加工技術の進歩により集積化の容易性、低消費電力
および高速度処理という３つの特徴をもつシリコンMOS
トランジスタを使用したものが主流となっている。しか
し微細加工技術の進歩に伴い、年々素子の小型が進んで
いくなかで、シリコンMOSトランジスタが上記３つの特
徴を保ちながら動作するのは、電極の大きさ、間隔が
０.１μm程度が限界といわれている。現在の小型化の進
歩の割合でいくと２０１０年には０.１μmに達してしま
う。
微細加工技術の進歩により集積化の容易性、低消費電力
および高速度処理という３つの特徴をもつシリコンMOS
トランジスタを使用したものが主流となっている。しか
し微細加工技術の進歩に伴い、年々素子の小型が進んで
いくなかで、シリコンMOSトランジスタが上記３つの特
徴を保ちながら動作するのは、電極の大きさ、間隔が
０.１μm程度が限界といわれている。現在の小型化の進
歩の割合でいくと２０１０年には０.１μmに達してしま
う。
【０００３】そのため、シリコンMOSトランジスタより
も小さくかつ高性能な次の世代の素子の開発が要望され
ている。
も小さくかつ高性能な次の世代の素子の開発が要望され
ている。
【０００４】
【発明が解決しようとする課題】シリコンMOSトランジ
スタの次の世代の素子の有力な候補の一つに、Moscow S
tate 大学のLikharevが提案した単一電子素子がある。
単一電子素子はメソスコピック系で現れるクーロン障壁
現象を利用して１個の電子で動作するため、消費電力が
非常に少ないことが予想される。クーロン障壁現象が発
現するには素電荷をe、電極の電気容量をCとすると、 U=e2/C のエネルギー差が熱エネルギーと比べ優位である必要が
ある。そのため、室温でこの現象を利用するには、電気
容量Cが１ aF（=１／１０18 F）のオーダー、つまり接
合の大きさ（ギャップ）が１nmのオーダーが必要である
ことを意味する。単一電子素子を動作させるためには、
素子内に上記クーロン障壁現象を発現させるための微小
電極接合部（トンネル接合部）が必要である。しかし、
この大きさの素子の加工は現在の半導体微細技術の延長
では困難である。
スタの次の世代の素子の有力な候補の一つに、Moscow S
tate 大学のLikharevが提案した単一電子素子がある。
単一電子素子はメソスコピック系で現れるクーロン障壁
現象を利用して１個の電子で動作するため、消費電力が
非常に少ないことが予想される。クーロン障壁現象が発
現するには素電荷をe、電極の電気容量をCとすると、 U=e2/C のエネルギー差が熱エネルギーと比べ優位である必要が
ある。そのため、室温でこの現象を利用するには、電気
容量Cが１ aF（=１／１０18 F）のオーダー、つまり接
合の大きさ（ギャップ）が１nmのオーダーが必要である
ことを意味する。単一電子素子を動作させるためには、
素子内に上記クーロン障壁現象を発現させるための微小
電極接合部（トンネル接合部）が必要である。しかし、
この大きさの素子の加工は現在の半導体微細技術の延長
では困難である。
【０００５】本発明の目的の一つは、現在の半導体微細
加工技術の延長では作製が困難な、微小電極接合部を動
作部としてもつ単一電子素子などの微少電荷制御素子を
提供することである。
加工技術の延長では作製が困難な、微小電極接合部を動
作部としてもつ単一電子素子などの微少電荷制御素子を
提供することである。
【０００６】本発明の他の目的は微小電極接合部を動作
部としてもつ単一電子素子などの微少電荷制御素子の新
しい作製方法を提供することである。
部としてもつ単一電子素子などの微少電荷制御素子の新
しい作製方法を提供することである。
【０００７】
【課題を解決するための手段】本発明では、コロイド状
態の直径数ナノメートルのほぼ均一な大きさの金属微粒
子を、基板の上部に設置した対電極と基板の絶縁層の下
にあるゲート電極の間に電圧を印加することにより、基
板上の任意の場所に電界を発生させ、クーロン力により
任意の場所へ金属微粒子を配置する。また、必要なら、
この方法に有機物の自己組織化単層膜（SAM）技術を組
み合わせることにより、０.１nmオーダ単位でトンネル
接合部のギャップの制御を可能にする。
態の直径数ナノメートルのほぼ均一な大きさの金属微粒
子を、基板の上部に設置した対電極と基板の絶縁層の下
にあるゲート電極の間に電圧を印加することにより、基
板上の任意の場所に電界を発生させ、クーロン力により
任意の場所へ金属微粒子を配置する。また、必要なら、
この方法に有機物の自己組織化単層膜（SAM）技術を組
み合わせることにより、０.１nmオーダ単位でトンネル
接合部のギャップの制御を可能にする。
【０００８】
【発明の実施の形態】以下に、この発明の実施例を図に
基づいて詳細に説明する。
基づいて詳細に説明する。
【０００９】実施例１ 図１に本発明にかかわる微少電荷制御素子の第１の実施
例を示す。左上に示したのが素子の平面図、右上および
左下に示したものは平面図のＡ−Ａ’及びＢ−Ｂ’、Ｃ
−Ｃ’の位置で矢印方向に見た断面図である。微少電荷
制御素子７はシリコン基板５上の酸化シリコンの絶縁膜
１の表面上にソース電極２とドレイン電極３が幅の狭い
対向部を突き合わせた形で形成され、その間に、後述す
るように、トンネル接合部が形成される。ソース電極２
とドレイン電極３は金製でそれぞれ幅１００nm、厚さ３
０nmで、それらの対向部の間隔は１００nmである。ソー
ス電極２とドレイン電極３のそれぞれの前記対向部と反
対側は配線をつけ信号を取り出すための１００００nm四
方のパットになっている。
例を示す。左上に示したのが素子の平面図、右上および
左下に示したものは平面図のＡ−Ａ’及びＢ−Ｂ’、Ｃ
−Ｃ’の位置で矢印方向に見た断面図である。微少電荷
制御素子７はシリコン基板５上の酸化シリコンの絶縁膜
１の表面上にソース電極２とドレイン電極３が幅の狭い
対向部を突き合わせた形で形成され、その間に、後述す
るように、トンネル接合部が形成される。ソース電極２
とドレイン電極３は金製でそれぞれ幅１００nm、厚さ３
０nmで、それらの対向部の間隔は１００nmである。ソー
ス電極２とドレイン電極３のそれぞれの前記対向部と反
対側は配線をつけ信号を取り出すための１００００nm四
方のパットになっている。
【００１０】前記対向部のギャップの下部には、酸化シ
リコンの絶縁層１をはさみ幅１００nm、厚さ３０nmのn
型のポリシリコンでできたゲート電極４が形成される。
ゲート電極４はシリコン基板５に対し凸状になされ、ソ
ース電極２とドレイン電極３の対向部のギャップの下部
のみ表面に近くなっている。また、ゲート電極４の他の
部分はシリコン基板５上に両側に延伸され、両端部でシ
リコン基板５を貫通して背面に導出されて約１００００
nm四方のゲート電極取り出しパット６に接続される。
リコンの絶縁層１をはさみ幅１００nm、厚さ３０nmのn
型のポリシリコンでできたゲート電極４が形成される。
ゲート電極４はシリコン基板５に対し凸状になされ、ソ
ース電極２とドレイン電極３の対向部のギャップの下部
のみ表面に近くなっている。また、ゲート電極４の他の
部分はシリコン基板５上に両側に延伸され、両端部でシ
リコン基板５を貫通して背面に導出されて約１００００
nm四方のゲート電極取り出しパット６に接続される。
【００１１】図２によって、ソース電極２とドレイン電
極３の間の対向部にトンネル接合部を形成する具体例を
説明する。
極３の間の対向部にトンネル接合部を形成する具体例を
説明する。
【００１２】容器９内にオクタデカンチオールで表面を
被覆した金微粒子の水溶液（オクタデカンチオール被覆
金コロイド溶液）１０を満たす。この水溶液の中に素子
７を配置する。この素子７の上部１mmの所に白金の対電
極８を配置するとともに、対電極８と、素子７のパット
６を介してゲート電極４の間に電圧を印加できるように
する。オクタデカンチオール被覆金コロイド溶液１０
は、直径１０nmの金コロイド水溶液をPrinceton大のB.
V. Enustun等が開発した塩化金酸をクエン酸ナトリウム
で還元する方法（J. Am. Chem. Soc. ８５ (１9６３)
３３１７）で合成し、テトラヒドロフランとオクタデカ
ンチオールを加え作製する。オクタデカンチオール被覆
金コロイド溶液１０の濃度は、ゲート電極４の上部の素
子７表面の対向部のギャップをオクタデカンチオール被
覆金微粒子が一層覆う濃度の１ないし１０倍に調節す
る。
被覆した金微粒子の水溶液（オクタデカンチオール被覆
金コロイド溶液）１０を満たす。この水溶液の中に素子
７を配置する。この素子７の上部１mmの所に白金の対電
極８を配置するとともに、対電極８と、素子７のパット
６を介してゲート電極４の間に電圧を印加できるように
する。オクタデカンチオール被覆金コロイド溶液１０
は、直径１０nmの金コロイド水溶液をPrinceton大のB.
V. Enustun等が開発した塩化金酸をクエン酸ナトリウム
で還元する方法（J. Am. Chem. Soc. ８５ (１9６３)
３３１７）で合成し、テトラヒドロフランとオクタデカ
ンチオールを加え作製する。オクタデカンチオール被覆
金コロイド溶液１０の濃度は、ゲート電極４の上部の素
子７表面の対向部のギャップをオクタデカンチオール被
覆金微粒子が一層覆う濃度の１ないし１０倍に調節す
る。
【００１３】素子７のトンネル接合部の作製は次の手順
で行う。オクタデカンチオール被覆金コロイド溶液１０
内で、対電極８とゲート電極４の間にゲート電極４が正
になるように電圧を５０mV印加し数分間静置する。オク
タデカンチオール被覆金微粒子は、溶液中で負に帯電し
ているため、正電極側に集まってくる。すなわち、ゲー
ト電極４の正電位に引かれて、素子７表面の対向部のギ
ャップの絶縁膜１の上部に集まってくる。その際、オク
タデカンチオール被覆金微粒子は表面自由エネルギーが
小さいため粒子間、粒子ー基板間の相互作用が小さく、
かつオクタデカンチオールの長いアルキル鎖からくる表
面大きな自由度をもつため系全体として歪みが最も少な
い最密六方格子に近い構造で安定化する。次に電圧を印
加した状態で素子７と対電極８をオクタデカンチオール
被覆金コロイド溶液１０から取り出し、ゆっくりと溶媒
を蒸発させる。
で行う。オクタデカンチオール被覆金コロイド溶液１０
内で、対電極８とゲート電極４の間にゲート電極４が正
になるように電圧を５０mV印加し数分間静置する。オク
タデカンチオール被覆金微粒子は、溶液中で負に帯電し
ているため、正電極側に集まってくる。すなわち、ゲー
ト電極４の正電位に引かれて、素子７表面の対向部のギ
ャップの絶縁膜１の上部に集まってくる。その際、オク
タデカンチオール被覆金微粒子は表面自由エネルギーが
小さいため粒子間、粒子ー基板間の相互作用が小さく、
かつオクタデカンチオールの長いアルキル鎖からくる表
面大きな自由度をもつため系全体として歪みが最も少な
い最密六方格子に近い構造で安定化する。次に電圧を印
加した状態で素子７と対電極８をオクタデカンチオール
被覆金コロイド溶液１０から取り出し、ゆっくりと溶媒
を蒸発させる。
【００１４】この段階で素子７表面の走査型電子顕微鏡
（SEM）像をみると、オクタデカンチオール被覆金微粒
子が素子７表面のソース電極２とドレイン電極３の対向
部のギャップに、直径１０nmの金微粒子がオクタデカン
チオールをスペーサとして約１.５nmの間隔で並んでい
るのが観察される。
（SEM）像をみると、オクタデカンチオール被覆金微粒
子が素子７表面のソース電極２とドレイン電極３の対向
部のギャップに、直径１０nmの金微粒子がオクタデカン
チオールをスペーサとして約１.５nmの間隔で並んでい
るのが観察される。
【００１５】これによりソース−ドレイン電極間のギャ
ップにトンネル接合部が作製できたことが確認できる。
ップにトンネル接合部が作製できたことが確認できる。
【００１６】オクタデカンチオールの代わりに炭素数が
６から３０までのアルカンチオールを用いても同様にソ
ース−ドイン電極間のギャップにトンネル接合部が作製
できた。さらに、直径１０nmの金コロイドの代わりに直
径０.８nm、１.６nm、２nm、５nm、２０nm、４０nmの金
コロイドを使用しても同様にソース−ドレイン電極間の
ギャップにトンネル接合部が作製できた。
６から３０までのアルカンチオールを用いても同様にソ
ース−ドイン電極間のギャップにトンネル接合部が作製
できた。さらに、直径１０nmの金コロイドの代わりに直
径０.８nm、１.６nm、２nm、５nm、２０nm、４０nmの金
コロイドを使用しても同様にソース−ドレイン電極間の
ギャップにトンネル接合部が作製できた。
【００１７】また、このオクタデカンチオールは大気中
で紫外光を照射することにより、酸化脱離するので、電
圧を印加した状態で素子７と対電極８をオクタデカンチ
オール被覆金コロイド溶液１０から取り出し、ゆっくり
と溶媒を蒸発させた段階で、紫外光を照射して、約１.
５nmの間隔で並んでいる金微粒子のみのトンネル接合部
とすることもできる。
で紫外光を照射することにより、酸化脱離するので、電
圧を印加した状態で素子７と対電極８をオクタデカンチ
オール被覆金コロイド溶液１０から取り出し、ゆっくり
と溶媒を蒸発させた段階で、紫外光を照射して、約１.
５nmの間隔で並んでいる金微粒子のみのトンネル接合部
とすることもできる。
【００１８】実施例２ 図３に本発明にかかわる微少電荷制御素子の第２の実施
例を示す。左上に示したのが素子の平面図、右上および
左下に示したものは平面図のＤ−Ｄ’及びＥ−Ｅ’の位
置で矢印方向に見た断面図である。図４は図３の実施例
の配線関係に着目した平面図である。
例を示す。左上に示したのが素子の平面図、右上および
左下に示したものは平面図のＤ−Ｄ’及びＥ−Ｅ’の位
置で矢印方向に見た断面図である。図４は図３の実施例
の配線関係に着目した平面図である。
【００１９】図３に示す微少電荷制御素子が図１のそれ
と異なる点は、ソース−ドレイン電極間のギャップに形
成するトンネル接合部の幅を制御するための第２のゲー
ト電極を備える点にある。
と異なる点は、ソース−ドレイン電極間のギャップに形
成するトンネル接合部の幅を制御するための第２のゲー
ト電極を備える点にある。
【００２０】図１の実施例同様、微少電荷制御素子１９
はシリコン基板１６上の酸化シリコンの絶縁膜１１の表
面上にソース電極１２とドレイン電極１３が幅の狭い対
向部を突き合わせた形で形成され、その間にトンネル接
合部が形成される。ソース電極１２とドレイン電極１３
は金製でそれぞれ幅１００nm、厚さ３０nmで、それらの
対向部の間隔は１００nmである。ソース電極２とドレイ
ン電極３のそれぞれの前記対向部と反対側は配線をつけ
信号を取り出すための１００００nm四方のパットになっ
ている。
はシリコン基板１６上の酸化シリコンの絶縁膜１１の表
面上にソース電極１２とドレイン電極１３が幅の狭い対
向部を突き合わせた形で形成され、その間にトンネル接
合部が形成される。ソース電極１２とドレイン電極１３
は金製でそれぞれ幅１００nm、厚さ３０nmで、それらの
対向部の間隔は１００nmである。ソース電極２とドレイ
ン電極３のそれぞれの前記対向部と反対側は配線をつけ
信号を取り出すための１００００nm四方のパットになっ
ている。
【００２１】前記対向部のギャップの下部には酸化シリ
コンの絶縁層１１をはさみ幅１００nm、厚さ３０nmのn
型のポリシリコンでできた第１ゲート電極１４が形成さ
れる。第１ゲート電極１４はシリコン基板１６に対し凸
状になされ、ソース電極１２とドレイン電極１３の対向
部のギャップの下部のみ表面に近くなっている。また、
第１ゲート電極１４の他の部分はシリコン基板５上で対
角方向に両側に延伸され、両端部でシリコン基板１６を
貫通して背面に導出されて約１００００nm四方のゲート
電極取り出しパット１７に接続される。
コンの絶縁層１１をはさみ幅１００nm、厚さ３０nmのn
型のポリシリコンでできた第１ゲート電極１４が形成さ
れる。第１ゲート電極１４はシリコン基板１６に対し凸
状になされ、ソース電極１２とドレイン電極１３の対向
部のギャップの下部のみ表面に近くなっている。また、
第１ゲート電極１４の他の部分はシリコン基板５上で対
角方向に両側に延伸され、両端部でシリコン基板１６を
貫通して背面に導出されて約１００００nm四方のゲート
電極取り出しパット１７に接続される。
【００２２】前記対向部のギャップの下部には、さら
に、前記第１ゲート電極１４の両側に、前記ソース電極
およびドレイン電極を結ぶ線と平行に、第１ゲート電極
１４を挟み付ける形のポリシリコンでできた第２ゲート
電極１５が酸化シリコンの絶縁層１１をはさみ形成され
る。第２ゲート電極１５の他の部分はシリコン基板５上
で、前記ゲート電極１４とは逆の対角方向に両側に延伸
され、両端部でシリコン基板１６を貫通して背面に導出
されて約１００００nm四方のゲート電極取り出しパット
１８に接続される。
に、前記第１ゲート電極１４の両側に、前記ソース電極
およびドレイン電極を結ぶ線と平行に、第１ゲート電極
１４を挟み付ける形のポリシリコンでできた第２ゲート
電極１５が酸化シリコンの絶縁層１１をはさみ形成され
る。第２ゲート電極１５の他の部分はシリコン基板５上
で、前記ゲート電極１４とは逆の対角方向に両側に延伸
され、両端部でシリコン基板１６を貫通して背面に導出
されて約１００００nm四方のゲート電極取り出しパット
１８に接続される。
【００２３】図４は、各電極の配置及び電気的な接続関
係を平面的に示すもので、ソース電極１２、ドレイン電
極１３およびこれらの対向部のギャップ部分からなる配
置において、ギャップ部分にゲート電極１４が、ゲート
電極１４を挟むように第２ゲート電極１５が配置されて
いることがわかる。そして、各ゲート電極は対角方向に
設けられたパット１７、１８にそれぞれ接続されてい
る。
係を平面的に示すもので、ソース電極１２、ドレイン電
極１３およびこれらの対向部のギャップ部分からなる配
置において、ギャップ部分にゲート電極１４が、ゲート
電極１４を挟むように第２ゲート電極１５が配置されて
いることがわかる。そして、各ゲート電極は対角方向に
設けられたパット１７、１８にそれぞれ接続されてい
る。
【００２４】この実施例でも、トンネル接合部は、実施
例１と同様に酸化シリコンの絶縁膜１１表面上のソース
電極１２とドレイン電極１３の間に作製する。本実施例
２によるトンネル接合部の作製の装置の配置と回路例を
図５に示す。
例１と同様に酸化シリコンの絶縁膜１１表面上のソース
電極１２とドレイン電極１３の間に作製する。本実施例
２によるトンネル接合部の作製の装置の配置と回路例を
図５に示す。
【００２５】実施例１と同様に、オクタデカンチオール
で表面を被覆した金のコロイド溶液２２で満たされた容
器２１の中に素子１９を配置する。素子１９の上部には
１ mm離して白金の対電極２０を配置し、対電極２０と
素子１９の第１ゲート電極１４、第２ゲート電極１５に
接続されたパット１４、１８との間にそれぞれ電圧源を
いれ、各々別々に電圧を印加できるようにする。素子１
９のトンネル接合部の作製は実施例１と同様に行う。実
施例１との違いは、オクタデカンチオール被覆金コロイ
ド溶液１９内で、対電極２０と第１ゲート電極１４の間
に第１ゲート電極１４が正になるように電圧を５０mV印
加し、さらに対電極２０と第２ゲート電極１５の間に第
２ゲート電極１５が負になるように電圧を１０mV印加す
ることである。対電極２０と第２ゲート電極１５の間
に、第１ゲート電極１４と符号が逆の電圧を印加するこ
とにより、基板表面に発生させる見かけ上の正電極を第
１ゲート電極１４の幅よりはるかに細くすることができ
る。
で表面を被覆した金のコロイド溶液２２で満たされた容
器２１の中に素子１９を配置する。素子１９の上部には
１ mm離して白金の対電極２０を配置し、対電極２０と
素子１９の第１ゲート電極１４、第２ゲート電極１５に
接続されたパット１４、１８との間にそれぞれ電圧源を
いれ、各々別々に電圧を印加できるようにする。素子１
９のトンネル接合部の作製は実施例１と同様に行う。実
施例１との違いは、オクタデカンチオール被覆金コロイ
ド溶液１９内で、対電極２０と第１ゲート電極１４の間
に第１ゲート電極１４が正になるように電圧を５０mV印
加し、さらに対電極２０と第２ゲート電極１５の間に第
２ゲート電極１５が負になるように電圧を１０mV印加す
ることである。対電極２０と第２ゲート電極１５の間
に、第１ゲート電極１４と符号が逆の電圧を印加するこ
とにより、基板表面に発生させる見かけ上の正電極を第
１ゲート電極１４の幅よりはるかに細くすることができ
る。
【００２６】すなわち、実施例１では、ゲート電極４に
よってオクタデカンチオールで表面を被覆した金を対向
部のギャップ部分に集めてトンネル接合部を形成するだ
けであるが、実施例２では、第２ゲート電極を設けて、
第１のゲート電極の幅を等価的に狭くすることによっ
て、対向部のギャップ部分に集めるオクタデカンチオー
ルで表面を被覆した金の幅を狭くして、幅の狭いトンネ
ル接合部を形成することを可能にしたものである。
よってオクタデカンチオールで表面を被覆した金を対向
部のギャップ部分に集めてトンネル接合部を形成するだ
けであるが、実施例２では、第２ゲート電極を設けて、
第１のゲート電極の幅を等価的に狭くすることによっ
て、対向部のギャップ部分に集めるオクタデカンチオー
ルで表面を被覆した金の幅を狭くして、幅の狭いトンネ
ル接合部を形成することを可能にしたものである。
【００２７】また、本実施例においても、オクタデカン
チオールの代わりに炭素数が６から３０までのアルカン
チオールを用いても同様にソース−ドレイン電極間のギ
ャップにトンネル接合部が作製できた。さらに、直径１
０nmの金コロイドの代わりに直径０.８nm、１.６nm、２
nm、５nm、２０nm、４０nmの金コロイドを使用しても同
様にソース−ドレイン電極間のギャップにトンネル接合
部が作製できることは言うまでもなく、さらに、大気中
で紫外光を照射することにより、金微粒子のみのトンネ
ル接合部とすることもできる。
チオールの代わりに炭素数が６から３０までのアルカン
チオールを用いても同様にソース−ドレイン電極間のギ
ャップにトンネル接合部が作製できた。さらに、直径１
０nmの金コロイドの代わりに直径０.８nm、１.６nm、２
nm、５nm、２０nm、４０nmの金コロイドを使用しても同
様にソース−ドレイン電極間のギャップにトンネル接合
部が作製できることは言うまでもなく、さらに、大気中
で紫外光を照射することにより、金微粒子のみのトンネ
ル接合部とすることもできる。
【００２８】上記いずれの実施例においても、ソース−
ドレイン電極間のギャップにトンネル接合部を作製する
ために、対電極とゲート電極との間に電圧を印加すると
きの電流の大きさについては説明しなかった。これは、
ギャップ部分にオクタデカンチオールで表面を被覆した
金微粒子を集めるために対電極とゲート電極との間に電
界を作用させることに技術的な意味があり、電流の大き
さ自体には大きな意味が無いからである。
ドレイン電極間のギャップにトンネル接合部を作製する
ために、対電極とゲート電極との間に電圧を印加すると
きの電流の大きさについては説明しなかった。これは、
ギャップ部分にオクタデカンチオールで表面を被覆した
金微粒子を集めるために対電極とゲート電極との間に電
界を作用させることに技術的な意味があり、電流の大き
さ自体には大きな意味が無いからである。
【００２９】なお、本発明による微少電荷制御素子は、
制御電極の電位を制御して、トンネル接合部のトンネル
効果の発現を制御できるから、ソース−ドレイン電極間
のオンオフ動作は勿論、リニアな特性をも実現できる。
また、図の実施例は、簡略されているが、実際の素子
は、現状の半導体技術による素子と同様に、共通の基板
状に、多数の素子が配列されるのは勿論、保護膜で覆わ
れた素子となることは言うまでもなかろう。
制御電極の電位を制御して、トンネル接合部のトンネル
効果の発現を制御できるから、ソース−ドレイン電極間
のオンオフ動作は勿論、リニアな特性をも実現できる。
また、図の実施例は、簡略されているが、実際の素子
は、現状の半導体技術による素子と同様に、共通の基板
状に、多数の素子が配列されるのは勿論、保護膜で覆わ
れた素子となることは言うまでもなかろう。
【００３０】
【発明の効果】以上説明したように、本発明によれば現
在の半導体微細加工技術の延長では作製が困難な、単一
電子素子などの微少電荷制御素子を作製することができ
る。
在の半導体微細加工技術の延長では作製が困難な、単一
電子素子などの微少電荷制御素子を作製することができ
る。
【図１】本発明の微少電荷制御素子の実施例の平面図及
び断面図。
び断面図。
【図２】図１の実施例のトンネル接合部を作製する装置
の配置と回路の概略図。
の配置と回路の概略図。
【図３】本発明の微少電荷制御素子の他の実施例の平面
図及び断面図。
図及び断面図。
【図４】図３の実施例の部品の配置及び電気的接続関係
を示す平面図。
を示す平面図。
【図５】図３の実施例のトンネル接合部を作製する装置
の配置と回路の概略図。
の配置と回路の概略図。
１：絶縁膜、２：ソース電極、３：ドレイン電極、４：
ゲート電極、５：シリコン基板、６：ゲート電極取り出
しパット、７：素子、８：対電極、９：容器、１０：オ
クタデカンチオール被覆金コロイド溶液、１１：絶縁
膜、１２：ソース電極、１３：ドレイン電極、１４：第
１ゲート電極、１５：第２ゲート電極、１６：シリコン
基板、１７、１８：第１、第２ゲート電極取り出しパッ
ト、１９：素子、２０：対電極、２１：容器、２２：オ
クタデカンチオール被覆金コロイド溶液。
ゲート電極、５：シリコン基板、６：ゲート電極取り出
しパット、７：素子、８：対電極、９：容器、１０：オ
クタデカンチオール被覆金コロイド溶液、１１：絶縁
膜、１２：ソース電極、１３：ドレイン電極、１４：第
１ゲート電極、１５：第２ゲート電極、１６：シリコン
基板、１７、１８：第１、第２ゲート電極取り出しパッ
ト、１９：素子、２０：対電極、２１：容器、２２：オ
クタデカンチオール被覆金コロイド溶液。
Claims (4)
- 【請求項１】基板、該基板上に形成された絶縁膜、該絶
縁膜の表面上に幅の狭い対向部を突き合わせた形で形成
されたソース電極およびドレイン電極、該ソース電極お
よびドレイン電極のギャップに形成されたトンネル接合
部および該ギャップの位置で前記絶縁膜内に設けられた
ゲート電極とよりなることを特徴とする微少電荷制御素
子。 - 【請求項２】前記ソース電極およびドレイン電極を結ぶ
線と平行に、前記ゲート電極を挟み付ける形で第２のゲ
ート電極を前記絶縁膜内に設けらた請求項第１項記載の
微少電荷制御素子。 - 【請求項３】基板、該基板上に形成された絶縁膜、該絶
縁膜の表面上に幅の狭い対向部を突き合わせた形で形成
されたソース電極およびドレイン電極、該ソース電極お
よびドレイン電極のギャップの位置で前記絶縁膜内に設
けられたゲート電極とよりなる素子を形成すること、該
素子を金属微粒子を有機化合物で被覆した金属微粒子の
コロイド溶液中に浸すこと、該コロイド溶液中で前記ゲ
ート電極と前記素子と離れて配置された対電極との間に
所定の電圧を付与して前記ギャップ位置に金属微粒子を
集めること、前記素子を電圧を印加した状態で大気中に
取り出すこと、金属微粒子に付着した溶媒を除去してト
ンネル接合部とすることとよりなることを特徴とする微
少電荷制御素子の作製法。 - 【請求項４】基板、該基板上に形成された絶縁膜、該絶
縁膜の表面上に幅の狭い対向部を突き合わせた形で形成
されたソース電極およびドレイン電極、該ソース電極お
よびドレイン電極のギャップの位置で前記絶縁膜内に設
けられた第１のゲート電極、前記ソース電極およびドレ
イン電極を結ぶ線と平行に前記ゲート電極を挟み付ける
形で前記絶縁膜内に設けられた第２のゲート電極とより
なる素子を形成すること、該素子を金属微粒子を有機化
合物で被覆した金属微粒子のコロイド溶液中に浸すこ
と、該コロイド溶液中で前記第１のゲート電極と前記素
子と離れて配置された対電極との間に所定の電圧を付与
して前記ギャップ位置に金属微粒子を集めること、該コ
ロイド溶液中で前記第２のゲート電極と前記素子と離れ
て配置された対電極との間に所定の電圧を付与して前記
ギャップ位置に金属微粒子を集めるのを阻害すること、
前記素子を少なくとも第１のゲート電極と対極間に電圧
を印加した状態で大気中に取り出すこと、金属微粒子に
付着した溶媒を除去してトンネル接合部とすることとよ
りなることを特徴とする微少電荷制御素子の作製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8084373A JPH09275214A (ja) | 1996-04-08 | 1996-04-08 | 微少電荷制御素子及びその作製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8084373A JPH09275214A (ja) | 1996-04-08 | 1996-04-08 | 微少電荷制御素子及びその作製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09275214A true JPH09275214A (ja) | 1997-10-21 |
Family
ID=13828740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8084373A Pending JPH09275214A (ja) | 1996-04-08 | 1996-04-08 | 微少電荷制御素子及びその作製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09275214A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002540383A (ja) * | 1999-01-25 | 2002-11-26 | ミナーヴァ・バイオテクノロジーズ・コーポレーション | 神経変性疾患における異常型タンパク質凝集の迅速かつ高感度の検出 |
| WO2011135922A1 (ja) * | 2010-04-27 | 2011-11-03 | 独立行政法人物質・材料研究機構 | 近接場光源２次元アレイとその製造方法、２次元アレイ型表面プラズモン共振器、太陽電池、光センサー及びバイオセンサー |
| KR101394412B1 (ko) * | 2007-12-21 | 2014-05-14 | 재단법인 포항산업과학연구원 | 단전자 트랜지스터의 형성방법 |
-
1996
- 1996-04-08 JP JP8084373A patent/JPH09275214A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002540383A (ja) * | 1999-01-25 | 2002-11-26 | ミナーヴァ・バイオテクノロジーズ・コーポレーション | 神経変性疾患における異常型タンパク質凝集の迅速かつ高感度の検出 |
| KR101394412B1 (ko) * | 2007-12-21 | 2014-05-14 | 재단법인 포항산업과학연구원 | 단전자 트랜지스터의 형성방법 |
| WO2011135922A1 (ja) * | 2010-04-27 | 2011-11-03 | 独立行政法人物質・材料研究機構 | 近接場光源２次元アレイとその製造方法、２次元アレイ型表面プラズモン共振器、太陽電池、光センサー及びバイオセンサー |
| JP5408576B2 (ja) * | 2010-04-27 | 2014-02-05 | 独立行政法人物質・材料研究機構 | 近接場光源２次元アレイとその製造方法、２次元アレイ型表面プラズモン共振器、太陽電池、光センサー及びバイオセンサー |
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