JPH09275148A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09275148A JPH09275148A JP8082901A JP8290196A JPH09275148A JP H09275148 A JPH09275148 A JP H09275148A JP 8082901 A JP8082901 A JP 8082901A JP 8290196 A JP8290196 A JP 8290196A JP H09275148 A JPH09275148 A JP H09275148A
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Abstract
(57)【要約】
【課題】 本発明は、ＬＤＤ構造を形成する際の工程の
簡略化とコストの低減を実現することができる絶縁ゲー
ト型電界効果トランジスタの製造方法を提供することを
目的とする。 【解決手段】 第１及び第２のゲート電極２０、２２側
面にシリコン酸化膜２４を介してポリシリコンからなる
サイドウォール２６を形成する。続いて、所定の形状に
パターニングした第１のレジスト２８を形成し、第１の
レジスト２８並びに第１のゲート電極２０及びサイドウ
ォール２６をマスクとするｎ型不純物イオンの注入によ
りｎ+ 型不純物領域３０、３２を形成した後、サイドウ
ォール２６を除去し、第１のレジスト２８及び第１のゲ
ート電極２０をマスクとするｎ型不純物イオンの注入に
よりｎ- 型不純物領域３４、３６を形成する。こうして
ｎチャネルＭＯＳトランジスタ６６のＬＤＤ構造を形成
する。
簡略化とコストの低減を実現することができる絶縁ゲー
ト型電界効果トランジスタの製造方法を提供することを
目的とする。 【解決手段】 第１及び第２のゲート電極２０、２２側
面にシリコン酸化膜２４を介してポリシリコンからなる
サイドウォール２６を形成する。続いて、所定の形状に
パターニングした第１のレジスト２８を形成し、第１の
レジスト２８並びに第１のゲート電極２０及びサイドウ
ォール２６をマスクとするｎ型不純物イオンの注入によ
りｎ+ 型不純物領域３０、３２を形成した後、サイドウ
ォール２６を除去し、第１のレジスト２８及び第１のゲ
ート電極２０をマスクとするｎ型不純物イオンの注入に
よりｎ- 型不純物領域３４、３６を形成する。こうして
ｎチャネルＭＯＳトランジスタ６６のＬＤＤ構造を形成
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特にＬＤＤ（Lightly Doped Drain-sourc
e）構造を有する絶縁ゲート型電界効果トランジスタの
製造方法に関する。
方法に係り、特にＬＤＤ（Lightly Doped Drain-sourc
e）構造を有する絶縁ゲート型電界効果トランジスタの
製造方法に関する。
【０００２】
【従来の技術】絶縁ゲート型電界効果トランジスタは、
ドレイン近傍の高電界を緩和し、高集積化に伴って生じ
る短チャネル効果を防止するため、ＬＤＤ構造を採用す
る。以下、このＬＤＤ構造を有するＭＯＳ（Metal Oxid
e Semiconductor ）電界効果トランジスタの従来の製造
方法を、図８乃至図１４を用いて説明する。
ドレイン近傍の高電界を緩和し、高集積化に伴って生じ
る短チャネル効果を防止するため、ＬＤＤ構造を採用す
る。以下、このＬＤＤ構造を有するＭＯＳ（Metal Oxid
e Semiconductor ）電界効果トランジスタの従来の製造
方法を、図８乃至図１４を用いて説明する。
【０００３】先ず、シリコン単結晶基板１０上にフィー
ルド酸化膜１２を形成し、ｎチャネルＭＯＳトランジス
タ形成予定領域１４とｐチャネルＭＯＳトランジスタ形
成予定領域１６とを分離する。続いて、シリコン単結晶
基板１０上にゲート酸化膜１８を形成した後、ｎチャネ
ルＭＯＳトランジスタ形成予定領域１４のゲート酸化膜
１８上に、例えばポリシリコン層とＷＳｉ（タングステ
ンシリサイド）層が積層されたポリゲート構造の第１の
ゲート電極２０を形成すると共に、ｐチャネルＭＯＳト
ランジスタ形成予定領域１６のゲート酸化膜１８上に、
例えばポリシリコン層とＷＳｉ層が積層されたポリゲー
ト構造の第２のゲート電極２２を形成する（図８参
照）。
ルド酸化膜１２を形成し、ｎチャネルＭＯＳトランジス
タ形成予定領域１４とｐチャネルＭＯＳトランジスタ形
成予定領域１６とを分離する。続いて、シリコン単結晶
基板１０上にゲート酸化膜１８を形成した後、ｎチャネ
ルＭＯＳトランジスタ形成予定領域１４のゲート酸化膜
１８上に、例えばポリシリコン層とＷＳｉ（タングステ
ンシリサイド）層が積層されたポリゲート構造の第１の
ゲート電極２０を形成すると共に、ｐチャネルＭＯＳト
ランジスタ形成予定領域１６のゲート酸化膜１８上に、
例えばポリシリコン層とＷＳｉ層が積層されたポリゲー
ト構造の第２のゲート電極２２を形成する（図８参
照）。
【０００４】次いで、全面に第１のレジスト７０を塗布
した後、フォトリソグラフィ技術を用いて所定の形状に
パターニングして、ｎチャネルＭＯＳトランジスタ形成
予定領域１４が露出するようにする。続いて、第１のレ
ジスト７０及び第１のゲート電極２０をマスクとしてｎ
型不純物イオンを注入し、ｎチャネルＭＯＳトランジス
タ形成予定領域１４のシリコン単結晶基板１０表面に、
低濃度のｎ- 型不純物領域３４、３６を形成する（図９
参照）。
した後、フォトリソグラフィ技術を用いて所定の形状に
パターニングして、ｎチャネルＭＯＳトランジスタ形成
予定領域１４が露出するようにする。続いて、第１のレ
ジスト７０及び第１のゲート電極２０をマスクとしてｎ
型不純物イオンを注入し、ｎチャネルＭＯＳトランジス
タ形成予定領域１４のシリコン単結晶基板１０表面に、
低濃度のｎ- 型不純物領域３４、３６を形成する（図９
参照）。
【０００５】次いで、第１のレジスト７０を例えばアッ
シング法を用いて除去する。続いて、再び全面に第２の
レジスト７２を塗布した後、フォトリソグラフィ技術を
用いて所定の形状にパターニングして、ｐチャネルＭＯ
Ｓトランジスタ形成予定領域１６が露出するようにす
る。続いて、第２のレジスト７２及び第２のゲート電極
２２をマスクとしてｐ型不純物イオンを注入し、ｐチャ
ネルＭＯＳトランジスタ形成予定領域１６のシリコン単
結晶基板１０表面に、低濃度のｐ- 型不純物領域４８、
５０を形成する（図１０参照）。
シング法を用いて除去する。続いて、再び全面に第２の
レジスト７２を塗布した後、フォトリソグラフィ技術を
用いて所定の形状にパターニングして、ｐチャネルＭＯ
Ｓトランジスタ形成予定領域１６が露出するようにす
る。続いて、第２のレジスト７２及び第２のゲート電極
２２をマスクとしてｐ型不純物イオンを注入し、ｐチャ
ネルＭＯＳトランジスタ形成予定領域１６のシリコン単
結晶基板１０表面に、低濃度のｐ- 型不純物領域４８、
５０を形成する（図１０参照）。
【０００６】次いで、全面にシリコン酸化膜を堆積した
後、異方性エッチングを行い、第１及び第２のゲート電
極２０、２２の側面にシリコン酸化膜を残存させて、こ
のシリコン酸化膜からなるサイドウォール７４を形成す
る（図１１参照）。
後、異方性エッチングを行い、第１及び第２のゲート電
極２０、２２の側面にシリコン酸化膜を残存させて、こ
のシリコン酸化膜からなるサイドウォール７４を形成す
る（図１１参照）。
【０００７】次いで、全面にシリコン酸化膜７６を堆積
する。続いて、全面に第３のレジスト７８を塗布した
後、フォトリソグラフィ技術を用いて所定の形状にパタ
ーニングし、ｎチャネルＭＯＳトランジスタ形成予定領
域１４が露出するようにする。続いて、第３のレジスト
７８並びに第１のゲート電極２０及びこの第１のゲート
電極２０側面のサイドウォール７４をマスクとしてｎ型
不純物イオンを注入し、ｎチャネルＭＯＳトランジスタ
形成予定領域１４のシリコン単結晶基板１０表面に、高
濃度のｎ+ 型不純物領域３０、３２を形成する。
する。続いて、全面に第３のレジスト７８を塗布した
後、フォトリソグラフィ技術を用いて所定の形状にパタ
ーニングし、ｎチャネルＭＯＳトランジスタ形成予定領
域１４が露出するようにする。続いて、第３のレジスト
７８並びに第１のゲート電極２０及びこの第１のゲート
電極２０側面のサイドウォール７４をマスクとしてｎ型
不純物イオンを注入し、ｎチャネルＭＯＳトランジスタ
形成予定領域１４のシリコン単結晶基板１０表面に、高
濃度のｎ+ 型不純物領域３０、３２を形成する。
【０００８】こうして、ｎ+ 型不純物領域３０及びｎ-
型不純物領域３４からなるｎ型ソース領域３８とｎ+ 型
不純物領域３２及びｎ- 型不純物領域３６からなるｎ型
ドレイン領域４０とがＬＤＤ構造をなして形成される
（図１２参照）。
型不純物領域３４からなるｎ型ソース領域３８とｎ+ 型
不純物領域３２及びｎ- 型不純物領域３６からなるｎ型
ドレイン領域４０とがＬＤＤ構造をなして形成される
（図１２参照）。
【０００９】次いで、第３のレジスト７８を例えばアッ
シング法を用いて除去する。続いて、再び全面に第４の
レジスト８０を塗布した後、フォトリソグラフィ技術を
用いて所定の形状にパターニングして、ｐチャネルＭＯ
Ｓトランジスタ形成予定領域１６が露出するようにす
る。続いて、第４のレジスト８０並びに第２のゲート電
極２２及びこの第２のゲート電極２２側面のサイドウォ
ール７４をマスクとしてｐ型不純物イオンを注入し、ｐ
チャネルＭＯＳトランジスタ形成予定領域１６のシリコ
ン単結晶基板１０表面に、高濃度のｐ+ 型不純物領域４
４、４６を形成する。
シング法を用いて除去する。続いて、再び全面に第４の
レジスト８０を塗布した後、フォトリソグラフィ技術を
用いて所定の形状にパターニングして、ｐチャネルＭＯ
Ｓトランジスタ形成予定領域１６が露出するようにす
る。続いて、第４のレジスト８０並びに第２のゲート電
極２２及びこの第２のゲート電極２２側面のサイドウォ
ール７４をマスクとしてｐ型不純物イオンを注入し、ｐ
チャネルＭＯＳトランジスタ形成予定領域１６のシリコ
ン単結晶基板１０表面に、高濃度のｐ+ 型不純物領域４
４、４６を形成する。
【００１０】こうして、ｐ+ 型不純物領域４４及びｐ-
型不純物領域４８からなるｐ型ソース領域５２とｐ+ 型
不純物領域４６及びｐ- 型不純物領域５０からなるｐ型
ドレイン領域５４とがＬＤＤ構造をなして形成される
（図１３参照）。
型不純物領域４８からなるｐ型ソース領域５２とｐ+ 型
不純物領域４６及びｐ- 型不純物領域５０からなるｐ型
ドレイン領域５４とがＬＤＤ構造をなして形成される
（図１３参照）。
【００１１】次いで、第４のレジスト８０を例えばアッ
シング法を用いて除去する。続いて、全面にシリコン酸
化膜５６を堆積し、所定の位置にコンタクトホールを開
口した後、ｎ型ソース領域３８及びｎ型ドレイン領域４
０にそれぞれ接続するソース電極５８及びドレイン電極
６０を形成すると共に、ｐ型ソース領域５２及びｐ型ド
レイン領域５４にそれぞれ接続するソース電極６２及び
ドレイン電極６４を形成する（図１４参照）。
シング法を用いて除去する。続いて、全面にシリコン酸
化膜５６を堆積し、所定の位置にコンタクトホールを開
口した後、ｎ型ソース領域３８及びｎ型ドレイン領域４
０にそれぞれ接続するソース電極５８及びドレイン電極
６０を形成すると共に、ｐ型ソース領域５２及びｐ型ド
レイン領域５４にそれぞれ接続するソース電極６２及び
ドレイン電極６４を形成する（図１４参照）。
【００１２】こうして、ｎ型ソース、ドレイン領域３
８、４０がｎ+ 型不純物領域３０、３２及びそのチャネ
ル側のｎ- 型不純物領域３４、３６から構成されるＬＤ
Ｄ構造のｎチャネルＭＯＳトランジスタ６６と、ｐ型ソ
ース、ドレイン領域５０、５２がｐ+ 型不純物領域４
４、４６及びそのチャネル側のｐ- 型不純物領域４８、
５０から構成されるＬＤＤ構造のｐチャネルＭＯＳトラ
ンジスタ６８とが作製される。
８、４０がｎ+ 型不純物領域３０、３２及びそのチャネ
ル側のｎ- 型不純物領域３４、３６から構成されるＬＤ
Ｄ構造のｎチャネルＭＯＳトランジスタ６６と、ｐ型ソ
ース、ドレイン領域５０、５２がｐ+ 型不純物領域４
４、４６及びそのチャネル側のｐ- 型不純物領域４８、
５０から構成されるＬＤＤ構造のｐチャネルＭＯＳトラ
ンジスタ６８とが作製される。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来のＬＤＤ構造を有するＭＯＳ電界効果トランジスタの
製造方法においては、ｎチャネルＭＯＳトランジスタ６
６のＬＤＤ構造のｎ型ソース、ドレイン領域３８、４０
を構成するｎ- 型不純物領域３４、３６をイオン注入法
を用いて形成する際、そのｎ型不純物イオン注入工程の
前後に、第１のレジスト７０を塗布してフォトリソグラ
フィ技術によりパターニングする工程と、第１のレジス
ト７０を除去する工程とが必要である。また、同様に、
ｎ型ソース、ドレイン領域３８、４０を構成するｎ+ 型
不純物領域３０、３２を形成する際のｎ型不純物イオン
注入工程の前後に、第３のレジスト７８を塗布してフォ
トリソグラフィ技術によりパターニングする工程と第３
のレジスト７８を除去する工程とが必要である。
来のＬＤＤ構造を有するＭＯＳ電界効果トランジスタの
製造方法においては、ｎチャネルＭＯＳトランジスタ６
６のＬＤＤ構造のｎ型ソース、ドレイン領域３８、４０
を構成するｎ- 型不純物領域３４、３６をイオン注入法
を用いて形成する際、そのｎ型不純物イオン注入工程の
前後に、第１のレジスト７０を塗布してフォトリソグラ
フィ技術によりパターニングする工程と、第１のレジス
ト７０を除去する工程とが必要である。また、同様に、
ｎ型ソース、ドレイン領域３８、４０を構成するｎ+ 型
不純物領域３０、３２を形成する際のｎ型不純物イオン
注入工程の前後に、第３のレジスト７８を塗布してフォ
トリソグラフィ技術によりパターニングする工程と第３
のレジスト７８を除去する工程とが必要である。
【００１４】更にまた、ｐチャネルＭＯＳトランジスタ
６８のＬＤＤ構造のｐ型ソース、ドレイン領域５０、５
２を構成するｐ- 型不純物領域４８、５０をイオン注入
法を用いて形成する際も、そのｐ型不純物イオン注入工
程の前後に、第２のレジスト７２を塗布してフォトリソ
グラフィ技術によりパターニングする工程と、第２のレ
ジスト７２を除去する工程とが必要である。また、同様
に、ｐ型ソース、ドレイン領域５０、５２を構成するｐ
+ 型不純物領域４４、４６を形成する際のｐ型不純物イ
オン注入工程の前後に、第４のレジスト８０を塗布して
フォトリソグラフィ技術によりパターニングする工程
と、第４のレジスト８０を除去する工程とが必要であ
る。
６８のＬＤＤ構造のｐ型ソース、ドレイン領域５０、５
２を構成するｐ- 型不純物領域４８、５０をイオン注入
法を用いて形成する際も、そのｐ型不純物イオン注入工
程の前後に、第２のレジスト７２を塗布してフォトリソ
グラフィ技術によりパターニングする工程と、第２のレ
ジスト７２を除去する工程とが必要である。また、同様
に、ｐ型ソース、ドレイン領域５０、５２を構成するｐ
+ 型不純物領域４４、４６を形成する際のｐ型不純物イ
オン注入工程の前後に、第４のレジスト８０を塗布して
フォトリソグラフィ技術によりパターニングする工程
と、第４のレジスト８０を除去する工程とが必要であ
る。
【００１５】このように、ＬＤＤ構造のｎ型ソース、ド
レイン領域３８、４０及びｐ型ソース、ドレイン領域５
０、５２を形成するためには、合計４回のｎ型不純物又
はｐ型不純物のイオン注入を行う必要があるが、そのた
び毎に、常にそのイオン注入工程の前後において、レジ
ストを塗布してパターニングする工程とレジストを除去
する工程とが必要である。しかも、このレジストを塗布
してパターニングする工程は、レジスト塗布前の洗浄、
レジストの塗布、プリベーク、露光、現像、ポストベー
ク等を含む比較的複雑な工程であり、そのためにコスト
も比較的高い工程である。従って、ＬＤＤ構造を有する
ＭＯＳ電界効果トランジスタの製造プロセスにおいて、
ＬＤＤ構造を形成するための工程の簡略化を図り、コス
トの低減を実現することが要請されていた。
レイン領域３８、４０及びｐ型ソース、ドレイン領域５
０、５２を形成するためには、合計４回のｎ型不純物又
はｐ型不純物のイオン注入を行う必要があるが、そのた
び毎に、常にそのイオン注入工程の前後において、レジ
ストを塗布してパターニングする工程とレジストを除去
する工程とが必要である。しかも、このレジストを塗布
してパターニングする工程は、レジスト塗布前の洗浄、
レジストの塗布、プリベーク、露光、現像、ポストベー
ク等を含む比較的複雑な工程であり、そのためにコスト
も比較的高い工程である。従って、ＬＤＤ構造を有する
ＭＯＳ電界効果トランジスタの製造プロセスにおいて、
ＬＤＤ構造を形成するための工程の簡略化を図り、コス
トの低減を実現することが要請されていた。
【００１６】そこで本発明は、上記要請を考慮してなさ
れたもので、ＬＤＤ構造を形成する際の工程の簡略化と
コストの低減を実現することができる絶縁ゲート型電界
効果トランジスタの製造方法を提供することを目的とす
る。
れたもので、ＬＤＤ構造を形成する際の工程の簡略化と
コストの低減を実現することができる絶縁ゲート型電界
効果トランジスタの製造方法を提供することを目的とす
る。
【００１７】
【課題を解決するための手段】上記課題は、以下の本発
明に係る半導体装置の製造方法により達成される。即
ち、請求項１に係る半導体装置の製造方法は、（ａ）半
導体基板のトランジスタ形成予定領域上に、ゲート絶縁
膜を介してゲート電極を形成する第１の工程と、（ｂ）
全面に絶縁膜を形成する第２の工程と、（ｂ）前記ゲー
ト電極の側面に、前記絶縁膜を介して、ポリシリコンか
らなるサイドウォールを形成する第３の工程と、（ｄ）
全面にレジストを塗布した後、フォトリソグラフィ技術
により、前記トランジスタ形成予定領域が露出するよう
に前記レジストをパターニングする第４の工程と、
（ｅ）前記レジスト並びに前記ゲート電極及び前記ゲー
ト電極側面の前記サイドウォールをマスクとして前記ト
ランジスタ形成予定領域表面に不純物を選択的に導入
し、高濃度不純物領域を形成する第５の工程と、（ｆ）
前記ゲート電極側面の前記サイドウォールを除去する第
６の工程と、（ｇ）前記レジスト及び前記ゲート電極を
マスクとして前記トランジスタ形成予定領域表面に不純
物を選択的に導入し、低濃度不純物領域を形成する第７
の工程と、（ｈ）前記レジストを除去する第８の工程
と、を有することを特徴とする。
明に係る半導体装置の製造方法により達成される。即
ち、請求項１に係る半導体装置の製造方法は、（ａ）半
導体基板のトランジスタ形成予定領域上に、ゲート絶縁
膜を介してゲート電極を形成する第１の工程と、（ｂ）
全面に絶縁膜を形成する第２の工程と、（ｂ）前記ゲー
ト電極の側面に、前記絶縁膜を介して、ポリシリコンか
らなるサイドウォールを形成する第３の工程と、（ｄ）
全面にレジストを塗布した後、フォトリソグラフィ技術
により、前記トランジスタ形成予定領域が露出するよう
に前記レジストをパターニングする第４の工程と、
（ｅ）前記レジスト並びに前記ゲート電極及び前記ゲー
ト電極側面の前記サイドウォールをマスクとして前記ト
ランジスタ形成予定領域表面に不純物を選択的に導入
し、高濃度不純物領域を形成する第５の工程と、（ｆ）
前記ゲート電極側面の前記サイドウォールを除去する第
６の工程と、（ｇ）前記レジスト及び前記ゲート電極を
マスクとして前記トランジスタ形成予定領域表面に不純
物を選択的に導入し、低濃度不純物領域を形成する第７
の工程と、（ｈ）前記レジストを除去する第８の工程
と、を有することを特徴とする。
【００１８】このように請求項１に係る半導体装置の製
造方法においては、ＬＤＤ構造を形成するために、ゲー
ト電極及びサイドウォールをマスクとする不純物の導入
により高濃度不純物領域を形成する第５の工程と、ゲー
ト電極をマスクとする不純物の導入により低濃度不純物
領域を形成する第７の工程とを組み合わせているが、サ
イドウォールの材質として従来のシリコン酸化膜の代わ
りにポリシリコンを用いている点に特徴がある。このた
め、このポリシリコンからなるサイドウォールを除去す
る第６の工程を間に挟んで、高濃度不純物領域を形成す
るために不純物の導入する第５の工程と低濃度不純物領
域を形成するために不純物を導入する第７の工程を行う
際に、第４の工程でトランジスタ形成予定領域が露出す
るようにパターニングしたレジストをこれら２回の不純
物導入工程における共通のマスクとして使用することが
可能となる。そしてこれら２回の不純物導入が終了した
後、第８の工程において共通のマスクとして使用したレ
ジストを除去すればよい。即ち、１回目の不純物導入工
程の前に、レジストを塗布してパターニングする工程を
設け、２回目の不純物導入工程の後に、そのレジストを
除去する工程を設ければよい。
造方法においては、ＬＤＤ構造を形成するために、ゲー
ト電極及びサイドウォールをマスクとする不純物の導入
により高濃度不純物領域を形成する第５の工程と、ゲー
ト電極をマスクとする不純物の導入により低濃度不純物
領域を形成する第７の工程とを組み合わせているが、サ
イドウォールの材質として従来のシリコン酸化膜の代わ
りにポリシリコンを用いている点に特徴がある。このた
め、このポリシリコンからなるサイドウォールを除去す
る第６の工程を間に挟んで、高濃度不純物領域を形成す
るために不純物の導入する第５の工程と低濃度不純物領
域を形成するために不純物を導入する第７の工程を行う
際に、第４の工程でトランジスタ形成予定領域が露出す
るようにパターニングしたレジストをこれら２回の不純
物導入工程における共通のマスクとして使用することが
可能となる。そしてこれら２回の不純物導入が終了した
後、第８の工程において共通のマスクとして使用したレ
ジストを除去すればよい。即ち、１回目の不純物導入工
程の前に、レジストを塗布してパターニングする工程を
設け、２回目の不純物導入工程の後に、そのレジストを
除去する工程を設ければよい。
【００１９】従って、ＬＤＤ構造を形成するために必要
な２回の不純物導入工程において、従来は、それぞれの
不純物導入工程の前後に、レジストを塗布してパターニ
ングする工程とそのレジストを除去する工程とを設け、
それを２回繰り返していたのに対し、２回の不純物導入
工程の前後において、レジストを塗布してパターニング
する工程とそのレジストを除去する工程をそれぞれ１回
行えばよいことになる。こうして、レジストを塗布して
パターニングする工程及びレジストを除去する工程がそ
れぞれ従来の２回から１回に減少するため、製造工程の
簡略化を図ることが可能となる。
な２回の不純物導入工程において、従来は、それぞれの
不純物導入工程の前後に、レジストを塗布してパターニ
ングする工程とそのレジストを除去する工程とを設け、
それを２回繰り返していたのに対し、２回の不純物導入
工程の前後において、レジストを塗布してパターニング
する工程とそのレジストを除去する工程をそれぞれ１回
行えばよいことになる。こうして、レジストを塗布して
パターニングする工程及びレジストを除去する工程がそ
れぞれ従来の２回から１回に減少するため、製造工程の
簡略化を図ることが可能となる。
【００２０】また、請求項２に係る半導体装置の製造方
法は、（ａ）半導体基板の第１及び第２のトランジスタ
形成予定領域上に、ゲート絶縁膜を介して第１及び第２
のゲート電極をそれぞれ形成する第１の工程と、（ｂ）
全面に絶縁膜を形成する第２の工程と、（ｃ）前記第１
及び第２のゲート電極の側面に、前記絶縁膜を介して、
ポリシリコンからなるサイドウォールを形成する第３の
工程と、（ｄ）全面に第１のレジストを塗布した後、フ
ォトリソグラフィ技術により、前記第１のトランジスタ
形成予定領域が露出するように前記第１のレジストをパ
ターニングする第４の工程と、（ｅ）前記第１のレジス
ト並びに前記第１のゲート電極及び前記第１のゲート電
極側面の前記サイドウォールをマスクとして、前記第１
のトランジスタ形成予定領域表面に第１導電型の不純物
を選択的に導入し、第１導電型の高濃度不純物領域を形
成する第５の工程と、（ｆ）前記第１のゲート電極側面
の前記サイドウォールを除去する第６の工程と、（ｇ）
前記第１のレジスト及び前記第１のゲート電極をマスク
として、前記第１のトランジスタ形成予定領域表面に第
１導電型の不純物を選択的に導入し、第１導電型の低濃
度不純物領域を形成する第７の工程と、（ｈ）前記第１
のレジストを除去する第８の工程と、（ｉ）全面に第２
のレジストを塗布した後、フォトリソグラフィ技術によ
り、前記第２のトランジスタ形成予定領域が露出するよ
うに前記第２のレジストをパターニングする第９の工程
と、（ｊ）前記第２のレジスト並びに前記第２のゲート
電極及び前記第２のゲート電極側面の前記サイドウォー
ルをマスクとして、前記第２のトランジスタ形成予定領
域表面に第２導電型の不純物を選択的に導入し、第２導
電型の高濃度不純物領域を形成する第１０の工程と、
（ｋ）前記第２のゲート電極側面の前記サイドウォール
を除去する第１１の工程と、（ｌ）前記第２のレジスト
及び前記第２のゲート電極をマスクとして、前記第２の
トランジスタ形成予定領域表面に第２導電型の不純物を
選択的に導入し、第２導電型の低濃度不純物領域を形成
する第１２の工程と、（ｍ）前記第２のレジストを除去
する第１３の工程と、を有することを特徴とする。
法は、（ａ）半導体基板の第１及び第２のトランジスタ
形成予定領域上に、ゲート絶縁膜を介して第１及び第２
のゲート電極をそれぞれ形成する第１の工程と、（ｂ）
全面に絶縁膜を形成する第２の工程と、（ｃ）前記第１
及び第２のゲート電極の側面に、前記絶縁膜を介して、
ポリシリコンからなるサイドウォールを形成する第３の
工程と、（ｄ）全面に第１のレジストを塗布した後、フ
ォトリソグラフィ技術により、前記第１のトランジスタ
形成予定領域が露出するように前記第１のレジストをパ
ターニングする第４の工程と、（ｅ）前記第１のレジス
ト並びに前記第１のゲート電極及び前記第１のゲート電
極側面の前記サイドウォールをマスクとして、前記第１
のトランジスタ形成予定領域表面に第１導電型の不純物
を選択的に導入し、第１導電型の高濃度不純物領域を形
成する第５の工程と、（ｆ）前記第１のゲート電極側面
の前記サイドウォールを除去する第６の工程と、（ｇ）
前記第１のレジスト及び前記第１のゲート電極をマスク
として、前記第１のトランジスタ形成予定領域表面に第
１導電型の不純物を選択的に導入し、第１導電型の低濃
度不純物領域を形成する第７の工程と、（ｈ）前記第１
のレジストを除去する第８の工程と、（ｉ）全面に第２
のレジストを塗布した後、フォトリソグラフィ技術によ
り、前記第２のトランジスタ形成予定領域が露出するよ
うに前記第２のレジストをパターニングする第９の工程
と、（ｊ）前記第２のレジスト並びに前記第２のゲート
電極及び前記第２のゲート電極側面の前記サイドウォー
ルをマスクとして、前記第２のトランジスタ形成予定領
域表面に第２導電型の不純物を選択的に導入し、第２導
電型の高濃度不純物領域を形成する第１０の工程と、
（ｋ）前記第２のゲート電極側面の前記サイドウォール
を除去する第１１の工程と、（ｌ）前記第２のレジスト
及び前記第２のゲート電極をマスクとして、前記第２の
トランジスタ形成予定領域表面に第２導電型の不純物を
選択的に導入し、第２導電型の低濃度不純物領域を形成
する第１２の工程と、（ｍ）前記第２のレジストを除去
する第１３の工程と、を有することを特徴とする。
【００２１】このように請求項２に係る半導体装置の製
造方法は、上記請求項１に係る半導体装置の製造方法
を、同一の半導体基板上にそれぞれＬＤＤ構造を有する
２種類のトランジスタを形成する場合に適用したもので
ある。
造方法は、上記請求項１に係る半導体装置の製造方法
を、同一の半導体基板上にそれぞれＬＤＤ構造を有する
２種類のトランジスタを形成する場合に適用したもので
ある。
【００２２】この場合、ＬＤＤ構造を形成するために
は、第１導電型の不純物を導入する工程が２回、第２導
電型の不純物を導入する工程が２回、合計４回の不純物
導入工程が必要であるが、第１のレジストを塗布してパ
ターニングする第４の工程の後、サイドウォールを除去
する第６の工程を挟んで２回の第１導電型の不純物を導
入する第７及び第９の工程を行い、その後に共通のマス
クとして使用した第１のレジストを除去する第１０の工
程を設ければよく、同様にして、第２のレジストを塗布
してパターニングする第９の工程の後、サイドウォール
を除去する第１１の工程を挟んで２回の第１導電型の不
純物を導入する第１０及び第１２の工程を行い、その後
に共通のマスクとして使用した第２のレジストを除去す
る第１３の工程とを設ければよい。こうして、レジスト
を塗布してパターニングする工程及びレジストを除去す
る工程がそれぞれ従来の４回から２回に減少するため、
製造工程の簡略化を図ることが可能となる。
は、第１導電型の不純物を導入する工程が２回、第２導
電型の不純物を導入する工程が２回、合計４回の不純物
導入工程が必要であるが、第１のレジストを塗布してパ
ターニングする第４の工程の後、サイドウォールを除去
する第６の工程を挟んで２回の第１導電型の不純物を導
入する第７及び第９の工程を行い、その後に共通のマス
クとして使用した第１のレジストを除去する第１０の工
程を設ければよく、同様にして、第２のレジストを塗布
してパターニングする第９の工程の後、サイドウォール
を除去する第１１の工程を挟んで２回の第１導電型の不
純物を導入する第１０及び第１２の工程を行い、その後
に共通のマスクとして使用した第２のレジストを除去す
る第１３の工程とを設ければよい。こうして、レジスト
を塗布してパターニングする工程及びレジストを除去す
る工程がそれぞれ従来の４回から２回に減少するため、
製造工程の簡略化を図ることが可能となる。
【００２３】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の実施の形態を説明する。図１乃至図７は、それぞ
れ本発明の一の実施の形態に係るＭＯＳ電界効果型トラ
ンジスタの製造方法を説明するための工程断面図であ
る。先ず、シリコン単結晶基板１０上に、ＬＯＣＯＳ
（Local Oxidation of Silicon）法を用いて、フィール
ド酸化膜１２を形成し、ｎチャネルＭＯＳトランジスタ
形成予定領域１４とｐチャネルＭＯＳトランジスタ形成
予定領域１６とを分離する。
発明の実施の形態を説明する。図１乃至図７は、それぞ
れ本発明の一の実施の形態に係るＭＯＳ電界効果型トラ
ンジスタの製造方法を説明するための工程断面図であ
る。先ず、シリコン単結晶基板１０上に、ＬＯＣＯＳ
（Local Oxidation of Silicon）法を用いて、フィール
ド酸化膜１２を形成し、ｎチャネルＭＯＳトランジスタ
形成予定領域１４とｐチャネルＭＯＳトランジスタ形成
予定領域１６とを分離する。
【００２４】続いて、熱酸化法を用いて、シリコン単結
晶基板１０上にゲート酸化膜１８を形成した後、ｎチャ
ネルＭＯＳトランジスタ形成予定領域１４のゲート酸化
膜１８上に、ポリシリコン層とＷＳｉ層が積層されたポ
リゲート構造の第１のゲート電極２０を形成すると共
に、ｐチャネルＭＯＳトランジスタ形成予定領域１６の
ゲート酸化膜１８上に、ポリシリコン層とＷＳｉ層が積
層されたポリゲート構造の第２のゲート電極２２を形成
する。なお、これら第１及び第２のゲート電極２０、２
２の形成は、ＣＶＤ（Chemical Vapor Deposition ）法
を用いて、全面にポリシリコン層及びＷＳｉ層を順に堆
積した後、フォトリソグラフィ技術及び異方性エッチン
グ法を用いて所定の形状にパターニングすることにより
行う（図１参照）。
晶基板１０上にゲート酸化膜１８を形成した後、ｎチャ
ネルＭＯＳトランジスタ形成予定領域１４のゲート酸化
膜１８上に、ポリシリコン層とＷＳｉ層が積層されたポ
リゲート構造の第１のゲート電極２０を形成すると共
に、ｐチャネルＭＯＳトランジスタ形成予定領域１６の
ゲート酸化膜１８上に、ポリシリコン層とＷＳｉ層が積
層されたポリゲート構造の第２のゲート電極２２を形成
する。なお、これら第１及び第２のゲート電極２０、２
２の形成は、ＣＶＤ（Chemical Vapor Deposition ）法
を用いて、全面にポリシリコン層及びＷＳｉ層を順に堆
積した後、フォトリソグラフィ技術及び異方性エッチン
グ法を用いて所定の形状にパターニングすることにより
行う（図１参照）。
【００２５】次いで、ＣＶＤ法を用いて、全面にシリコ
ン酸化膜２４を堆積し、このシリコン酸化膜２４によっ
て第１及び第２のゲート電極２０、２２の上面及び側面
を覆う。続いて、ＣＶＤ法を用いて、全面にポリシリコ
ン層を堆積した後、異方性エッチングを行うことによ
り、第１及び第２のゲート電極２０、２２側面のシリコ
ン酸化膜２４上にポリシリコン層を残存させる。こうし
て、第１及び第２のゲート電極２０、２２側面に、シリ
コン酸化膜２４を介してポリシリコンからなるサイドウ
ォール２６を形成する（図２参照）。
ン酸化膜２４を堆積し、このシリコン酸化膜２４によっ
て第１及び第２のゲート電極２０、２２の上面及び側面
を覆う。続いて、ＣＶＤ法を用いて、全面にポリシリコ
ン層を堆積した後、異方性エッチングを行うことによ
り、第１及び第２のゲート電極２０、２２側面のシリコ
ン酸化膜２４上にポリシリコン層を残存させる。こうし
て、第１及び第２のゲート電極２０、２２側面に、シリ
コン酸化膜２４を介してポリシリコンからなるサイドウ
ォール２６を形成する（図２参照）。
【００２６】次いで、全面に第１のレジスト２８を塗布
した後、フォトリソグラフィ技術を用いて所定の形状に
パターニングして、ｎチャネルＭＯＳトランジスタ形成
予定領域１４が露出するようにする。続いて、イオン注
入法を用いて、第１のレジスト２８並びに第１のゲート
電極２０及びこの第１のゲート電極２０側面のサイドウ
ォール２６をマスクとして例えばＡｓ+ イオン等のｎ型
不純物イオンを注入し、ｎチャネルＭＯＳトランジスタ
形成予定領域１４のシリコン単結晶基板１０表面に高濃
度のｎ+ 型不純物領域３０、３２を形成する（図３参
照）。
した後、フォトリソグラフィ技術を用いて所定の形状に
パターニングして、ｎチャネルＭＯＳトランジスタ形成
予定領域１４が露出するようにする。続いて、イオン注
入法を用いて、第１のレジスト２８並びに第１のゲート
電極２０及びこの第１のゲート電極２０側面のサイドウ
ォール２６をマスクとして例えばＡｓ+ イオン等のｎ型
不純物イオンを注入し、ｎチャネルＭＯＳトランジスタ
形成予定領域１４のシリコン単結晶基板１０表面に高濃
度のｎ+ 型不純物領域３０、３２を形成する（図３参
照）。
【００２７】次いで、第１のゲート電極２０側面のサイ
ドウォール２６をエッチング除去する。続いて、再びイ
オン注入法を用いて、第１のレジスト２８及び第１のゲ
ート電極２０をマスクとしてｎ型不純物イオンを注入
し、ｎチャネルＭＯＳトランジスタ形成予定領域１４の
シリコン単結晶基板１０表面に低濃度のｎ- 型不純物領
域３４、３６を形成する。こうして、ｎ+ 型不純物領域
３０及びｎ- 型不純物領域３４からなるｎ型ソース領域
３８とｎ+ 型不純物領域３２及びｎ- 型不純物領域３６
からなるｎ型ドレイン領域４０とがＬＤＤ構造をなして
形成される（図４参照）。
ドウォール２６をエッチング除去する。続いて、再びイ
オン注入法を用いて、第１のレジスト２８及び第１のゲ
ート電極２０をマスクとしてｎ型不純物イオンを注入
し、ｎチャネルＭＯＳトランジスタ形成予定領域１４の
シリコン単結晶基板１０表面に低濃度のｎ- 型不純物領
域３４、３６を形成する。こうして、ｎ+ 型不純物領域
３０及びｎ- 型不純物領域３４からなるｎ型ソース領域
３８とｎ+ 型不純物領域３２及びｎ- 型不純物領域３６
からなるｎ型ドレイン領域４０とがＬＤＤ構造をなして
形成される（図４参照）。
【００２８】次いで、アッシング法を用いて、第１のレ
ジスト２８を除去する。続いて、再び全面に第２のレジ
スト４２を塗布した後、フォトリソグラフィ技術を用い
て所定の形状にパターニングして、ｐチャネルＭＯＳト
ランジスタ形成予定領域１６が露出するようにする。続
いて、イオン注入法を用いて、第２のレジスト４２並び
に第２のゲート電極２２及びこの第２のゲート電極２２
側面のサイドウォール２６をマスクとして例えばＢ+ イ
オン等のｐ型不純物イオンを注入し、ｐチャネルＭＯＳ
トランジスタ形成予定領域１６のシリコン単結晶基板１
０表面に高濃度のｐ+ 型不純物領域４４、４６を形成す
る（図５参照）。
ジスト２８を除去する。続いて、再び全面に第２のレジ
スト４２を塗布した後、フォトリソグラフィ技術を用い
て所定の形状にパターニングして、ｐチャネルＭＯＳト
ランジスタ形成予定領域１６が露出するようにする。続
いて、イオン注入法を用いて、第２のレジスト４２並び
に第２のゲート電極２２及びこの第２のゲート電極２２
側面のサイドウォール２６をマスクとして例えばＢ+ イ
オン等のｐ型不純物イオンを注入し、ｐチャネルＭＯＳ
トランジスタ形成予定領域１６のシリコン単結晶基板１
０表面に高濃度のｐ+ 型不純物領域４４、４６を形成す
る（図５参照）。
【００２９】次いで、第２のゲート電極２２側面のサイ
ドウォール２６をエッチング除去する。続いて、再びイ
オン注入法を用いて、第２のレジスト４２及び第２のゲ
ート電極２２をマスクとしてｐ型不純物イオンを注入
し、ｐチャネルＭＯＳトランジスタ形成予定領域１６の
シリコン単結晶基板１０表面に低濃度のｐ- 型不純物領
域４８、５０を形成する。こうして、ｐ+ 型不純物領域
４４及びｐ- 型不純物領域４８からなるｐ型ソース領域
５２とｐ+ 型不純物領域４６及びｐ- 型不純物領域５０
からなるｐ型ドレイン領域５４とがＬＤＤ構造をなして
形成される（図６参照）。
ドウォール２６をエッチング除去する。続いて、再びイ
オン注入法を用いて、第２のレジスト４２及び第２のゲ
ート電極２２をマスクとしてｐ型不純物イオンを注入
し、ｐチャネルＭＯＳトランジスタ形成予定領域１６の
シリコン単結晶基板１０表面に低濃度のｐ- 型不純物領
域４８、５０を形成する。こうして、ｐ+ 型不純物領域
４４及びｐ- 型不純物領域４８からなるｐ型ソース領域
５２とｐ+ 型不純物領域４６及びｐ- 型不純物領域５０
からなるｐ型ドレイン領域５４とがＬＤＤ構造をなして
形成される（図６参照）。
【００３０】次いで、アッシング法を用いて、第２のレ
ジスト４２を除去する。続いて、通常の場合と同様の工
程により、全面にシリコン酸化膜５６を堆積した後、所
定の位置にコンタクトホールを開口する。そしてこれら
のコンタクトホールを介してｎ型ソース領域３８及びｎ
型ドレイン領域４０にそれぞれ接続するソース電極５８
及びドレイン電極６０を形成すると共に、ｐ型ソース領
域５２及びｐ型ドレイン領域５４にそれぞれ接続するソ
ース電極６２及びドレイン電極６４を形成する。こうし
て、シリコン単結晶基板１０上に、それぞれＬＤＤ構造
を有するｎチャネルＭＯＳトランジスタ６６とｐチャネ
ルＭＯＳトランジスタ６８を作製する（図７参照）。
ジスト４２を除去する。続いて、通常の場合と同様の工
程により、全面にシリコン酸化膜５６を堆積した後、所
定の位置にコンタクトホールを開口する。そしてこれら
のコンタクトホールを介してｎ型ソース領域３８及びｎ
型ドレイン領域４０にそれぞれ接続するソース電極５８
及びドレイン電極６０を形成すると共に、ｐ型ソース領
域５２及びｐ型ドレイン領域５４にそれぞれ接続するソ
ース電極６２及びドレイン電極６４を形成する。こうし
て、シリコン単結晶基板１０上に、それぞれＬＤＤ構造
を有するｎチャネルＭＯＳトランジスタ６６とｐチャネ
ルＭＯＳトランジスタ６８を作製する（図７参照）。
【００３１】このように本実施の形態に係るＭＯＳ電界
効果型トランジスタの製造方法においては、ｎチャネル
ＭＯＳトランジスタ６６及びｐチャネルＭＯＳトランジ
スタ６８のＬＤＤ構造を形成する際に、先ず、第１及び
第２のゲート電極２０、２２側面にシリコン酸化膜２４
を介してポリシリコンからなるサイドウォール２６を形
成する点に特徴がある。
効果型トランジスタの製造方法においては、ｎチャネル
ＭＯＳトランジスタ６６及びｐチャネルＭＯＳトランジ
スタ６８のＬＤＤ構造を形成する際に、先ず、第１及び
第２のゲート電極２０、２２側面にシリコン酸化膜２４
を介してポリシリコンからなるサイドウォール２６を形
成する点に特徴がある。
【００３２】そしてｎチャネルＭＯＳトランジスタ形成
予定領域１４が露出するようにパターニングした第１の
レジスト２８を形成し、この第１のレジスト２８並びに
第１のゲート電極２０及びサイドウォール２６をマスク
とするｎ型不純物イオンの注入によりｎ+ 型不純物領域
３０、３２を形成した後、第１のゲート電極２０側面の
サイドウォール２６を除去し、第１のレジスト２８及び
第１のゲート電極２０をマスクとするｎ型不純物イオン
の注入によりｎ- 型不純物領域３４、３６を形成する。
こうしてｎチャネルＭＯＳトランジスタ６６のＬＤＤ構
造を形成する。
予定領域１４が露出するようにパターニングした第１の
レジスト２８を形成し、この第１のレジスト２８並びに
第１のゲート電極２０及びサイドウォール２６をマスク
とするｎ型不純物イオンの注入によりｎ+ 型不純物領域
３０、３２を形成した後、第１のゲート電極２０側面の
サイドウォール２６を除去し、第１のレジスト２８及び
第１のゲート電極２０をマスクとするｎ型不純物イオン
の注入によりｎ- 型不純物領域３４、３６を形成する。
こうしてｎチャネルＭＯＳトランジスタ６６のＬＤＤ構
造を形成する。
【００３３】即ち、ｎ+ 型不純物領域３０、３２を形成
するための１回目のｎ型不純物イオン注入とｎ- 型不純
物領域３４、３６を形成するための２回目のｎ型不純物
イオン注入とは、ポリシリコンからなるサイドウォール
２６の有無が違うだけで、所定の形状にパターニングさ
れた第１のレジスト２８を共通のマスクとして使用して
いる。このため、１回目のｎ型不純物イオン注入の前
に、第１のレジスト２８を塗布してパターニングする工
程を設け、２回目のｎ型不純物イオン注入の後に、その
共通のマスクとして使用した第１のレジスト２８を除去
する工程を設ければよい。
するための１回目のｎ型不純物イオン注入とｎ- 型不純
物領域３４、３６を形成するための２回目のｎ型不純物
イオン注入とは、ポリシリコンからなるサイドウォール
２６の有無が違うだけで、所定の形状にパターニングさ
れた第１のレジスト２８を共通のマスクとして使用して
いる。このため、１回目のｎ型不純物イオン注入の前
に、第１のレジスト２８を塗布してパターニングする工
程を設け、２回目のｎ型不純物イオン注入の後に、その
共通のマスクとして使用した第１のレジスト２８を除去
する工程を設ければよい。
【００３４】同様のことが、ｐチャネルＭＯＳトランジ
スタ６８のＬＤＤ構造を形成する場合についてもいえ
る。即ち、ｐ+ 型不純物領域４４、４６を形成するため
の１回目のｐ型不純物イオン注入とｐ- 型不純物領域４
８、５０を形成するための２回目のｐ型不純物イオン注
入とは、ポリシリコンからなるサイドウォール２６の有
無が違うだけで、所定の形状にパターニングされた第２
のレジスト４２を共通のマスクとして使用しているた
め、１回目のｐ型不純物イオン注入の前に、第２のレジ
スト４２を塗布してパターニングする工程を設け、２回
目のｐ型不純物イオン注入の後に、その共通のマスクと
して使用した第２のレジスト４２を除去する工程を設け
ればよい。
スタ６８のＬＤＤ構造を形成する場合についてもいえ
る。即ち、ｐ+ 型不純物領域４４、４６を形成するため
の１回目のｐ型不純物イオン注入とｐ- 型不純物領域４
８、５０を形成するための２回目のｐ型不純物イオン注
入とは、ポリシリコンからなるサイドウォール２６の有
無が違うだけで、所定の形状にパターニングされた第２
のレジスト４２を共通のマスクとして使用しているた
め、１回目のｐ型不純物イオン注入の前に、第２のレジ
スト４２を塗布してパターニングする工程を設け、２回
目のｐ型不純物イオン注入の後に、その共通のマスクと
して使用した第２のレジスト４２を除去する工程を設け
ればよい。
【００３５】従って、本実施の形態に係るＭＯＳ電界効
果型トランジスタの製造方法によれば、同一のシリコン
単結晶基板１０上にそれぞれＬＤＤ構造を有するｎチャ
ネルＭＯＳトランジスタ６６とｐチャネルＭＯＳトラン
ジスタ６８を作製する場合、第１及び第２のゲート電極
２０、２２側面に形成するサイドウォール２６の材質と
してポリシリコンを用い、ＬＤＤ構造を構成するｎ+ 型
不純物領域３０、３２及びｎ- 型不純物領域３４、３６
を形成するための２回のｎ型不純物イオン注入の際に所
定の形状にパターニングされた第１のレジスト２８を共
通のマスクとして使用すると共に、ＬＤＤ構造を構成す
るｐ+ 型不純物領域４４、４６及びｐ-型不純物領域４
８、５０を形成するための２回のｐ型不純物イオン注入
の際に所定の形状にパターニングされた第２のレジスト
４２を共通のマスクとして使用することにより、第１の
レジスト２８を塗布してパターニングする工程及び第１
のレジスト２８を除去する工程をそれぞれ１回設ければ
よく、また第２のレジスト４２を塗布してパターニング
する工程及び第２のレジスト４２を除去する工程をそれ
ぞれ１回設ければよくなるため、レジストを塗布してパ
ターニングする工程及びそのレジストを除去する工程の
数を従来よりも半減することができる。即ち、ＬＤＤ構
造を形成する際の工程を簡略化し、コスト低減を実現す
ることが可能となる。
果型トランジスタの製造方法によれば、同一のシリコン
単結晶基板１０上にそれぞれＬＤＤ構造を有するｎチャ
ネルＭＯＳトランジスタ６６とｐチャネルＭＯＳトラン
ジスタ６８を作製する場合、第１及び第２のゲート電極
２０、２２側面に形成するサイドウォール２６の材質と
してポリシリコンを用い、ＬＤＤ構造を構成するｎ+ 型
不純物領域３０、３２及びｎ- 型不純物領域３４、３６
を形成するための２回のｎ型不純物イオン注入の際に所
定の形状にパターニングされた第１のレジスト２８を共
通のマスクとして使用すると共に、ＬＤＤ構造を構成す
るｐ+ 型不純物領域４４、４６及びｐ-型不純物領域４
８、５０を形成するための２回のｐ型不純物イオン注入
の際に所定の形状にパターニングされた第２のレジスト
４２を共通のマスクとして使用することにより、第１の
レジスト２８を塗布してパターニングする工程及び第１
のレジスト２８を除去する工程をそれぞれ１回設ければ
よく、また第２のレジスト４２を塗布してパターニング
する工程及び第２のレジスト４２を除去する工程をそれ
ぞれ１回設ければよくなるため、レジストを塗布してパ
ターニングする工程及びそのレジストを除去する工程の
数を従来よりも半減することができる。即ち、ＬＤＤ構
造を形成する際の工程を簡略化し、コスト低減を実現す
ることが可能となる。
【００３６】
【発明の効果】以上、詳細に説明した通り、請求項１に
係る半導体装置の製造方法によれば、半導体基板上のゲ
ート電極の側面に絶縁膜を介してポリシリコンからなる
サイドウォールを形成する工程と、全面にレジストを塗
布した後、トランジスタ形成予定領域が露出するように
パターニングする工程と、レジスト並びにゲート電極及
びサイドウォールをマスクとして、不純物を選択的に導
入し、高濃度不純物領域を形成する工程と、サイドウォ
ールを除去する工程と、レジスト及びゲート電極をマス
クとして、不純物を選択的に導入し、低濃度不純物領域
を形成する工程と、レジストを除去する工程とを有する
ことにより、高濃度不純物領域及び低濃度不純物領域を
形成するための２回の不純物導入を行う際に、所定の形
状にパターニングしたレジストを共通のマスクとして使
用するため、２回の不純物導入工程の前後において、レ
ジストを塗布してパターニングする工程とそのレジスト
を除去する工程をそれぞれ１回で済ますことができる。
こうして、従来の製造方法において必要とされていたＬ
ＤＤ構造を形成する際のレジストを塗布してパターニン
グする工程とそのレジストを除去する工程の数を半減し
て、工程の簡略化を図り、コストの低減を実現すること
ができる。
係る半導体装置の製造方法によれば、半導体基板上のゲ
ート電極の側面に絶縁膜を介してポリシリコンからなる
サイドウォールを形成する工程と、全面にレジストを塗
布した後、トランジスタ形成予定領域が露出するように
パターニングする工程と、レジスト並びにゲート電極及
びサイドウォールをマスクとして、不純物を選択的に導
入し、高濃度不純物領域を形成する工程と、サイドウォ
ールを除去する工程と、レジスト及びゲート電極をマス
クとして、不純物を選択的に導入し、低濃度不純物領域
を形成する工程と、レジストを除去する工程とを有する
ことにより、高濃度不純物領域及び低濃度不純物領域を
形成するための２回の不純物導入を行う際に、所定の形
状にパターニングしたレジストを共通のマスクとして使
用するため、２回の不純物導入工程の前後において、レ
ジストを塗布してパターニングする工程とそのレジスト
を除去する工程をそれぞれ１回で済ますことができる。
こうして、従来の製造方法において必要とされていたＬ
ＤＤ構造を形成する際のレジストを塗布してパターニン
グする工程とそのレジストを除去する工程の数を半減し
て、工程の簡略化を図り、コストの低減を実現すること
ができる。
【００３７】また、請求項２に係る半導体装置の製造方
法によれば、半導体基板の第１及び第２のトランジスタ
形成予定領域上の第１及び第２のゲート電極の側面に、
絶縁膜を介してポリシリコンからなるサイドウォールを
形成する工程と、全面に第１のレジストを塗布した後、
第１のトランジスタ形成予定領域が露出するようにパタ
ーニングする工程と、第１のレジスト並びに第１のゲー
ト電極及びサイドウォールをマスクとして、第１導電型
の不純物を選択的に導入し、第１導電型の高濃度不純物
領域を形成する工程と、第１のゲート電極側面のサイド
ウォールを除去する工程と、第１のレジスト及び第１の
ゲート電極をマスクとして、第１導電型の不純物を選択
的に導入し、第１導電型の低濃度不純物領域を形成する
工程と、第１のレジストを除去する工程と、全面に第２
のレジストを塗布した後、第２のトランジスタ形成予定
領域が露出するようにパターニングする工程と、第２の
レジスト並びに第２のゲート電極及びサイドウォールを
マスクとして、第２導電型の不純物を選択的に導入し、
第２導電型の高濃度不純物領域を形成する工程と、第２
のゲート電極側面のサイドウォールを除去する工程と、
第２のレジスト及び第２のゲート電極をマスクとして、
第２導電型の不純物を選択的に導入し、第２導電型の低
濃度不純物領域を形成する工程と、第２のレジストを除
去する第１３の工程とを有することにより、第１導電型
の高濃度不純物領域及び低濃度不純物領域を形成するた
めの２回の第１導電型の不純物導入を行う際に、所定の
形状にパターニングした第１のレジストを共通のマスク
として使用すると共に、第２導電型の高濃度不純物領域
及び低濃度不純物領域を形成するための２回の第２導電
型の不純物導入を行う際に、所定の形状にパターニング
した第２のレジストを共通のマスクとして使用するた
め、２回の第１導電型不純物導入工程の前後において、
第１のレジストを塗布してパターニングする工程とその
第１のレジストを除去する工程をそれぞれ１回で済ます
ことができると共に、２回の第２導電型不純物導入工程
の前後において、第２のレジストを塗布してパターニン
グする工程とその第２のレジストを除去する工程をそれ
ぞれ１回で済ますことができる。こうして、従来の製造
方法において必要とされていたＬＤＤ構造を形成する際
のレジストを塗布してパターニングする工程とそのレジ
ストを除去する工程の数を半減して、工程の簡略化を図
り、コストの低減を実現することができる。
法によれば、半導体基板の第１及び第２のトランジスタ
形成予定領域上の第１及び第２のゲート電極の側面に、
絶縁膜を介してポリシリコンからなるサイドウォールを
形成する工程と、全面に第１のレジストを塗布した後、
第１のトランジスタ形成予定領域が露出するようにパタ
ーニングする工程と、第１のレジスト並びに第１のゲー
ト電極及びサイドウォールをマスクとして、第１導電型
の不純物を選択的に導入し、第１導電型の高濃度不純物
領域を形成する工程と、第１のゲート電極側面のサイド
ウォールを除去する工程と、第１のレジスト及び第１の
ゲート電極をマスクとして、第１導電型の不純物を選択
的に導入し、第１導電型の低濃度不純物領域を形成する
工程と、第１のレジストを除去する工程と、全面に第２
のレジストを塗布した後、第２のトランジスタ形成予定
領域が露出するようにパターニングする工程と、第２の
レジスト並びに第２のゲート電極及びサイドウォールを
マスクとして、第２導電型の不純物を選択的に導入し、
第２導電型の高濃度不純物領域を形成する工程と、第２
のゲート電極側面のサイドウォールを除去する工程と、
第２のレジスト及び第２のゲート電極をマスクとして、
第２導電型の不純物を選択的に導入し、第２導電型の低
濃度不純物領域を形成する工程と、第２のレジストを除
去する第１３の工程とを有することにより、第１導電型
の高濃度不純物領域及び低濃度不純物領域を形成するた
めの２回の第１導電型の不純物導入を行う際に、所定の
形状にパターニングした第１のレジストを共通のマスク
として使用すると共に、第２導電型の高濃度不純物領域
及び低濃度不純物領域を形成するための２回の第２導電
型の不純物導入を行う際に、所定の形状にパターニング
した第２のレジストを共通のマスクとして使用するた
め、２回の第１導電型不純物導入工程の前後において、
第１のレジストを塗布してパターニングする工程とその
第１のレジストを除去する工程をそれぞれ１回で済ます
ことができると共に、２回の第２導電型不純物導入工程
の前後において、第２のレジストを塗布してパターニン
グする工程とその第２のレジストを除去する工程をそれ
ぞれ１回で済ますことができる。こうして、従来の製造
方法において必要とされていたＬＤＤ構造を形成する際
のレジストを塗布してパターニングする工程とそのレジ
ストを除去する工程の数を半減して、工程の簡略化を図
り、コストの低減を実現することができる。
【図１】本発明の一の実施の形態に係るＭＯＳ電界効果
型トランジスタの製造方法を説明するための工程断面図
（その１）である。
型トランジスタの製造方法を説明するための工程断面図
（その１）である。
【図２】本発明の一の実施の形態に係るＭＯＳ電界効果
型トランジスタの製造方法を説明するための工程断面図
（その２）である。
型トランジスタの製造方法を説明するための工程断面図
（その２）である。
【図３】本発明の一の実施の形態に係るＭＯＳ電界効果
型トランジスタの製造方法を説明するための工程断面図
（その３）である。
型トランジスタの製造方法を説明するための工程断面図
（その３）である。
【図４】本発明の一の実施の形態に係るＭＯＳ電界効果
型トランジスタの製造方法を説明するための工程断面図
（その４）である。
型トランジスタの製造方法を説明するための工程断面図
（その４）である。
【図５】本発明の一の実施の形態に係るＭＯＳ電界効果
型トランジスタの製造方法を説明するための工程断面図
（その５）である。
型トランジスタの製造方法を説明するための工程断面図
（その５）である。
【図６】本発明の一の実施の形態に係るＭＯＳ電界効果
型トランジスタの製造方法を説明するための工程断面図
（その６）である。
型トランジスタの製造方法を説明するための工程断面図
（その６）である。
【図７】本発明の一の実施の形態に係るＭＯＳ電界効果
型トランジスタの製造方法を説明するための工程断面図
（その７）である。
型トランジスタの製造方法を説明するための工程断面図
（その７）である。
【図８】従来のＭＯＳ電界効果型トランジスタの製造方
法を説明するための工程断面図（その１）である。
法を説明するための工程断面図（その１）である。
【図９】従来のＭＯＳ電界効果型トランジスタの製造方
法を説明するための工程断面図（その２）である。
法を説明するための工程断面図（その２）である。
【図１０】従来のＭＯＳ電界効果型トランジスタの製造
方法を説明するための工程断面図（その３）である。
方法を説明するための工程断面図（その３）である。
【図１１】従来のＭＯＳ電界効果型トランジスタの製造
方法を説明するための工程断面図（その４）である。
方法を説明するための工程断面図（その４）である。
【図１２】従来のＭＯＳ電界効果型トランジスタの製造
方法を説明するための工程断面図（その５）である。
方法を説明するための工程断面図（その５）である。
【図１３】従来のＭＯＳ電界効果型トランジスタの製造
方法を説明するための工程断面図（その６）である。
方法を説明するための工程断面図（その６）である。
【図１４】従来のＭＯＳ電界効果型トランジスタの製造
方法を説明するための工程断面図（その７）である。
方法を説明するための工程断面図（その７）である。
１０……シリコン単結晶基板、１２……フィールド酸化
膜、１４……ｎチャネルＭＯＳトランジスタ形成予定領
域、１６……ｐチャネルＭＯＳトランジスタ形成予定領
域、１８……ゲート酸化膜、２０……第１のゲート電
極、２２……第２のゲート電極、２４……シリコン酸化
膜、２６……サイドウォール、２８……第１のレジス
ト、３０、３２……ｎ+ 型不純物領域、３４、３６……
ｎ- 型不純物領域、３８……ｎ型ソース領域、４０……
ｎ型ドレイン領域、４２……第２のレジスト、４４、４
６……ｐ+ 型不純物領域、４８、５０……ｐ- 型不純物
領域、５２……ｐ型ソース領域、５４……ｐ型ドレイン
領域、５６……シリコン酸化膜、５８……ソース電極、
６０……ドレイン電極、６２……ソース電極、６４……
ドレイン電極、６６……ｎチャネルＭＯＳトランジス
タ、６８……ｐチャネルＭＯＳトランジスタ、７０……
第１のレジスト、７２……第２のレジスト、７４……サ
イドウォール、７６……シリコン酸化膜、７８……第３
のレジスト、８０……第４のレジスト。
膜、１４……ｎチャネルＭＯＳトランジスタ形成予定領
域、１６……ｐチャネルＭＯＳトランジスタ形成予定領
域、１８……ゲート酸化膜、２０……第１のゲート電
極、２２……第２のゲート電極、２４……シリコン酸化
膜、２６……サイドウォール、２８……第１のレジス
ト、３０、３２……ｎ+ 型不純物領域、３４、３６……
ｎ- 型不純物領域、３８……ｎ型ソース領域、４０……
ｎ型ドレイン領域、４２……第２のレジスト、４４、４
６……ｐ+ 型不純物領域、４８、５０……ｐ- 型不純物
領域、５２……ｐ型ソース領域、５４……ｐ型ドレイン
領域、５６……シリコン酸化膜、５８……ソース電極、
６０……ドレイン電極、６２……ソース電極、６４……
ドレイン電極、６６……ｎチャネルＭＯＳトランジス
タ、６８……ｐチャネルＭＯＳトランジスタ、７０……
第１のレジスト、７２……第２のレジスト、７４……サ
イドウォール、７６……シリコン酸化膜、７８……第３
のレジスト、８０……第４のレジスト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (2)
- 【請求項１】 半導体基板のトランジスタ形成予定領域
上に、ゲート絶縁膜を介してゲート電極を形成する第１
の工程と、 全面に絶縁膜を形成する第２の工程と、 前記ゲート電極の側面に、前記絶縁膜を介して、ポリシ
リコンからなるサイドウォールを形成する第３の工程
と、 全面にレジストを塗布した後、フォトリソグラフィ技術
により、前記トランジスタ形成予定領域が露出するよう
に前記レジストをパターニングする第４の工程と、 前記レジスト並びに前記ゲート電極及び前記ゲート電極
側面の前記サイドウォールをマスクとして前記トランジ
スタ形成予定領域表面に不純物を選択的に導入し、高濃
度不純物領域を形成する第５の工程と、 前記ゲート電極側面の前記サイドウォールを除去する第
６の工程と、 前記レジスト及び前記ゲート電極をマスクとして前記ト
ランジスタ形成予定領域表面に不純物を選択的に導入
し、低濃度不純物領域を形成する第７の工程と、 前記レジストを除去する第８の工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板の第１及び第２のトランジス
タ形成予定領域上に、ゲート絶縁膜を介して第１及び第
２のゲート電極をそれぞれ形成する第１の工程と、 全面に絶縁膜を形成する第２の工程と、 前記第１及び第２のゲート電極の側面に、前記絶縁膜を
介して、ポリシリコンからなるサイドウォールを形成す
る第３の工程と、 全面に第１のレジストを塗布した後、フォトリソグラフ
ィ技術により、前記第１のトランジスタ形成予定領域が
露出するように前記第１のレジストをパターニングする
第４の工程と、 前記第１のレジスト並びに前記第１のゲート電極及び前
記第１のゲート電極側面の前記サイドウォールをマスク
として、前記第１のトランジスタ形成予定領域表面に第
１導電型の不純物を選択的に導入し、第１導電型の高濃
度不純物領域を形成する第５の工程と、 前記第１のゲート電極側面の前記サイドウォールを除去
する第６の工程と、 前記第１のレジスト及び前記第１のゲート電極をマスク
として、前記第１のトランジスタ形成予定領域表面に第
１導電型の不純物を選択的に導入し、第１導電型の低濃
度不純物領域を形成する第７の工程と、 前記第１のレジストを除去する第８の工程と、 全面に第２のレジストを塗布した後、フォトリソグラフ
ィ技術により、前記第２のトランジスタ形成予定領域が
露出するように前記第２のレジストをパターニングする
第９の工程と、 前記第２のレジスト並びに前記第２のゲート電極及び前
記第２のゲート電極側面の前記サイドウォールをマスク
として、前記第２のトランジスタ形成予定領域表面に第
２導電型の不純物を選択的に導入し、第２導電型の高濃
度不純物領域を形成する第１０の工程と、 前記第２のゲート電極側面の前記サイドウォールを除去
する第１１の工程と、 前記第２のレジスト及び前記第２のゲート電極をマスク
として、前記第２のトランジスタ形成予定領域表面に第
２導電型の不純物を選択的に導入し、第２導電型の低濃
度不純物領域を形成する第１２の工程と、 前記第２のレジストを除去する第１３の工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8082901A JPH09275148A (ja) | 1996-04-04 | 1996-04-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8082901A JPH09275148A (ja) | 1996-04-04 | 1996-04-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09275148A true JPH09275148A (ja) | 1997-10-21 |
Family
ID=13787167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8082901A Pending JPH09275148A (ja) | 1996-04-04 | 1996-04-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09275148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6664196B1 (en) | 1999-03-15 | 2003-12-16 | Matsushita Electric Industrial Co., Ltd. | Method of cleaning electronic device and method of fabricating the same |
-
1996
- 1996-04-04 JP JP8082901A patent/JPH09275148A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6664196B1 (en) | 1999-03-15 | 2003-12-16 | Matsushita Electric Industrial Co., Ltd. | Method of cleaning electronic device and method of fabricating the same |
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