JPH09258695A

JPH09258695A - 表示装置の駆動回路

Info

Publication number: JPH09258695A
Application number: JP8065032A
Authority: JP
Inventors: Hisao Okada; 久夫岡田; Sunao Eto; 直江藤; Mikio Hashimoto; 幹雄橋本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-03-21
Filing date: 1996-03-21
Publication date: 1997-10-03
Anticipated expiration: 2016-03-21
Also published as: JP3302254B2; US5784041A

Abstract

(57)【要約】【課題】８ビットデジタル駆動器を実現すること。【解決手段】表示装置の駆動回路は、外部から与えら
れる複数の階調電圧を分圧することにより、その複数の
階調電圧の間に複数の第１補間電圧を生成する分圧回路
１０と、デジタルデータの第１ビット部分に応じて、そ
の複数の階調電圧とその複数の第１補間電圧とのうち第
１電圧と該第１電圧とは異なる第２電圧とを選択する論
理回路４２と、その第１電圧とその第２電圧とを分圧す
ることにより、その第１電圧とその第２電圧との間に複
数の第２補間電圧を生成する分圧回路４２と、そのデジ
タルデータの第２ビット部分に応じて、その第１電圧と
その第２電圧の少なくとも一方とその複数の第２補間電
圧とのうち１つを選択する論理回路４３とを備えてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、能動行列型の平面
型表示装置のための駆動回路に関し、特に、２５６階調
以上の階調表示を実現する液晶表示装置のための駆動回
路に関する。

【０００２】

【従来の技術】図１５は、従来の駆動回路の構成を示
す。この駆動回路は、３ビットデジタル駆動器における
１出力に対応する回路である。

【０００３】図１５に示される駆動回路は、標本化記憶
部１３１と、保持記憶部１３２と、出力回路１３３とを
含む。標本化パルスＴ_smpの立ち上がりエッジに応答し
て、３ビットデジタルデータＤ₀〜Ｄ₂が標本化記憶部１
３１に格納される。標本化記憶部１３１に格納されたデ
ジタルデータは、出力パルスＯＰの立ち上がりエッジに
応答して、保持記憶部１３２に移され、そこで保持され
る。出力回路１３３は、保持記憶部１３２に保持された
デジタルデータの値に応じて、外部から供給される階調
電圧Ｖ₀〜Ｖ₇にのうちの１つを出力電圧Ｏｕｔとして出
力する。

【０００４】図１６は、出力回路１３３の構成を示す。
出力回路１３３は、３対８デコーダ１４１と８つのアナ
ログスイッチＡＳＷ₀〜ＡＳＷ₇とを含んでいる。デコー
ダ１４１は、デジタルデータの値に応じてアナログスイ
ッチＡＳＷ₀〜ＡＳＷ₇のいずれか１つをオン状態とす
る。その結果、オン状態となったアナログスイッチに供
給される階調電圧が出力電圧Ｏｕｔとして出力される。

【０００５】図１５および図１６に示される構成を有す
るデジタル駆動器は、構造が簡単なことに加えて、回路
自体の電力消費もわずかであるという長所があり、従来
より広く使用されてきた。このような構成を有するデジ
タル駆動器は、例えば、下記の文献に記載されている。

【０００６】ＤｅｖｅｌｏｐｍｅｎｔｏｆａＬｏ
ｗＶｏｌｔａｇｅＳｏｕｒｃｅＤｒｉｖｅｒｆｏ
ｒＬａｒｇｅＴＦＴ−ＬＣＤＳｙｓｔｅｍｆｏ
ｒＣｏｍｐｕｔｅｒＡｐｌｉｃａｔｉｏｎｓＨ．Ｏｋａｄａｅｔａｌ.１９９１Ｉｎｔｅｒｎ
ａｔｉｏｎａｌＤｉｓｐｌａｙＲｅｓｅａｒｃｈＣ
ｏｎｆｅｒｅｎｃｅｐ．１１１−ｐ．１１４上述した構成を有するデジタル駆動器は、表示すべき階
調の数と同じ数の階調電源を必要とする。このことは、
３ビットデジタル駆動器においては問題とならないが、
それ以上のビット数のデジタル駆動器においては問題と
なり得る。階調電源の数が多くなりすぎるからである。
特に、上述した構成を有するデジタル駆動器を用いて６
ビット以上の高多階調を実現することは、実質的に不可
能であると言ってよい。

【０００７】このような問題点を解決するために、外部
から与えられる階調電圧の間に補間電圧を生成すること
により、多階調を実現する種々の手法が提案されてい
る。

【０００８】例えば、特開平５−２７３５２０号公報
は、そのような手法の１つを示している。特開平５−２
７３５２０号公報は、駆動器内部の抵抗を利用して階調
電圧の間に補間電圧を生成する回路を示している。この
回路は、階調電圧と補間電圧のうちのいずれか１つを選
択し、選択された電圧を緩衝増幅器を介して表示体のデ
ータ線に出力する。

【０００９】図１７は、特開平５−２７３５２０号公報
に示される駆動回路１５１と分圧回路１５２の構成を示
す。駆動回路１５１は、４ビットデジタル駆動器におけ
る１出力に対応する回路である。

【００１０】分圧回路１５２は、外部から与えられる５
個の階調電圧Ｖ₀、Ｖ₄、Ｖ₈、Ｖ₁₂、Ｖ₁₅を抵抗を用い
て分圧することにより、隣接する階調電圧間にそれぞれ
１以上の補間電圧を生成する。その結果、５個の階調電
圧と１１個の補間電圧の合計１６個の電圧Ｖ₀〜Ｖ₁₅が
駆動回路１５１に供給される。

【００１１】駆動回路１５１は、デジタルデータの値に
応じて、分圧回路１５２から供給される１６個の電圧Ｖ
₀〜Ｖ₁₅のうちのいずれか１つを選択し、選択された電
圧を緩衝増幅器１５７を介して出力する。

【００１２】以下、図１８〜図２０を参照して、特開平
５−２７３５２０号公報に示される手法を６ビットデジ
タル駆動器に適用した場合における、駆動回路１６１と
分圧回路１６２の構成を説明する。

【００１３】図１８（ａ）は、分圧回路１６２の構成を
示す。分圧回路１６２は、外部から与えられる９個の階
調電圧Ｖ₀、Ｖ₈、Ｖ₁₆、Ｖ₂₄、Ｖ₃₂、Ｖ₄₀、Ｖ₄₈、
Ｖ₅₆、Ｖ₆₄を抵抗を用いて分圧することにより、隣接す
る階調電圧間にそれぞれ７個の補間電圧を生成する。そ
の結果、８個の階調電圧と５６個の補間電圧の合計６４
個の電圧Ｖ₀〜Ｖ₆₃が駆動回路１６１に供給される。

【００１４】図１８（ｂ）は、図１８（ａ）に示される
階調電圧Ｖ₀と階調電圧Ｖ₈との間の抵抗配列を示す。階
調電圧Ｖ₀と階調電圧Ｖ₈との間に直列に接続された８個
の抵抗Ｒが設けられる。他の階調電圧間の抵抗配列も同
様である。

【００１５】図１９は、駆動回路１６１の構成を示す。
駆動回路１６１は、６ビットデジタル駆動器における１
出力に対応する回路である。

【００１６】図２０は、出力回路１７３（図１９）の構
成を示す。出力回路１７３は、６対６４デコーダ１８１
と６４個のアナログスイッチＡＳＷ₀〜ＡＳＷ₆₃とを含
んでいる。アナログスイッチＡＳＷ₀〜ＡＳＷ₆₃には、
分圧回路１６２から供給される６４個の電圧電圧Ｖ₀〜
Ｖ₆₃がそれぞれ入力されている。デコーダ１８１は、デ
ジタルデータの値に応じてアナログスイッチＡＳＷ₀〜
ＡＳＷ₆₃のいずれか１つをオン状態とする。その結果、
オン状態となったアナログスイッチに供給される電圧が
緩衝増幅器１８３を介して出力電圧Ｏｕｔとして出力さ
れる。

【００１７】以下、図２１〜図２３を参照して、特開平
５−２７３５２０号公報に示される手法を８ビットデジ
タル駆動器に適用した場合における、駆動回路１９１と
分圧回路１９２の構成を説明する。

【００１８】図２１（ａ）は、分圧回路１９２の構成を
示す。分圧回路１９２は、外部から与えられる９個の階
調電圧Ｖ₀、Ｖ₃₂、Ｖ₆₄、Ｖ₉₆、Ｖ₁₂₈、Ｖ₁₆₀、Ｖ₁₉₂、
Ｖ₂₂₄、Ｖ₂₅₆を抵抗を用いて分圧することにより、隣接
する階調電圧間にそれぞれ３１個の補間電圧を生成す
る。その結果、８個の階調電圧と２４８個の補間電圧の
合計２５６個の電圧Ｖ₀〜Ｖ₂₅₅が駆動回路１９１に供給
される。

【００１９】図２１（ｂ）は、図２１（ａ）に示される
階調電圧Ｖ₀と階調電圧Ｖ₃₂との間の抵抗配列を示す。
階調電圧Ｖ₀と階調電圧Ｖ₃₂との間に直列に接続された
３２個の抵抗Ｒが設けられる。他の階調電圧間の抵抗配
列も同様である。

【００２０】図２２は、駆動回路１９１の構成を示す。
駆動回路１９１は、８ビットデジタル駆動器における１
出力に対応する回路である。

【００２１】図２３は、出力回路２０３（図２２）の構
成を示す。出力回路２０３は、８対２５６デコーダ２１
１と２５６個のアナログスイッチＡＳＷ₀〜ＡＳＷ₂₅₆と
を含んでいる。アナログスイッチＡＳＷ₀〜ＡＳＷ₂₅₆に
は、分圧回路１９２から供給される２５６個の電圧Ｖ₀
〜Ｖ₂₅₅がそれぞれ入力されている。デコーダ２１１
は、デジタルデータの値に応じてアナログスイッチＡＳ
Ｗ₀〜ＡＳＷ₂₅₅のいずれか１つをオン状態とする。その
結果、オン状態となったアナログスイッチに供給される
電圧が緩衝増幅器２１３を介して出力電圧Ｏｕｔとして
出力される。

【００２２】

【発明が解決しようとする課題】従来の手法によれば、
６ビットデジタル駆動器は、分圧回路１６２のために６
４個の抵抗を必要とする。隣接する階調電圧間に８個の
抵抗を必要とするからである。これに対し、８ビットデ
ジタル駆動器は、分圧回路１９２のために２５６個の抵
抗を必要とする。隣接する階調電圧間に３２個の抵抗を
必要とするからである。

【００２３】このように、８ビットデジタル駆動器は、
６ビットデジタル駆動器に比較して、４倍の数の抵抗を
必要とする。このことは、分圧回路に必要とされる面積
を増大させる。

【００２４】また、６ビットデジタル駆動器では分圧回
路１６２から６４個の電圧Ｖ₀〜Ｖ₆₃が駆動回路１６１
に供給されるの対し、８ビットデジタル駆動器では分圧
回路１９２から２５６個の電圧Ｖ₀〜Ｖ₂₅₅が駆動回路１
９１に供給される。

【００２５】分圧回路から出力される電圧は、電圧供給
線路を介して駆動回路に供給される。従って、８ビット
デジタル駆動器は、６ビットデジタル駆動器に比較し
て、４倍の数の電圧供給線路を必要とすることになる。
このことは、電圧供給線路の占める面積を４倍にし、結
果としてチップ面積の増大を招く。

【００２６】さらに、８ビットデジタル駆動器の出力回
路２０３は、６ビットデジタル駆動器の出力回路１７３
に比較して、何倍もの大きさになってしまう。８ビット
デジタル駆動器の出力回路２０３に含まれる８対２５６
デコーダ２１１は、６ビットデジタル駆動器の出力回路
１７３に含まれる６対６４デコーダ１８１に比較して、
はるかに多数の論理ゲート数を必要とするからである。
また、８ビットデジタル駆動器の出力回路２０３は、６
ビットデジタル駆動器の出力回路１７３に比較して、４
倍の数のアナログスイッチを必要とするからである。

【００２７】なお、デコーダは論理ゲートの組み合わせ
によって実現される必要は必ずしもない。例えば、デコ
ーダは、リードオンリーメモリ（ＲＯＭ）によって実現
され得る。この場合にも、８対２５６デコーダ２１１が
６対６４デコーダ１８１に比較して大幅に大きくなって
しまうことに変わりはない。

【００２８】１つの駆動器は、駆動端子と同数の出力回
路を有する。従って、出力回路の大きさが増大すること
は、駆動器を構成するＬＳＩの大きさを大幅に増大させ
る原因となる。

【００２９】例えば、駆動器は、２４０個の駆動端子を
有すると仮定する。この場合において、１つの出力回路
の大きさが５０ゲートに相当する場合には、駆動器全体
の大きさは１２０００（＝５０×２４０）ゲートに相当
する。これに対し、１つの出力回路の大きさが１００ゲ
ートに相当する場合には、駆動器全体の大きさは２４０
００（＝１００×２４０）ゲートに相当する。

【００３０】このように、１つの駆動回路では１００ゲ
ートの増加にすぎなくても、駆動器全体では１２０００
ゲートも増加してしまうのである。

【００３１】以上に述べた理由により、従来の手法によ
れば、８ビットデジタル駆動器は、６ビットデジタル駆
動器に比較して大幅に大きくなってしまう。このこと
は、８ビットデジタル駆動器の実現を実質的に不可能に
する。

【００３２】本発明は、かかる問題点に鑑みてなされた
ものであり、回路規模の増大を伴うことなしに実用的な
８ビットデジタル駆動器を実現する駆動回路を提供する
ことを目的とする。

【００３３】

【課題を解決するための手段】本発明の駆動回路は、第
１ビット部分と第２ビット部分とを含むデジタルデータ
に応じて複数の階調を表示する表示装置の駆動回路であ
って、外部から与えられる複数の階調電圧を分圧するこ
とにより、該複数の階調電圧の間に複数の第１補間電圧
を生成する第１分圧回路と、該デジタルデータの該第１
ビット部分に応じて、該複数の階調電圧と該複数の第１
補間電圧とのうち第１電圧と該第１電圧とは異なる第２
電圧とを選択する第１選択回路と、該第１電圧と該第２
電圧とを分圧することにより、該第１電圧と該第２電圧
との間に複数の第２補間電圧を生成する第２分圧回路
と、該デジタルデータの該第２ビット部分に応じて、該
第１電圧と該第２電圧の少なくとも一方と該複数の第２
補間電圧とのうち１つを選択する第２選択回路とを備え
ており、これにより上記目的が達成される。

【００３４】前記駆動回路は、前記第２選択回路の出力
に接続されるインピーダンス変換器をさらに備えていて
もよい。

【００３５】前記第２分圧回路は、直列に接続された複
数の抵抗を含んでいてもよい。

【００３６】前記第２分圧回路は、直列に接続された複
数の容量を含んでいてもよい。

【００３７】前記第１選択回路は、前記デジタルデータ
の前記第２ビット部分に応じて、前記第１選択回路から
前記第２分圧回路を経て前記第１選択回路に至る電流ル
ープを遮断するか否かを決定してもよい。

【００３８】前記駆動回路は、前記第１電圧を受け取る
第１インピーダンス変換器と、前記第２電圧を受け取る
第２インピーダンス変換器とをさらに備えており、前記
第２分圧回路は、該第１インピーダンス変換器の出力と
該第２インピーダンス変換器の出力とを分圧することに
より、該第１インピーダンス変換器の出力と該第２イン
ピーダンス変換器の出力との間に前記複数の第２補間電
圧を生成してもよい。

【００３９】前記駆動回路は、前記第２選択回路の出力
に接続される第３インピーダンス変換器をさらに備えて
いてもよい。

【００４０】以下、作用について説明する。

【００４１】第１ビット部分と第２ビット部分とを含む
デジタルデータが駆動回路に供給される。第１分圧回路
は、外部から与えられる複数の階調電圧を分圧すること
により、その複数の階調電圧の間に複数の第１補間電圧
を生成する。外部から与えられる複数の階調電圧と第１
分圧回路によって生成された複数の第１補間電圧とは第
１選択回路に供給される。第１選択回路は、デジタルデ
ータの第１ビット部分に応じて、複数の階調電圧と複数
の第１補間電圧とのうち第１電圧と第２電圧とを選択す
る。ここで、第１電圧と第２電圧とは互いに異なる電圧
である。第１電圧と第２電圧とは第２分圧回路に供給さ
れる。第２分圧回路は、第１電圧と第２電圧とを分圧す
ることにより、第１電圧と第２電圧との間に複数の第２
補間電圧を生成する。第１電圧と第２電圧と第２分圧回
路によって生成された複数の第２補間電圧とは第２選択
回路に供給される。第２選択回路は、デジタルデータの
第２ビット部分に応じて、第１電圧と第２電圧の少なく
とも一方と複数の第２補間電圧とのうち１つを選択す
る。第２選択回路によって選択された電圧は、表示装置
に表示される複数の階調のうちの１つに対応しており、
表示装置のデータラインに出力される。このようにし
て、デジタルデータの値に対応する階調が表示装置に表
示される。

【００４２】第２選択回路の出力に接続されるインピー
ダンス変換器を駆動回路がさらに備えている場合には、
第２分圧回路からインピーダンス変換器に分岐する電流
の大きさは、第２分圧回路における抵抗を流れる電流に
比べて無視できるほど小さい。これにより、第２分圧回
路による正確な分圧が実現される。

【００４３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００４４】（実施の形態１）図１は、本発明による８
ビットデジタル駆動器１の構成を示す。駆動器１は、分
圧回路１０とｎ個の駆動回路２０−１〜２０−ｎとを含
んでいる。ここで、ｎは正の整数である。

【００４５】分圧回路１０は、外部から与えられる９個
の階調電圧Ｖ₀、Ｖ₃₂、Ｖ₆₄、・・・、Ｖ₂₂₄、Ｖ₂₅₆を
分圧することにより、２４個の補間電圧を生成する。分
圧回路１０は、階調電圧と補間電圧とを含む合計３３個
の電圧Ｖ₀、Ｖ₈、Ｖ₁₆、・・・、Ｖ₂₄₈、Ｖ₂₅₆を出力す
る。以下、本明細書では、９個の階調電圧をＶ_32i（ｉ
＝０，１，２，・・・，８）と表記し、分圧回路１０か
ら出力される３３個の電圧をＶ_8i（ｉ＝０，１，２，・
・・，３２）と表記する。

【００４６】図１に示される例では、分圧回路１０は、
ｎ個の駆動回路２０−１〜２０−ｎに共通して設けられ
ている。このような構成は、回路を共通化することによ
り回路規模を削減する点で好ましい。しかし、本発明は
このような構成に限られない。ｎ個の駆動回路２０−１
〜２０−ｎのそれぞれについて別個の分圧回路を設ける
ようにしてもよい。

【００４７】駆動回路２０−１〜２０−ｎのそれぞれ
は、分圧回路１０から供給される電圧Ｖ_8i（ｉ＝０，
１，２，・・・，３２）に基づいて、デジタルデータに
対応する出力電圧Ｏｕｔをデータライン（図示せず）に
出力する。例えば、デジタルデータが８ビットからなる
場合には、２⁸（＝２５６）種類の出力電圧Ｏｕｔが出
力される。出力パルスＯＰによって規定される１出力期
間の間、データラインは絵素（図示せず）に接続され、
出力電圧Ｏｕｔに基づいて絵素が充電される。このよう
にして、２⁸（＝２５６）階調の表示が実現される。

【００４８】図２（ａ）は、図１に示される分圧回路１
０の構成を示す。分圧回路１０には、９個の階調電圧Ｖ
_32i（ｉ＝０，２，・・・，８）が入力される。分圧回
路１０は、階調電圧Ｖ_32i（ｉ＝０，２，・・・，８）
のうち隣接する２つの階調電圧間にそれぞれ４つの抵抗
Ｒを有している。分圧回路１０は、これらの抵抗Ｒによ
り階調電圧Ｖ_32i（ｉ＝０，２，・・・，８）を分圧す
ることにより、２４個の補間電圧を生成する。このよう
にして、分圧回路１０は、階調電圧と補間電圧とを含む
合計３３個の電圧Ｖ_8i（ｉ＝０，１，２，・・・，３
２）を出力する。階調電圧と補間電圧とを合わせた電圧
の総数は、駆動器が扱うデジタルデータのビット数によ
って決まる出力電圧数の１／２より小さくなるように設
計される。

【００４９】図２（ｂ）は、図２（ａ）に示される階調
電圧Ｖ₀と階調電圧Ｖ₃₂との間の抵抗配列を示す。他の
階調電圧間の抵抗配列も同様である。

【００５０】図３（ａ）は、分圧回路１０の他の構成を
示す。図３（ａ）に示される例では、分圧回路１０から
の各出力に対応してインピーダンス変換器１１が設けら
れている。インピーダンス変換器１１は、高い入力イン
ピーダンスを低い出力インピーダンスに変換する。イン
ピーダンス変換器１１によれば、入力電圧がそのまま出
力電圧となるが、入力側にはほとんど電流が流入せず、
出力側から大きな電流を取り出すことができる。インピ
ーダンス変換器１１としては、例えば、ボルテージフォ
ロワ(voltage follower)などが使用される。

【００５１】インピーダンス変換器１１を設けることに
より、分圧回路１０は、大きな負荷を駆動することがで
きる。従って、分圧回路１０が複数の駆動回路２０−１
〜２０−ｎに接続される場合には、分圧回路１０は各出
力に対応するインピーダンス変換器１１を含むことが好
ましい。

【００５２】図３（ｂ）は、図３（ａ）に示される階調
電圧Ｖ₀と階調電圧Ｖ₃₂との間の抵抗配列を示す。他の
階調電圧間の抵抗配列も同様である。

【００５３】図４は、図１に示される駆動回路２０−１
の構成を示す。駆動回路２０−１は、８ビットデジタル
駆動器における１出力に対応する回路である。

【００５４】駆動回路２０−１は、標本化記憶部３１
と、保持記憶部３２と、出力回路３３とを含む。標本化
パルスＴ_smpの立ち上がりエッジに応答して、８ビット
デジタルデータＤ₀〜Ｄ₇が標本化記憶部３１に格納され
る。標本化記憶部３１に格納されたデジタルデータは、
出力パルスＯＰの立ち上がりエッジに応答して、保持記
憶部３２に移され、そこで保持される。出力回路３３
は、分圧回路１０から供給される電圧Ｖ_8i（ｉ＝０，
１，２，・・・，３２）に基づいて、保持記憶部３２に
保持されたデジタルデータの値に対応する出力電圧Ｏｕ
ｔを出力する。

【００５５】図１に示される駆動回路２０−２〜２０−
ｎの構成は、上述した駆動回路２０−１の構成と同様で
ある。従って、ここではその説明を省略する。

【００５６】図５は、図４に示される出力回路３３の構
成を示す。出力回路３３は、論理回路４１と、分圧回路
４２と、論理回路４３と、インピーダンス変換器４４と
を含んでいる。

【００５７】論理回路４１は、８ビットのデジタルデー
タのうち上位５ビットを受け取り、上位５ビットの値に
基づいて、３２個の制御信号Ｓ₀、Ｓ₈、Ｓ₁₆、・・・、
Ｓ₂₄₈のうちのいずれか１つを能動にし、かつ、３２個
の制御信号Ｓ₈’、Ｓ₁₆’、Ｓ₂₄’、・・・、Ｓ₂₅₆’の
うちのいずれか１つを能動にする。

【００５８】制御信号Ｓ₀、Ｓ₈、Ｓ₁₆、・・・、Ｓ₂₄₈
は、アナログスイッチ（アナログゲート）ＡＳＷ₀、Ａ
ＳＷ₈、ＡＳＷ₁₆、・・・、ＡＳＷ₂₄₈にそれぞれ供給さ
れる。制御信号Ｓ₈’、Ｓ₁₆’、Ｓ₂₄’、・・・、
Ｓ₂₅₆’は、アナログスイッチ（アナログゲート）ＡＳ
Ｗ₈’、ＡＳＷ₁₆’、ＡＳＷ₂₄’、・・・、ＡＳＷ₂₅₆’
にそれぞれ供給される。これらのアナログスイッチのそ
れぞれは、入力される制御信号が能動の場合にオン状態
となるように構成されている。

【００５９】アナログスイッチＡＳＷ₀、ＡＳＷ₈、ＡＳ
Ｗ₁₆、・・・、ＡＳＷ₂₄₈には、分圧回路１０から電圧
Ｖ₀、Ｖ₈、Ｖ₁₆、・・・、Ｖ₂₄₈がそれぞれ供給され
る。アナログスイッチＡＳＷ₈’、ＡＳＷ₁₆’、ＡＳＷ
₂₄’、・・・、ＡＳＷ₂₅₆’には、分圧回路１０から電
圧Ｖ₈、Ｖ₁₆、Ｖ₂₄、・・・、Ｖ₂₅₆がそれぞれ供給され
る。これらのアナログスイッチのそれぞれは、オン状態
の場合に入力される電圧をそのまま出力するように構成
されている。

【００６０】分圧回路４２は、直列に接続された８個の
抵抗ｒを含んでいる。８個の抵抗ｒはそれぞれ等価な抵
抗値を有する。アナログスイッチＡＳＷ₀、ＡＳＷ₈、Ａ
ＳＷ₁₆、・・・、ＡＳＷ₂₄₈から出力される電圧は、直
列に接続された８個の抵抗ｒの一端に印加される。アナ
ログスイッチＡＳＷ₈’、ＡＳＷ₁₆’、ＡＳＷ₂₄’、・
・・、ＡＳＷ₂₅₆’から出力される電圧は、直列に接続
された８個の抵抗ｒの他端に印加される。分圧回路４２
は、直列に接続された８個の抵抗ｒの両端に印加された
電圧を分圧することにより、接続点Ｐ₀、Ｐ₁、Ｐ₂、・
・・、Ｐ₇において相異なる８個の電圧を発生させる。
接続点Ｐ₀における電圧は、アナログスイッチＡＳＷ₀、
ＡＳＷ₈、ＡＳＷ₁₆、・・・、ＡＳＷ₂₄₈から出力される
電圧に等しい。接続点Ｐ₁、Ｐ₂、・・・、Ｐ₇における
電圧は、抵抗ｒの数に応じて分圧された電圧に等しい。

【００６１】論理回路４３は、８ビットのデジタルデー
タのうち下位３ビットを受け取り、下位３ビットの値に
基づいて、８個の制御信号ｔ₀〜ｔ₇のうちのいずれか１
つを能動にする。

【００６２】制御信号ｔ₀〜ｔ₇は、アナログスイッチ
（アナログゲート）ＡＳＷｔ₀〜ＡＳＷｔ₇にそれぞれ供
給される。これらのアナログスイッチのそれぞれは、入
力される制御信号が能動の場合にオン状態となるように
構成されている。

【００６３】アナログスイッチＡＳＷｔ₀〜ＡＳＷｔ₇に
は、分圧回路４２において得られた８個の電圧がそれぞ
れ供給される。これらのアナログスイッチのそれぞれ
は、オン状態の場合に入力される電圧をそのまま出力す
るように構成されている。

【００６４】このようにして、デジタルデータの下位３
ビットの値に応じて、分圧回路４２において得られた８
個の電圧のうちのいずれか１つが論理回路４３によって
選択され、選択された電圧がインピーダンス変換器４４
に出力される。インピーダンス変換器４４の機能および
動作は、上述したインピーダンス変換器１１の機能およ
び動作と同様である。従って、ここではその説明を省略
する。

【００６５】分圧回路４２の接続点Ｐ₁、Ｐ₂、・・・、
Ｐ₇における電圧は、アナログスイッチＡＳＷｔ₀〜ＡＳ
Ｗｔ₇を介して入力インピーダンスが非常に大きなイン
ピーダンス変換器４４に入力される。その結果、分圧回
路４２の接続点Ｐ₁、Ｐ₂、・・・、Ｐ₇からインピーダ
ンス変換器４４に分岐する電流の大きさは、分圧回路４
２内の抵抗ｒを流れる電流の大きさに比べて無視できる
ほど小さい。これにより、正確な分圧が実現される。

【００６６】なお、駆動すべき負荷が小さい場合には、
インピーダンス変換器４４は、省略されてもよい。

【００６７】表１は、論理回路４１に入力されるデジタ
ルデータの上位ビットＤ₇〜Ｄ₃の値と論理回路４２から
出力される制御信号Ｓ₀、Ｓ₈、Ｓ₁₆、・・・、Ｓ₂₄₈の
値との間の関係を規定する論理表である。

【００６８】表２は、論理回路４１に入力されるデジタ
ルデータの上位ビットＤ₇〜Ｄ₃の値と論理回路４２から
出力される制御信号Ｓ₈’、Ｓ₁₆’、Ｓ₂₄’・・・、Ｓ
₂₅₆’の値との間の関係を規定する論理表である。

【００６９】

【表１】

【００７０】

【表２】

【００７１】論理回路４２は、表１および表２によって
規定される論理に従って動作する。表１および表２にお
いて、空欄は制御信号の値が”０”であることを示す。
制御信号の値が”０”（非能動）である場合にはアナロ
グスイッチはオフ状態となり、制御信号の値が”１”
（能動）である場合にはアナログスイッチはオン状態と
なる。

【００７２】表３は、論理回路４３に入力されるデジタ
ルデータの下位ビットＤ₂〜Ｄ₀の値と論理回路４３から
出力される制御信号ｔ₀〜ｔ₇の値との間の関係を規定す
る論理表である。

【００７３】

【表３】

【００７４】論理回路４３は、表３によって規定される
論理に従って動作する。表３において、空欄は制御信号
の値が”０”であることを示す。制御信号の値が”０”
（非能動）である場合にはアナログスイッチはオフ状態
となり、制御信号の値が”１”（能動）である場合には
アナログスイッチはオン状態となる。

【００７５】以下、１０進法表記で値４を有するデジタ
ルデータＤ₇〜Ｄ₀が入力された場合における出力回路３
３の動作を説明する。この場合、（Ｄ₇，Ｄ₆，Ｄ₅，
Ｄ₄，Ｄ₃，Ｄ₂，Ｄ₁，Ｄ₀）＝（０，０，０，０，０，
１，０，０）である。

【００７６】論理回路４１は、表１に示される論理表に
従い、制御信号Ｓ₀を能動にする。デジタルデータの上
位５ビットＤ₇〜Ｄ₃の値はいずれも”０”だからであ
る。その結果、アナログスイッチＡＳＷ₀を介して電圧
Ｖ₀が分圧回路４２の一端に印加される。

【００７７】また、論理回路４１は、表２に示される論
理表に従い、制御信号Ｓ₈’を能動にする。デジタルデ
ータの上位５ビットＤ₇〜Ｄ₃の値はいずれも”０”だか
らである。その結果、アナログスイッチＡＳＷ₈’を介
して電圧Ｖ₈が分圧回路４２の他端に印加される。

【００７８】論理回路４２は、表３に示される論理表に
従い、制御信号ｔ₄を能動にする。デジタルデータの下
位３ビットＤ₂〜Ｄ₀の値はそれぞれ”１”、”０”、”
０”だからである。その結果、アナログスイッチＡＳＷ
ｔ₄を介して分圧回路４２の接続点Ｐ₄における電圧がイ
ンピーダンス変換器４４に出力される。

【００７９】分圧回路４２の接続点Ｐ₄における電圧
は、（４Ｖ₀＋４Ｖ₈）／８（＝（Ｖ₀＋Ｖ₈）／２）に等
しい。電圧Ｖ₀が印加される分圧回路４２の一方の端点
と接続点Ｐ₄との間には直列に接続された４個の抵抗ｒ
が存在し、電圧Ｖ₈が印加される分圧回路４２の他方の
端点と接続点Ｐ₄との間にも直列に接続された４個の抵
抗ｒが存在するからである。

【００８０】このようにして、出力回路３３は、１０進
法表記で値４を有するデジタルデータに対して、電圧
（４Ｖ₀＋４Ｖ₈）／８（＝（Ｖ₀＋Ｖ₈）／２）を出力す
る。

【００８１】なお、論理回路４１は、表１および表２に
規定される動作を実現するものであれば、どのような構
造を有するものでもかまわない。例えば、論理回路４１
は、論理積、論理和などの論理素子の組み合わせによっ
て実現されてもよく、リードオンリーメモリ（ＲＯＭ）
によって実現されてもよい。論理回路４２についても同
様である。

【００８２】以下、本発明を実際の駆動器に適用する場
合に考慮すべき事項について説明する。

【００８３】本発明を実際の駆動器に適用する場合に考
慮すべき第１の事項は、出力回路３３における、アナロ
グスイッチのオン抵抗ｒ_ONの値と分圧回路４２における
抵抗ｒの値との関係である。

【００８４】図６は、アナログスイッチＡＳＷ₀とＡＳ
Ｗ₈’がオン状態である場合における分圧回路４２の等
価回路を示す。分圧回路４２の一端には電圧Ｖ₀が印加
され、分圧回路４２の他端には電圧Ｖ₈が印加される。

【００８５】図６において、ｒ_ONは、アナログスイッチ
のオン抵抗を示す。このように、分圧回路４２に含まれ
る８個の抵抗ｒの両端にオン抵抗ｒ_ONがさらに追加され
た形となる。その結果、分圧回路４２の接続点Ｐ₀〜Ｐ₇
における電圧は、分圧回路４２の両端に印加される電圧
を８等分することにより得られる電圧と等しくならな
い。

【００８６】このような偏差をできるだけ小さくするた
めには、オン抵抗ｒ_ONを抵抗ｒに比べてできるだけ小さ
くすることが好ましい。ただし、オン抵抗ｒ_ONを抵抗ｒ
に比べて大幅に小さくすること（例えば、１／１０以下
にすること）はチップ寸法を大きくするという欠点を引
き起こす。

【００８７】図７は、このような観点から改良された分
圧回路５２を含む出力回路３３’の構成を示す。

【００８８】分圧回路５２は、直列に接続された８個の
抵抗を含む。その８個の抵抗のうち両端の２個の抵抗
ｒ’の値はｒ’であり、その他の抵抗ｒの値ｒと異なっ
ている。値ｒ’は、ｒ_ON＋ｒ’＝ｒという式を満たすよ
うに設計される。

【００８９】図８は、アナログスイッチＡＳＷ₀とＡＳ
Ｗ₈’がオン状態である場合における分圧回路５２の等
価回路を示す。ｒ_ON＋ｒ’＝ｒであることから、分圧回
路５２の接続点Ｐ₀〜Ｐ₇における電圧は、分圧回路５２
の両端に印加される電圧を８等分することにより得られ
る電圧と等しくなる。

【００９０】この場合、分圧回路５２の接続点Ｐ₀にお
ける電圧は使用されない。オン抵抗ｒ_ONによる電圧降下
（または電圧上昇）により、分圧回路５２の一方の端点
に印加される電圧Ｖ₀と接続点Ｐ₀の電圧とは等しくなら
ないからである。例えば、ｒ_ON＝ｒ’である場合には、
接続点Ｐ₀の電圧は、（１５Ｖ₀＋Ｖ₈）／１６となって
しまう。

【００９１】論理回路５１は、デジタルデータの下位３
ビットの値がすべて”０”である場合には、上位５ビッ
トの値にかかわらず、制御信号Ｓ₈’、Ｓ₁₆’、Ｓ₂₄’
・・・、Ｓ₂₅₆’をすべて非能動とする。その結果、ア
ナログスイッチＡＳＷ₈’、ＡＳＷ₁₆’、ＡＳＷ₂₄’、
・・・、ＡＳＷ₂₅₆’はすべてオフ状態とされる。これ
により、論理回路５１からアナログスイッチＡＳＷ_8i、
分圧回路５２、アナログスイッチＡＳＷ_8i’を介して論
理回路５１に至る電流ループ（あるいは、その逆方向の
電流ループ）が遮断される。

【００９２】論理回路５１から出力される制御信号
Ｓ₈’、Ｓ₁₆’、Ｓ₂₄’・・・、Ｓ₂₅₆’の値は、デジタ
ルデータの下位３ビットの値がすべて”０”である場合
を除いて、表２に示すとおりである。

【００９３】論理回路５１から出力される制御信号
Ｓ₀、Ｓ₈、Ｓ₁₆、・・・、Ｓ₂₄₈の値は、デジタルデー
タの下位３ビットの値がすべて”０”であるか否かにか
かわらず、表１に示すとおりである。

【００９４】このような論理回路５１の制御は、表１お
よび表２に示す論理表に、デジタルデータの下位３ビッ
トの値がすべて”０”である場合の論理を追加すること
により実現することができる。

【００９５】論理回路５３は、デジタルデータの下位３
ビットの値がすべて”０”である場合には、制御信号ｔ
₁〜ｔ₇のうちのいずれか１つを能動とする。デジタルデ
ータの下位３ビットの値がすべて”０”である場合に能
動となる制御信号は、制御信号ｔ₁〜ｔ₇のうちのいずれ
であってもよい。分圧回路５２の接続点Ｐ₁〜Ｐ₇におけ
る電圧は、いずれも、分圧回路５２の一方の端点に印加
される電圧と等しくなるからである。

【００９６】デジタルデータの下位３ビットの値がすべ
て”０”である場合には、上述したように、論理回路５
１から分圧回路５２を経て論理回路５１に至る電流ルー
プが遮断される。オン抵抗ｒ_ONと抵抗ｒ’と抵抗ｒには
電流が流れないため、それらの抵抗による電圧降下（ま
たは電圧上昇）が生じない。従って、分圧回路５２の接
続点Ｐ₁〜Ｐ₇における電圧は、いずれも、分圧回路５２
の一方の端点に印加される電圧と等しくなる。

【００９７】表４は、論理回路５３に入力されるデジタ
ルデータの下位ビットＤ₂〜Ｄ₀の値と論理回路５３から
出力される制御信号ｔ₁〜ｔ₇の値との間の関係を規定す
る論理表である。

【００９８】

【表４】

【００９９】論理回路５３は、表４によって規定される
論理に従って動作する。表４において、空欄は制御信号
の値が”０”であることを示す。制御信号の値が”０”
（非能動）である場合にはアナログスイッチはオフ状態
となり、制御信号の値が”１”（能動）である場合には
アナログスイッチはオン状態となる。表４に示す例で
は、論理回路５３は、デジタルデータの下位３ビットの
値がすべて”０”である場合には制御信号ｔ₁を能動に
する。

【０１００】このように、改良された分圧回路５２を含
む出力回路３３’では、アナログスイッチＡＳＷ₀が不
要となる。従って、出力回路３３’は、図５に示される
出力回路３３に比較して、アナログスイッチの数を削減
することができるという利点がある。また、デジタルデ
ータの下位３ビットの値がすべて”０”である場合に電
圧変動をゼロにすることができるという利点もある。一
方、出力回路３３’は、図５に示される出力回路３３に
比較して、論理回路５１が僅かながら複雑になるため論
理ゲートの数が増加するという欠点がある。これらの利
点と欠点とを比較考量して、出力回路３３の代わりに出
力回路３３’を採用するか否かを決定すればよい。

【０１０１】本発明を実際の駆動器に適用する場合に考
慮すべき第２の事項は、分圧回路４２の接続点Ｐ₁、
Ｐ₂、・・・、Ｐ₇からインピーダンス変換器４４に分岐
する電流の大きさである。

【０１０２】アナログスイッチＡＳＷｔ₀〜ＡＳＷｔ₇の
うちのいずれか１つがオン状態となった直後の過渡状態
においては、分圧回路４２の接続点Ｐ₁、Ｐ₂、・・・、
Ｐ₇からインピーダンス変換器４４に分岐する電流が僅
かながら流れる。アナログスイッチの入力容量とインピ
ーダンス変換器４４の入力容量とを充電するための電荷
が供給されるからである。

【０１０３】しかし、定常状態に達した後は、アナログ
スイッチの構造に依存してそのアナログスイッチの内部
で発生する漏洩電流と、インピーダンス変換器４４の入
力インピーダンスと漏洩電流とに基づく電流とが流れる
にすぎない。これらの電流は分圧回路４２内の抵抗ｒを
流れる電流に比べて一般に桁違いに小さい。

【０１０４】従って、分圧回路４２内の抵抗ｒの値は、
上述した漏洩電流が実質的に無視できるように決定され
ることが好ましい。例えば、そのような抵抗ｒの値は、
１．２５Ｍオームである。しかし、抵抗ｒの値は、本発
明にとって本質的ではない。抵抗ｒの値は、１．２５Ｍ
オームに限定されない。半導体の設計、製造技術は猛烈
な勢いで進歩しつつある。従って、現在の技術を前提に
して抵抗ｒの値に制約を与えることは無意味である。

【０１０５】一般に、抵抗が存在する回路に電流が流れ
れば、電圧降下（または電圧上昇）が生じる。従って、
駆動器を実際に設計するに当たっては、電流が流れる回
路と、電流が流れない回路とを明確に区別する必要があ
る。さらに、電流が流れる回路については、電圧降下
（または電圧上昇）の影響を必要に応じて考慮する必要
がある。

【０１０６】本発明を実際の駆動器に適用する場合に考
慮すべき第３の事項は、分割回路１０における抵抗Ｒの
値と出力回路３３における抵抗ｒの値との比である。

【０１０７】図９は、駆動回路２０−１〜２０−ｎのす
べてが分圧回路１０から出力される電圧Ｖ₀と電圧Ｖ₈と
をさらに分圧することによって得られる電圧を出力する
場合における駆動器１の等価回路を示す。

【０１０８】図９において、Ｒは分圧回路１０における
抵抗、ｒは分圧回路４２における抵抗、ｒ１は分圧回路
１０から駆動回路２０−１に含まれる分圧回路４２まで
の線路の抵抗、Δｒは駆動回路２０−１〜２０−ｎに含
まれる各分圧回路４２間の線路の抵抗を示す。ここで、
抵抗ｒ１の値と抵抗Δｒの値は、抵抗ｒの値と抵抗Ｒの
値に比較すると遥かに小さい。従って、分圧回路１０の
接続点Ｐ_V8から分岐する電流を考える場合には、抵抗ｒ
１の値と抵抗Δｒの値は無視してよい。電圧Ｖ₀＞電圧
Ｖ₈である場合には、分圧回路１０の接続点Ｐ_V8に電流
が流入し、電圧Ｖ₀＜電圧Ｖ₈である場合には、分圧回路
の接続点Ｐ_V8から電流が流出する。

【０１０９】抵抗ｒ１の値と抵抗Δｒの値を無視した場
合には、図９に示す等価回路は、図１０に示す回路に変
形される。ｎ個の抵抗配列が並列に接続されているから
である。ｎ個の抵抗配列のそれぞれは、直列に接続され
た８個の抵抗ｒを含んでいる。

【０１１０】なお、駆動器１に複数の分圧回路を設ける
ことにより、１つの分圧回路が負担する１出力対応の駆
動回路の数を減らすこともできる。この場合には、ｎの
代わりにＮを用いればよい。ここで、Ｎは、分圧回路１
０によって分圧された電圧が供給される駆動回路の数で
あり、Ｎ≦ｎである。以降の説明では、ｎ＝Ｎであると
仮定する。

【０１１１】図１０に示される回路から、Ｒ＞＞８ｒ／
ｎ、すなわち、ｎＲ／８ｒ＞＞１（比ｎＲ／８ｒが１よ
り十分に大きい）が成立するように抵抗Ｒの値と抵抗ｒ
の値とを決めれば、分圧回路１０の各接続点から分岐す
る電流による電圧変動は実質的に無視できることがわか
る。比ｎＲ／８ｒが１に近づくにつれて分圧回路１０に
よって分圧される電圧に生じる偏差が大きくなる。ここ
で、「駆動回路２０−１〜２０−ｎのすべてが分圧回路
１０から出力される電圧Ｖ₀と電圧Ｖ₈とをさらに分圧す
ることによって得られる電圧を出力する」という条件
は、分圧回路１０の各接続点から分岐する電流が最大に
なる条件であることに留意されたい。

【０１１２】ｒ＝１．２５Ｍオーム、かつ、ｎ＝１００
であると仮定する。この場合、Ｒ＝１Ｋオームならば比
ｎＲ／８ｒ＝１００となるから、比ｎＲ／８ｒ＞＞１が
成立する。従って、分圧回路１０の各接続点から分岐す
る電流による電圧変動は無視できる。実際には、比ｎＲ
／８ｒが１００であることが必要とされることは少な
い。しかし、比ｎＲ／８ｒは１０程度より大きいことが
望ましい。

【０１１３】本発明を実際の駆動器に適用する場合に考
慮すべき第４の事項は、分圧回路１０から駆動回路２０
−１〜２０−ｎのそれぞれに至るまでの線路の抵抗によ
る影響である。

【０１１４】ｒ＝１．２５Ｍオーム、｜Ｖ₀−Ｖ₈｜が
０．１Ｖ、ｎ＝１００であると仮定する。この場合、線
路を流れる最大電流は０．１／（１０Ｍ／１００）＝１
０^-6Ａとなる。線路の抵抗に基づく出力偏差を０．０１
Ｖ以内にとどめたい場合には、線路の抵抗は、０．０１
／１０^-6＝１０⁴Ωを越えないように決定される。な
お、上述した最大電流が実際に流れるのは、分圧回路１
０から駆動回路２０−１に至る線路部分（図９のｒ１の
抵抗部分）のみであり、それ以降の線路は、各駆動回路
に分岐する電流分だけ、次第に減少していく。従って、
実際の線路の抵抗の条件は、上述した条件より若干緩く
ても良い。しかし、上述した条件の下で線路の抵抗を計
算することは、線路の抵抗を見積もる上で非常に有効で
ある。

【０１１５】（実施の形態２）図１１は、出力回路３３
の他の構成を示す。図１１において、図５に示される構
成要素と同一の構成要素には同一の番号を付し、その説
明を省略する。

【０１１６】図１１に示される例では、デジタルデータ
の上位５ビットの値に応じて選択された電圧は、インピ
ーダンス変換器６１および６２を介して分圧回路４２に
入力されている。インピーダンス変換器６１および６２
の入力インピーダンスは十分に大きく、出力インピーダ
ンスは選択される電圧の開放状態での電圧差と分圧回路
４２における抵抗ｒとによって決定される電流を十分に
流せるだけ小さい。

【０１１７】例えば、抵抗ｒの値が１．２５ＫΩであ
り、かつ、選択される電圧の電位差が０．１Ｖであると
仮定する。この場合、分圧回路４２において直列に接続
された抵抗ｒを流れる電流は、０．１／（１．２５×
８）＝０．０１ｍＡとなる。インピーダンス変換器６１
および６２の出力インピーダンスは０．０１ｍＡの電流
を出力しても実質的に電圧変動が生じないほど十分に小
さい。例えば、出力インピーダンスが１００Ωであれ
ば、電圧変動は１ｍＶ以下となる。電圧変動が１ｍＶ以
下であることは、一般には、十分に無視できる範囲内で
ある。

【０１１８】インピーダンス変換器６１および６２の出
力インピーダンスは、正方向の電流と負方向の電流の両
方について定義されている。すなわち、インピーダンス
変換器６１および６２の出力側は、この例の場合では、
０．０１ｍＡの電流を１ｍＶ以下の電圧変動で、流し出
すことも流し込むことも可能なように構成されている。
インピーダンス変換器６１および６２の入力インピー
ダンスの大きさは、流れ込む電流が十分に小さく、すべ
ての出力回路の対応するインピーダンス変換器に流れ込
む電流の総量が、線路に与える電圧降下（または電圧上
昇）および分圧回路１０の接続点に与える分岐電流の影
響が無視できる値となるほど十分に大きい。なお、その
値の考察は、先の例で説明した考察と本質的に同様に行
なえるので省略する。

【０１１９】インピーダンス変換回路６１の出力端の電
圧がインピーダンス変換回路６２の出力端の電圧より大
きい場合には、インピーダンス変換回路６１から０．０
１ｍＡの電流が流れ出し、分圧回路４２を通ってインピ
ーダンス変換回路６２に流れ込む。インピーダンス変換
回路６１とインピーダンス変換回路６２との間の電圧差
は分圧回路４２によって分圧される。分圧回路４２にお
ける点Ｐ₀〜Ｐ₇における電圧のうち論理回路４３によっ
て選択された電圧がインピーダンス変換器４４を介して
出力される。

【０１２０】なお、分圧回路４２を流れる電流は、イン
ピーダンス変換回路６１および６２のうち電圧の高い方
から低い方へ流れるのであり、以上に説明した同等の機
能を結果的に実現できれば、インピーダンス変換回路６
１および６２はいかなる形態の能動素子であってもよ
い。実施の形態２の優れている点は、分圧回路４２にお
ける抵抗ｒの値を比較的自由に決めることができる点で
ある。

【０１２１】分圧回路４２における抵抗ｒの値のばらつ
きは、分圧される電圧の偏差を発生させる。従って、駆
動器を量産するプロセス等の設備によってその精度と抵
抗値との間に相関がある。この値を無理に大きく設計す
ると、量産設備によっては分圧回路４２における抵抗ｒ
の値のばらつきが大きくなってしまう。実施の形態２で
は、このようなことに比較的拘束されずに駆動器を設計
することができる。

【０１２２】ただし、インピーダンス変換回路６１およ
び６２を設けることは、インピーダンス変換回路６１お
よび６２を設けないことに比べて必ずしも有利であると
は限らない。インピーダンス変換回路６１および６２を
設けることは、設計上または量産上の追加的な負担を生
むこともあるからである。駆動器の仕様、量産する工場
設備や特性の測定設備などの条件に応じて、インピーダ
ンス変換器６１および６２を設けるか否かを決定すれば
よい。

【０１２３】（実施の形態３）図１２は、出力回路３３
の他の構成を示す。図１２において、図１１に示される
構成要素と同一の構成要素には同一の番号を付し、その
説明を省略する。

【０１２４】図１２に示される出力回路３３は、図１１
に示される出力回路３３に比較して、インピーダンス変
換器４４が省略されている点で異なっている。さらに、
インピーダンス変換器７１および７２の出力特性として
は、負荷である表示体のデータ線を充電（放電）するに
十分なほど出力電流容量が大きくなっている。ただし、
インピーダンス変換器７１および７２の出力インピーダ
ンス自体は、実施の形態２で説明した条件と変わること
はない。すなわち、出力インピーダンスを不必要に小さ
くする必要はない。

【０１２５】図１３は、データ線の等価回路を示す。こ
のような等価回路によって表される負荷に電圧を印加し
た場合、十分に時間が経過した後は、駆動器からはもは
や電流は流れなくなる。その負荷の容量に十分に電荷が
充電されることにより、系が定常状態となるからであ
る。

【０１２６】例えば、図１２において、論理回路４３か
ら出力される制御信号ｔ₂が能動となり、対応するアナ
ログスイッチＡＳＷｔ₂がオン状態となっている場合を
考える。この場合、分圧回路４２における接続点Ｐ_t2の
電圧と図１３の点Ｐの電圧が等しくなったところで系は
定常状態となり、分圧回路４２における接続点Ｐ_t2から
出力側に分岐する電流はもはや実質的に０となる。従っ
て、分圧回路４２における接続点Ｐ_t2の電圧（すなわ
ち、負荷の電圧）は、分圧回路４２によって正確に分圧
された電圧となる。

【０１２７】インピーダンス変換器７１および７２は、
所定の期間内で、負荷を十分に充電するだけの電荷を供
給する能力を有していることが必要とされる。所定の期
間とは、例えば、１出力期間（一般に、駆動器が１つの
データに対する値を出力する期間）である。

【０１２８】過渡状態においては、インピーダンス変換
器７１および７２が電圧変動を起こしてもかまわない。
重要なことは、インピーダンス変換器７１および７２が
所定の期間内に系を定常状態に達せしむるだけの電荷供
給能力（吸収能力）を有していること、系が定常状態に
達した段階で実施の形態２において説明したのと同様の
条件が成立し、出力電圧の変動が極小となることであ
る。

【０１２９】（実施の形態４）図１４は、出力回路３３
の他の構成を示す。図１４において、図５に示される構
成要素と同一の構成要素には同一の番号を付し、その説
明を省略する。

【０１３０】図１４に示される例では、分圧回路８２
は、直列に接続された抵抗ｒの代わりに、直列に接続さ
れた容量ｃを含んでいる。分圧回路８２の両端に印加さ
れる電圧に従って分圧回路８２の各容量ｃの電荷が安定
状態になった後は、漏れ電流を除いて、電流が分圧回路
８２を流れることはない。その結果、分圧回路８２が直
列に接続された抵抗ｒを含んでいる場合のように、電流
が流れることによる電圧変動は発生しない。ただし、ア
ナログスイッチの入力容量成分などの各部の容量が電荷
を分散させ電圧変動の原因となるので、設計にあたって
その注意は必要である。

【０１３１】また、分圧回路１０を直列に接続された抵
抗Ｒによって構成する代わりに、直列に接続された容量
Ｃによって構成することも可能である。なお、分圧回路
１０に容量を用いる場合の容量値の関係は、上述した抵
抗を用いる場合と同様の考察により決定することができ
る。

【０１３２】分圧回路に容量を用いる場合の有利な点
は、分圧回路に抵抗を用いる場合に流れる貫通電流が流
れないことである。しかし、階調電圧の波形が矩形であ
る場合には、容量が充放電されることになる。

【０１３３】従って、容量と抵抗のどちらを用いる方が
有利であるかは、充放電のための消費電力の増大と、貫
通電流が流れないことによる消費電力の削減との差し引
きにより評価される。

【０１３４】なお、以上の説明では、能動行列型液晶表
示装置を駆動することを前提として説明を行ったが、本
発明自体は必ずしも能動行列型液晶表示装置の駆動回路
に限定されるものではない。画素に印加する電圧をデー
タに対応して変化させることで階調表示を行う全ての表
示装置に対して本発明が有効であることは言うまでもな
い。

【０１３５】

【発明の効果】本発明によれば、８ビットデジタル駆動
器のような高多階調の駆動器を実現することが可能とな
る。なお、本発明は８ビット以外のデジタル駆動器、例
えば６ビットデジタル駆動器にも適用できることは言う
までもない。その場合、例えば、デジタルデータの上位
３ビットを分圧回路１０に負担させ、下位８ビットを各
出力回路３３内の分圧回路４２に負担させることなどが
考えられる。もちろん、８ビットの場合も含めて各種の
変形を行ない得ることは言うまでもない。

【図面の簡単な説明】

【図１】本発明による８ビットデジタル駆動器１の構成
を示す図である。

【図２】（ａ）は図１に示される分圧回路１０の構成を
示す図、（ｂ）は分圧回路１０の構成の一部を示す図で
ある。

【図３】（ａ）は図１に示される分圧回路１０の他の構
成を示す図、（ｂ）は分圧回路１０の他の構成の一部を
示す図である。

【図４】図１に示される駆動回路２０−１の構成を示す
図である。

【図５】図４に示される出力回路３３の構成を示す図で
ある。

【図６】分圧回路４２の等価回路を示す図である。

【図７】改良された分圧回路５２を含む出力回路３３’
の構成を示す図である。

【図８】分圧回路５２の等価回路を示す図である。

【図９】駆動器１の等価回路を示す図である。

【図１０】図９に示される等価回路を変形した回路を示
す図である。

【図１１】出力回路３３の他の構成を示す図である。

【図１２】出力回路３３の他の構成を示す図である。

【図１３】表示体のデータ線の負荷としての等価回路を
示す図である。

【図１４】出力回路３３の他の構成を示す図である。

【図１５】従来の３ビットデジタル駆動器における駆動
回路の構成を示す図である。

【図１６】従来の出力回路１３３の構成を示す図であ
る。

【図１７】従来の４ビットデジタル駆動器における駆動
回路と分圧回路の構成を示す図である。

【図１８】（ａ）は６ビットデジタル駆動器における分
圧回路の構成を示す図、（ｂ）は分圧回路の構成の一部
を示す図である。

【図１９】６ビットデジタル駆動器における駆動回路の
構成を示す図である。

【図２０】図１９に示される出力回路の構成を示す図で
ある。

【図２１】（ａ）は８ビットデジタル駆動器における分
圧回路の構成を示す図、（ｂ）は分圧回路の構成の一部
を示す図である。

【図２２】８ビットデジタル駆動器における駆動回路の
構成を示す図である。

【図２３】図２２に示される出力回路の構成を示す図で
ある。

【符号の説明】

１駆動器１０分圧回路１１インピーダンス変換器２０−１〜２０−ｎ駆動回路３１標本化記憶部３２保持記憶部３３出力回路４１論理回路４２分圧回路４３論理回路４４インピーダンス変換器５１論理回路５２分圧回路５３論理回路５４インピーダンス変換器６１、６２インピーダンス変換器７１、７２インピーダンス変換器８２分圧回路

Claims

【特許請求の範囲】

【請求項１】第１ビット部分と第２ビット部分とを含
むデジタルデータに応じて複数の階調を表示する表示装
置の駆動回路であって、外部から与えられる複数の階調電圧を分圧することによ
り、該複数の階調電圧の間に複数の第１補間電圧を生成
する第１分圧回路と、該デジタルデータの該第１ビット部分に応じて、該複数
の階調電圧と該複数の第１補間電圧とのうち第１電圧と
該第１電圧とは異なる第２電圧とを選択する第１選択回
路と、該第１電圧と該第２電圧とを分圧することにより、該第
１電圧と該第２電圧との間に複数の第２補間電圧を生成
する第２分圧回路と、該デジタルデータの該第２ビット部分に応じて、該第１
電圧と該第２電圧の少なくとも一方と該複数の第２補間
電圧とのうち１つを選択する第２選択回路とを備えてい
る、駆動回路。
【請求項２】前記駆動回路は、前記第２選択回路の出
力に接続されるインピーダンス変換器をさらに備えてい
る、請求項１に記載の駆動回路。
【請求項３】前記第２分圧回路は、直列に接続された
複数の抵抗を含んでいる、請求項１に記載の駆動回路。
【請求項４】前記第２分圧回路は、直列に接続された
複数の容量を含んでいる、請求項１に記載の駆動回路。
【請求項５】前記第１選択回路は、前記デジタルデー
タの前記第２ビット部分に応じて、前記第１選択回路か
ら前記第２分圧回路を経て前記第１選択回路に至る電流
ループを遮断するか否かを決定する、請求項１に記載の
駆動回路。
【請求項６】前記駆動回路は、前記第１電圧を受け取る第１インピーダンス変換器と、前記第２電圧を受け取る第２インピーダンス変換器とを
さらに備えており、前記第２分圧回路は、該第１インピーダンス変換器の出
力と該第２インピーダンス変換器の出力とを分圧するこ
とにより、該第１インピーダンス変換器の出力と該第２
インピーダンス変換器の出力との間に前記複数の第２補
間電圧を生成する、請求項１に記載の駆動回路。
【請求項７】前記駆動回路は、前記第２選択回路の出
力に接続される第３インピーダンス変換器をさらに備え
ている、請求項６に記載の駆動回路。