JPH09251954A

JPH09251954A - 半導体装置、レチクル、および投影露光方法

Info

Publication number: JPH09251954A
Application number: JP22474496A
Authority: JP
Inventors: Akihiro Saito; 明弘斉藤
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 1996-01-10
Filing date: 1996-08-27
Publication date: 1997-09-22

Abstract

(57)【要約】【課題】つなぎ露光により形成される半導体装置の、
接続部分に形成される配線の断線や、接続部分の近傍に
形成される素子の短絡を防止する。【解決手段】つなぎ露光により形成される回路（素子
５１乃至５３および配線６０乃至６３）の、接続部に幅
Ｓ４の緩衝領域（Ｃ−Ｃ’−Ｄ’−Ｄ）を設け、配線６
０乃至６１には、アライメント誤差補償パターン６４，
６５を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、レチ
クル、および投影露光方法に関し、特に、所望の回路を
複数の領域に分割し、これらをつなぎ露光することによ
り形成される半導体装置、レチクル、および投影露光方
法に関する。

【０００２】

【従来の技術】多数の能動素子（トランジスタやＦＥＴ
など）や、受動素子（抵抗やコンデンサなど）を半導体
基板上に集積形成したＩＣ（Integrated Circuit）は、
電子回路や、電子回路を含む装置の形状を小型化するた
めに大きな役割を果たしてきた。

【０００３】近年では、回路の更なる高機能化、低消費
電力化、処理速度の向上などのために、より多数の能動
素子および受動素子（以下、単に素子という）を集積す
ることが行われている。

【０００４】このため、パターンの微細化が精力的に進
められている。しかし、それ以上にＩＣの高集積度化が
要求されているため、素子の形成される半導体基板の面
積（チップサイズ）をこれまでよりも大きくし、更に多
くの素子を一つのＩＣに集積させることが行われつつあ
る。

【０００５】例えば、従来のＮＴＳＣ（National Telev
ision System Committee）方式のＣＣＤ（Charge Coupl
ed Device）などの撮像装置は、約４０万個の受光素子
を集積しているが、ＨＤＴＶ（High Density Televisio
n）規格の高精細度撮像装置を形成するためには、約２
００万個の受光素子を集積する必要が生ずる。

【０００６】このような高精細度撮像装置は、非常に多
くの素子を集積するため、個々の素子を可能な限り微細
化した場合でも、前述のＮＴＳＣ方式のＣＣＤと比較し
て撮像装置のサイズは大きくなる。

【０００７】半導体装置は一般的にフォトリソグラフィ
技術によって製造される。フォトリソグラフィでは、先
ず、素子や配線などの所望のパターンを含むレチクル
（マスク）を介して、半導体基板上に塗布されたレジス
トに光を照射し、レジストを所望のパターンに露光す
る。そして、得られたレジスト膜を保護膜としてエッチ
ングやイオン注入を行うことにより所望の回路を形成す
る。

【０００８】このようなフォトリソグラフィ技術におい
て、半導体基板上に塗布されたレジストを露光するに
は、露光装置が用いられる。露光装置は、紫外線源など
から放射される光を、レチクルを介して半導体基板上に
照射する装置である。

【０００９】図９に示すように、露光装置が光を照射す
ることができる最大露光領域１０は、装置によって決ま
っている。従って、例えば、前述の高精細度撮像装置の
ようにサイズの大きな半導体装置を形成する場合、レチ
クル１１のサイズが最大露光領域１０のサイズを越える
場合が生ずる。

【００１０】このような場合、レチクルを複数に分割
し、それぞれのレチクルをつなぎ合わせながら順次露光
することにより、所望の半導体装置を形成するつなぎ露
光が行われる。

【００１１】図１０は、前述の高精細度撮像装置をつな
ぎ露光により製造する場合の分割の一態様を示す図であ
る。高精細度撮像装置は、入射光を対応する電気信号に
変換する受光部２０、受光部２０を構成する受光素子
（図示しない）を、水平方向に走査する水平走査回路２
１、垂直方向に走査する垂直走査回路２２，２３、およ
び、受光部２０を駆動するためのリセット／定電流／バ
イアス回路２４より構成されている。これらの回路を含
む撮像装置を形成するためには、境界線Ｈ−Ｈ’により
回路を左右に２分割し、それぞれの回路パターンを含む
２枚のレチクルにより２回に分けて露光を行う。

【００１２】このようなつなぎ露光により半導体装置を
製造する場合、それぞれのレチクルが相互に正確につな
ぎ合わされるようにする必要がある。

【００１３】例えば、図１０に示す境界線Ｈ−Ｈ’を横
切る配線を形成する場合、左右２つのレチクルに形成さ
れている配線のパターンが、半導体基板上で正確に重な
るように、レチクルと半導体基板との相対的な位置を調
節しなければならない。

【００１４】しかしながら、実際には重ね合わせる際に
多少の誤差が生ずる。そこで、この誤差を吸収するため
に、図１１（ａ）に示すように、レチクルの配線パター
ン３０，３１の長さ方向（図１１の左右方向に対応す
る）に長さＬ、また、幅方向（図１１の上下方向に対応
する）に幅Ｗだけ配線パターンよりも大きいアライメン
ト誤差補償用のパターン３２を付加する。そして、図１
１（ｂ）に示すように、アライメント誤差補償用のパタ
ーン３２が相互に重なる（左右の配線パターン３０，３
１が相互に長さＬだけオーバーラップする）ように露光
することで、アライメント誤差により配線が断線するこ
とを防ぐことができる。

【００１５】なお、配線パターン３０，３１の幅方向に
幅Ｗのアライメント誤差補償用パターン３２を設ける理
由は、接続部分は２重露光され、線幅が細くなり易いの
で、これを防止するためである。

【００１６】例えば、縮小型投影露光装置（レチクルを
透過した光を縮小して半導体基板を露光する装置）を用
いてつなぎ露光する場合、ウエハの位置を決定するため
のアライメントマークが理想的な場合（マークのエッジ
が正確に検出できる場合）、レチクルの重ね合わせ誤差
は半導体基板上で０．１μｍ以下になるように位置制御
することができる。従って、アライメント誤差補償用の
パターン３２のＬおよびＷは、半導体基板上で０．１乃
至０．３μｍとなるようにレチクルを形成するのが一般
的である。

【００１７】

【発明が解決しようとする課題】このアライメントマー
クは、露光プロセスにおいて何度か形成しなおされるの
が一般的である。アライメントマークを再形成する場
合、以前のアライメントマークが形成されていた場所か
らのずれ（誤差）を生ずる場合があるため、再形成が繰
り返されると、その度に誤差が蓄積されることになる。
その結果、形成しなおされたアライメントマークの断面
形状が理想的であるにも拘わらず、大きなアライメント
誤差が生じることがあるという課題があった。

【００１８】また、同じアライメントマークを用いて露
光を繰り返す場合、ウエハ上のアライメントマークは、
複数回のエッチング処理を経ることになる。そのため、
アライメントマークの断面形状がゆるやかになり、アラ
イメントマークの検出が困難になることから、やはり大
きなアライメント誤差が生ずるという課題があった。

【００１９】また、従来の技術では、接続部分における
配線の断線を防ぐことに主眼が置かれていた。従って、
分割された領域が相互に接近する方向にアライメント誤
差が生じた場合、それぞれの接続部付近に配置されてい
る素子が、相互に接近し、最悪の場合短絡に至るという
課題があった。

【００２０】この様子を図１２に示す。この図は、配線
と素子を含む回路が境界線Ｂ−Ｂ’において接続された
場合を示す図である。この図において、素子５０，５
１、および配線６０，６２を含む左側の回路と、素子５
２，５３、および配線６１，６３を含む右側の回路は、
アライメント誤差補償用のパターン６４，６５が長さＳ
１だけオーバーラップするように重ね合わされている。

【００２１】また、素子５０乃至５３は、左右の回路が
理想的に（アライメント誤差なしに）接続された場合、
それぞれの間隔が等しくなるように配置されている。す
なわち、素子５１と素子５２の間隔Ｓ２と、間隔Ｓ３
（素子５０と素子５１の間隔、または、素子５２と素子
５３の間隔）は等しくなる（Ｓ２＝Ｓ３）。

【００２２】このような回路において、左右の回路が相
互に接近するように水平方向（図１２の左右方向に対応
する）のアライメント誤差が生じた場合、配線６０乃至
６３はオーバーラップする部分が増えるだけなので、何
等影響を受けないが、素子５１と素子５２は、相互に接
近し、最悪の場合ショートに至る可能性がある。

【００２３】本発明は、以上のような状況に鑑みてなさ
れたものであり、所望の回路を複数の領域に分割し、こ
れらをつなぎ露光により半導体装置を形成する際に、２
つの領域が相互に接続される接続部分において、配線が
断線することを防止するだけでなく、素子などが短絡す
ることを防止するものである。

【００２４】

【課題を解決するための手段】請求項１に記載の半導体
装置は、第１のレチクルにより第１のパターンを半導体
基板上に露光形成し、第２のレチクルにより、第１のパ
ターンの一部分と相互に接続するように第２のパターン
を半導体基板上に露光形成することにより得られる半導
体装置において、第１および第２のパターンが相互に接
続する部分に緩衝領域が設けられ、第１および第２のパ
ターンが緩衝領域によって隔離されていることを特徴と
する。

【００２５】請求項５に記載のレチクルは、他のレチク
ルにより露光形成された他のパターンの一部分と相互に
接続するように、所定のパターンを半導体基板上に露光
形成するレチクルにおいて、半導体基板上に露光形成さ
れる所定のパターンを、他のパターンと緩衝領域を介し
て接続させるための部分を備えることを特徴とする。

【００２６】請求項９に記載の投影露光方法は、第１の
レチクルにより第１のパターンを半導体基板上に露光形
成し、第２のレチクルにより、第１のパターンの一部分
と相互に接続するように第２のパターンを半導体基板上
に露光形成する投影露光方法において、第１および第２
のレチクルに、これらにより半導体基板上に露光形成さ
れる第１および第２のパターンを緩衝領域を介して相互
に接続させるための部分を設け、第１および第２のパタ
ーンが緩衝領域を介して相互に接続されるように、半導
体基板と、第１または第２のレチクルの相対的な位置を
制御し、第１または第２のレチクルを介して半導体基板
を露光することを特徴とする。

【００２７】

【発明の実施の形態】図１は、本発明のレチクルの構成
例の概略を示す図である。この実施例では、左右のレチ
クル１００，１０１は、配線を形成するためのパターン
である。この図に示すように、左側のレチクル１００に
は、配線パターン１１１ａ、アライメント誤差補償用パ
ターンとしての領域１１２ａ（長さＬ₁）と領域１１４
ａ（長さＬ₃）、および緩衝領域１１３ａ（長さＬ₂）が
形成されている。

【００２８】また、右側のレチクル１０１にも同様に、
配線パターン１１１ｂ、アライメント誤差補償用パター
ンとしての領域１１２ｂ（長さＬ₄）と領域１１４ｂ
（長さＬ₆）、および緩衝領域１１３ｂ（長さＬ₅）が形
成されている。

【００２９】レチクル１００の領域１１２ａ，１１４
ａ、および緩衝領域１１３ａは、配線パターン１１１ａ
の幅よりも、上下にそれぞれ幅Ｗ₁，Ｗ₂だけ広くなるよ
うに形成されている。また、レチクル１０１の領域１１
２ｂ，１１４ｂ、および緩衝領域１１３ｂも、配線パタ
ーン１１１ｂの幅よりも、上下にそれぞれ幅Ｗ₃，Ｗ₄だ
け広くなるように形成されている。

【００３０】これら２つのレチクル１００，１０１をつ
なぎ露光する場合は、領域１１２ａと緩衝領域１１３
ｂ、および、領域１１２ｂと緩衝領域１１３ａとが相互
に重なるように露光を行う。

【００３１】これら２つのレチクル１００，１０１のパ
ターンが半導体基板上に正確に露光された場合に形成さ
れる配線を図２に示す（なお、理解を容易にするため
に、半導体基板上に形成されてるパターンには、レチク
ル上の対応するパターンと同一の符号が付されてい
る）。

【００３２】図１に示す領域１１２ａと緩衝領域１１３
ｂが重なった部分が、図２に示す領域１２１ｂである。
また、図１に示す領域１１２ｂと緩衝領域１１３ａとが
重なった部分が図２に示す領域１２１ａである。

【００３３】なお、この実施例では、簡単のため、Ｌ₁
＝Ｌ₅＝Ｌ_121b，Ｌ₄＝Ｌ₂＝Ｌ_121aとしてある。

【００３４】以上に示す配線パターンをつなぎ露光する
場合において、アライメント誤差が生じた場合に形成さ
れる配線の状態を以下に説明する。

【００３５】ここで、簡単のため、Ｌ₁乃至Ｌ₆＝Ｌと
し、また、起こり得る最大のアライメント誤差もＬとす
る。

【００３６】図３は、つなぎ露光の際に、配線の長さ方
向（図３の左右方向に対応する）に最大のアライメント
誤差Ｌが生じた場合の状態を示す図である。図３（ａ）
は、レチクル１００，１０１が相互に離れる方向に最大
アライメント誤差Ｌが生じた場合（レチクル１００が左
方向にＬだけ移動し、レチクル１０１が右方向にＬだけ
移動した場合）を示している。この場合では、図２と比
較して明らかなように、左側の配線１１１ａ、領域１１
２ａ，１１４ａ、および、緩衝領域１１３ａが左方向へ
Ｌだけ移動し、また、右側の配線１１１ｂ、領域１１２
ｂ，１１４ｂ、および、緩衝領域１１３ｂが右方向へＬ
だけ移動して形成されている。

【００３７】このような最大アライメント誤差が生じた
場合でも、領域１１２ａと領域１１２ｂの先端部が接し
ているため、断線には至らない。

【００３８】図３（ｂ）は、レチクル１００，１０１が
相互に接近する方向へ最大アライメント誤差Ｌが生じた
場合（レチクル１００が右方向にＬだけ移動し、レチク
ル１０１が左方向にＬだけ移動した場合）を示してい
る。この場合では、図２と比較して明らかなように、左
側の配線１１１ａ、領域１１２ａ，１１４ａ、および、
緩衝領域１１３ａが右方向へＬだけ移動し、また、右側
の配線１１１ｂ、領域１１２ｂ，１１４ｂ、および、緩
衝領域１１３ｂが左方向へＬだけ移動して形成されてい
る。

【００３９】このような最大アライメント誤差が生じた
場合は、配線パターン１１１ａと１１１ｂの先端部が接
する状態となる。従って、この場合でも、配線が断線す
る恐れはない。

【００４０】図４は、配線の長さ方向に加えて、幅方向
（図４の上下方向に対応する）にもアライメント誤差が
生じた場合に形成される配線を示す図である。

【００４１】ここで、簡略化のため、Ｗ₁乃至Ｗ₄＝Ｗと
し、また、幅方向に生じ得る最大アライメント誤差もＷ
とする。

【００４２】図４（ａ）は、左右の配線が長さ方向に離
れるように長さ方向の最大アライメント誤差Ｌが生じる
と共に、右側の配線が上へ、左側の配線が下へ、それぞ
れ移動するように幅方向の最大アライメント誤差Ｗが生
じた場合を示している。

【００４３】このような場合でも、領域１１２ａと１１
２ｂの先端部が相互に接しているので、これらの配線の
電気的接続は確保されている。また、領域１１２ａと１
１２ｂとが接触する部分の幅は、配線の幅よりも広い
（配線の幅＋Ｗである）ので、電気的な接続は十分に確
保される。

【００４４】図４（ｂ）は、配線が長さ方向に接近する
ように長さ方向の最大アライメント誤差Ｌが生じると同
時に、右側の配線が上へ、また、左側の配線が下へ、そ
れぞれ移動するように幅方向の最大アライメント誤差Ｗ
が生じた場合の状態を示している。

【００４５】この場合においても、図４（ａ）の場合と
同様に、左右の配線が接する部分の幅は、配線の幅＋Ｗ
であるので、前述のように、十分な電気的な接続が確保
される。

【００４６】ところで、レチクル１００，１０１が配線
１１１ａ，１１１ｂに対応するパターンだけしか有して
いない場合（領域１１２ａ，１１２ｂ，１１４ａ，１１
４ｂ、および緩衝領域１１３ａ，１１３ｂを有していな
い場合）に、図４（ｂ）に示すようなアライメント誤差
が生じると、接続部分の幅は、配線１１１ａ，１１１ｂ
の幅よりも狭くなる。配線１１１ａ，１１１ｂの幅は、
半導体装置のサイズを小型化するために可能な限り狭く
設定されているため、幅が配線の幅よりも狭くなった部
分は、ストレスマイグレーションや、エレクトロマイグ
レーションなどにより、断線に至る可能性が大きくな
る。しかしながら、本実施例によれば、長さ方向の最大
アライメント誤差Ｌと幅方向の最大アライメント誤差Ｗ
が同時に生じた場合でも、接続部分の幅が配線１１１
ａ，１１１ｂの幅よりも狭くなることはないので、この
ようなことは抑制される。

【００４７】次に、本発明を実際の半導体装置に応用す
る場合について具体例を挙げて説明する。

【００４８】図５は、２次元イメージセンサである高精
細度撮像装置の構成の一例を示す図である。以下では、
先ず、この高精細度撮像装置について簡単に説明し、続
いて、この装置を２回のつなぎ露光により形成する場合
について説明する。

【００４９】この図では、簡略化のため、単位画素１５
０と、これを駆動するための垂直走査回路５００、水平
走査回路５２０、リセット回路、およびバイアス回路が
示してある。実際の高精細度撮像装置では、単位画素１
５０が画面を構成する画素の数だけ含まれている。

【００５０】単位画素１５０は、増幅型の画素であり、
埋め込み型フォトダイオード１５１（以下、ＢＰＤ１５
１という）、接合型電界効果トランジスタ１５３（以
下、Ｊ−ＦＥＴ１５３という）、ｐチャネルＭＯＳ−Ｆ
ＥＴ１５２（以下、ＱＴＧ１５２という）、およびｐチ
ャネルＭＯＳ−ＦＥＴ１５４（以下、ＱＲＳＧ１５４と
いう）から構成されている。

【００５１】なお、図中に多数示されているｐチャネル
ＭＯＳ−ＦＥＴは、スイッチとして用いられている。こ
れらのＭＯＳ−ＦＥＴのソースおよびドレインは、電極
として作用する。

【００５２】ＢＰＤ１５１のカソードは、電源とＪ−Ｆ
ＥＴ１５３のドレインに接続されており、アノードは、
ＱＴＧ１５２の一方の電極に接続されている。ＱＴＧ１
５２の他方の電極は、Ｊ−ＦＥＴ１５３のゲートと、Ｑ
ＲＳＧ１５４の一方の電極に接続されている。Ｊ−ＦＥ
Ｔ１５３のソースは、共通ソースライン５１１を介して
図示せぬ他のＪ−ＦＥＴと接続されると共に、ＭＯＳ−
ＦＥＴ５１０（以下、ＱＲＳＴＶ５１０という）の一方
の電極と接続されている。

【００５３】ＱＴＧ１５２，ＱＲＳＧ１５４の状態
（“ＯＮ”または“ＯＦＦ”の状態）を制御するゲート
パルスφＴＧ，φＲＳＧは、それぞれ、ゲートライン５
０１，５０２を介して、垂直走査回路５００から供給さ
れる。Ｊ−ＦＥＴ１５３の状態を制御するゲート電位φ
ＲＳＤは、ＱＲＳＧ１５４を介して、リセットドレイン
ライン５０３から供給される。

【００５４】ＭＯＳ−ＦＥＴ５１０，５１２，５１３，
５２２，５２３は、信号線または、コンデンサの電圧を
所定のタイミングでリセットするようになされている。
また、ＭＯＳ−ＦＥＴ５１６，５１７は、水平走査回路
５２０からの駆動信号に同期して、光信号、または、暗
信号を所定のタイミングで出力するようになされてい
る。

【００５５】光信号蓄積用コンデンサ５１４（以下、Ｃ
ＴＳ５１４という）、および暗信号蓄積用コンデンサ５
１５（以下、ＣＴＤ５１５という）は、それぞれ、光信
号と暗信号に対応する電荷を蓄積するようになされてい
る。

【００５６】出力アンプ５２４，５２５は、ＣＴＳ５１
５，ＣＴＤ５１４に蓄積された、光信号と暗信号をそれ
ぞれ装置の外部へ出力するようになされている。

【００５７】単位画素１５０のＪ−ＦＥＴ１５３のソー
スは、共通ソースライン５１１を介して、ＭＯＳ−ＦＥ
Ｔ５１２，５１３（以下、ＱＴＳ５１２、ＱＴＤ５１３
という）の他方の電極と接続されている。ＱＴＳ５１
２，ＱＴＤ５１３は、それぞれφＴＳとφＴＤにより駆
動されるようになされている。ＱＴＳ５１２の一方の電
極は、ＣＴＳ５１４と、水平選択用ＭＯＳ−ＦＥＴ５１
６（以下、ＱＨＳ５１６という）の他方の電極に接続さ
れている。一方、ＱＴＤ５１３の一方の電極は、ＣＴＤ
５１５と、水平選択用ＭＯＳ−ＦＥＴ５１７（以下，Ｑ
ＨＤ５１７という）の他方の電極に接続されている。

【００５８】ＱＨＳ５１６，ＱＨＤ５１７のゲートは互
いに接続され、水平駆動ライン５２１を介して水平走査
回路５２０に接続されている。また、ＱＨＤ５１７，Ｑ
ＨＳ５１６の一方の電極は、それぞれ、水平読み出しラ
イン５１８，５１９を介して、水平リセットＭＯＳ−Ｆ
ＥＴ５２２，５２３（以下、ＱＲＳＴＨ５２２，５２３
という）の一方の電極と接続されると共に、出力アンプ
５２４，５２５に接続されている。

【００５９】以下に、以上の例の動作について説明す
る。

【００６０】図６は、図５に示す主要部分の信号のタイ
ミングを示すタイミングチャートである。図６の時刻ｔ
₁では、φＴＧ（図６（ａ））が“Ｈ”の状態（ＱＴＧ
１５２が“ＯＦＦ”の状態）であり、また、φＲＳＧ
（図６（ｂ））が“Ｌ”の状態（ＱＲＳＧ１５４が“Ｏ
Ｎ”の状態）であるので、Ｊ−ＦＥＴ１５３のゲート電
位が、φＲＳＤ（図６（ｃ））の状態（“Ｈ”の状態）
にリセットされる。このとき、φＲＳＴＶ（図６
（ｄ））は、“Ｈ”の状態（ＱＲＳＴＶ５１０が“Ｏ
Ｎ”の状態であるので、各単位画素１５０のＪ−ＦＥＴ
１５３のソースを垂直方向に共通接続するソースライン
５１１の電位は、ＱＲＳＴＶ５１０を介して、垂直リセ
ット電位ＶＲＳＴＶにリセットされる。

【００６１】時刻ｔ₂においては、φＴＤ（図６
（ｅ））が“Ｈ”の状態に変化するので、その結果、電
荷転送用ＱＴＤ５１３が“ＯＮ”の状態になり、単位画
素１５０の暗信号を蓄積するＣＴＤ５１５の電位を、ソ
ースライン５１１、ＱＲＳＴＶ５１０を介して初期化す
る。

【００６２】時刻ｔ₃においては、φＲＳＴＶ（図６
（ｄ））がある所定の期間“Ｌ”の状態になるので、Ｑ
ＲＳＴＶ５１０が“ＯＦＦ”の状態となり、Ｊ−ＦＥＴ
１５３がソースフォロワ動作を行い、単位画素１５０の
暗信号がＣＴＤ５１５に蓄積される。

【００６３】なお、単位画素１５０は増幅型の画素であ
るので、暗信号の主要成分は、Ｊ−ＦＥＴ１５３の直流
オフセット信号である。従って、ＣＴＤ５１５には、Ｊ
−ＦＥＴ１５３の直流オフセット信号に比例した電荷が
蓄積されることになる。

【００６４】時刻ｔ₄においては、φＴＤ（図６
（ｅ））が“Ｌ”の状態になり、ＱＴＤ５１３が“ＯＦ
Ｆ”の状態になる。また、φＲＳＴＶ（図６（ｄ））が
“Ｈ”の状態になり、ＱＲＳＴＶ５１０が“ＯＮ”にな
るので、ＣＴＤ５１５に蓄積された暗信号に対応する電
荷を保持したままで、垂直ソースライン５１１の電位を
ＶＲＳＴＶに初期化する。更に、φＴＧ（図６（ａ））
が“Ｌ”の状態に変化するので、ＱＴＧ１５２が“Ｏ
Ｎ”の状態になり、ＢＰＤ１５１が光電変換により所定
の期間に蓄積した電荷をＪ−ＦＥＴ１５３のゲートに転
送する。

【００６５】時刻ｔ₅においては、φＴＧ（図６
（ａ）），φＴＳ（図６（ｆ））が“Ｈ”の状態に変化
するので、ＱＴＧ１５２が“ＯＦＦ”の状態となり、光
信号転送用ＱＴＳ５１２が“ＯＮ”の状態となり、ＣＴ
Ｓ５１４の電位を、ＱＴＳ５１２、垂直ソースライン５
１１、ＱＲＳＴＶ５１０を介して初期化する。

【００６６】時刻ｔ₆においては、φＲＳＴＶ（図６
（ｄ））が“Ｌ”の状態になるので、Ｊ−ＦＥＴ１５３
のソースフォロワ動作が再度行われ、Ｊ−ＦＥＴ１５３
のゲートに蓄積されている電荷（光電変換された電荷）
が、Ｊ−ＦＥＴ１５３、垂直ソースライン５１１、ＱＴ
Ｓ５１２を介して、ＣＴＳ５１４に蓄積される。

【００６７】時刻ｔ₇においては、φＲＳＧ（図６
（ｂ））が“Ｌ”の状態になり、ＱＲＳＧ１５４が“Ｏ
Ｎ”になって、Ｊ−ＦＥＴ１５３のゲート電位が、φＲ
ＳＤ（図６（ｃ））の状態（“Ｌ”の状態）にリセット
される。また、このとき、φＲＳＴＶ（図６（ｄ））
は、“Ｈ”の状態になり、ＱＲＳＴＶ５１０が“ＯＮ”
になるので、垂直ソースライン５１１は、電位ＶＲＳＴ
Ｖにリセットされる。更に、φＲＳＴＨ（図６（ｇ））
が“Ｈ”の状態となるので、ＱＲＳＴＨ５２２，５２３
の双方が“ＯＮ”の状態になるので、水平読み出しライ
ン５１８，５１９の電位が接地電位にリセットされる。

【００６８】時刻ｔ₈においては、φＲＳＴＨ（図６
（ｇ））が“Ｌ”の状態となり、ＱＲＳＴＨ５２２，５
２３が“ＯＦＦ”の状態となり、水平走査回路５２０か
ら水平駆動パルスφＨＡ（図６（ｈ））が水平駆動ライ
ン５２１を介して、ＱＨＳ５１６，ＱＨＤ５１７に印可
され、ＱＨＳ５１６，ＱＨＤ５１７が“ＯＮ”の状態に
なり、ＣＴＳ５１４，ＣＴＤ５１５の電位（光信号と暗
信号に対応する電位）は、水平読み出しライン５１９，
５１８、および、出力アンプ５２５，５２４を介して、
ＶＯＳ，ＶＯＤとして装置の外部へ出力される。

【００６９】時刻ｔ₉，ｔ₁₀、および、ｔ₁₁，ｔ₁₂にお
いては、それぞれ、ｔ₇，ｔ₈の場合と同様の動作が繰り
返される。すなわち、ｔ₇，ｔ₈において信号が読み出さ
れた単位画素１５０の次に配置されている単位画素（図
示せず）から、水平駆動パルスφＨＢ（図６（ｉ））に
同期して信号を読み出し、更に、その次に配置される単
位画素１５０から、水平駆動パルスφＨＣ（図６
（ｊ））に同期して信号を読み出す。読み出された信号
は、出力アンプ５２５，５２４を介して装置の外部へ順
次出力される。

【００７０】以上に示す高精細度撮像装置の単位画素１
５０は、そのサイズが、例えば、１５．０μｍ×１５．
０μｍであるとし、水平および垂直方向にそれぞれ、１
６００×１０００個配置されているとすると、受光部２
０（図１０参照）の大きさは、水平方向に２４ｍｍ（＝
１５．０μｍ×１６００）、垂直方向に１５ｍｍ（＝１
５．０μｍ×１０００）程度となる。従って、水平走査
回路２１、垂直走査回路２２，２３、およびリセット／
定電流／バイアス回路２４を配置するために、受光部２
０の上下左右に１ｍｍ程度の幅の領域が必要であるとす
ると、この高精細度撮像装置のサイズは、水平方向に２
６ｍｍ、垂直方向に１７ｍｍ程度の大きさとなる。

【００７１】縮小型投影露光装置の最大露光領域１０の
直径（図９参照）は、通常、１５ｍｍ乃至２２ｍｍ程度
であるので、この高精細度撮像装置を１度の露光で形成
することはできない。従って、このような高精細度撮像
装置を製造する場合、つなぎ露光を行う必要が生ずる。

【００７２】そこで、本実施例では、図５に示す回路
を、境界線Ｂ−Ｂ’により、左右２つの領域に分割し、
それぞれの回路のパターンを有するレチクルを形成し、
これら２つのレチクルを順次露光することにより、高精
細度撮像装置を形成する。

【００７３】図５に示す回路では、配線だけでなく、様
々な素子が含まれているため、このような回路に本発明
を適用する場合について、以下に説明する。

【００７４】図７は、配線６０乃至６３と共に、素子５
０乃至５３をつなぎ露光により半導体基板上に形成した
場合を模式的に示した図である。この図において、素子
５０乃至５３は、それぞれの素子が等間隔（Ｓ３）にな
るように配置されているが、接続部分Ｂ−Ｂ’では、幅
Ｓ４の緩衝領域Ｃ−Ｃ’−Ｄ’−Ｄが挿入されるので、
素子５１と素子５２の間隔は、Ｓ３＋Ｓ４（＝Ｓ３／２
＋Ｓ４＋Ｓ３／２）となる。

【００７５】また、配線６０乃至６３の接続部分には、
素子の場合と同様に、幅Ｓ４の緩衝領域が挿入されるた
め、配線６０と配線６１、または、配線６２と配線６３
は、Ｓ４の間隔を隔てて配置され、緩衝領域用のパター
ン（または、アライメント誤差補償パターン）６４，６
５を介して相互に接続される。

【００７６】この場合、左右の回路が相互に接近する方
向にアライメント誤差Ｌが生じた場合、従来の例（図１
２参照）では、素子５１と素子５２の間隔Ｓ２が、Ｌよ
りも狭い（Ｓ２≦Ｌ）場合は、これらの素子が短絡する
ことになる。しかし、本実施例によれば、緩衝領域Ｃ−
Ｃ’−Ｄ’−Ｄの幅Ｓ４（≧Ｌ）があるため、これらの
素子の短絡を防止することができる。

【００７７】次に、どの程度の緩衝領域が必要であるか
を説明する。

【００７８】ここでは、半導体装置製造工程の終わりに
近い工程である、アルミニウムなどの金属による配線工
程を例に挙げて説明する。

【００７９】縮小型投影露光装置を用いて露光を行う場
合、レチクルと半導体基板との相対的な位置を決定する
ために半導体基板上に形成されているアライメントマー
クが理想的な形状を保つように、このアライメントマー
クを数回形成しなおすことが一般的に行われている。

【００８０】仮に、アライメントマークが３回形成し直
される場合を例として考える。この場合、第１番目のア
ライメントマークを形成する際に生ずる位置の誤差は、
通常０．１μｍ程度である。第２、第３番目のアライメ
ントマークを形成する場合も、以前のアライメントマー
クから同様に０．１μｍ程度の位置の誤差を生ずること
になる。このとき、合計３回のアライメントマークが形
成しなおされた場合の位置の誤差は、以下の式で表され
る。｛（０．１０）²＋（０．１０）²＋（０．１０）²｝^1/2
＝０．１７３２μｍ

【００８１】若干の余裕を見込んで、アライメントマー
クを形成する際の誤差が０．１５μｍ程度とすると、位
置の誤差は以下のようになる。｛（０．１５）²＋（０．１５）²＋（０．１５）²｝^1/2
＝０．２５９８μｍ

【００８２】以上の結果から、それぞれのレチクルに対
して、０．２μｍ乃至０．３μｍ程度の幅を有する緩衝
領域を形成することが妥当であると考えられる。

【００８３】また、同様のことは、アライメント誤差補
償用のパターンについても適用することができる。すな
わち、それぞれのレチクルに形成されるアライメント誤
差補償用のパターンの幅も、０．２μｍ乃至０．３μｍ
程度であることが望ましい。

【００８４】以上の結果に基づき、図１に示すレチクル
１００，１０１のアライメント誤差補償用パターンであ
る領域１１２ａ，１１２ｂ，１１４ａ，１１４ｂのそれ
ぞれの幅Ｌ₁，Ｌ₄，Ｌ₃，Ｌ₆を全て０．３μｍとし、ま
た、緩衝領域１１３ａ，１１３ｂのそれぞれの幅Ｌ₂，
Ｌ₅も同様に０．３μｍとした場合について考える。こ
の場合、左右のレチクル１００，１０１がアライメント
誤差なしに接続され、半導体基板上に図２に示す配線が
形成された場合、接続部分にＬ_121a＋Ｌ_121b＝０．６μ
ｍの幅の緩衝領域が形成されることになる。

【００８５】同様に、図７に示す回路を形成するための
図示せぬ２つのレチクルの各々に形成されている緩衝領
域と、アライメント誤差補償用パターンの幅をそれぞれ
０．３μｍとした場合、基板上に形成される緩衝領域の
幅Ｓ４は、０．６μｍとなる。この場合、接続部Ｂ−
Ｂ’を挟んで形成される素子５１，５２は、緩衝領域が
形成されない場合と比べてＳ４（＝０．６μｍ）だけ間
隔が広くなる。

【００８６】この例から推察できるように、例えば、図
１０に示す高精細度撮像装置を境界線Ｈ−Ｈ’で左右に
分割し、これらを緩衝領域を隔てて再度接続する場合、
境界線Ｈ−Ｈ’を挟んで配置される図示せぬ受光素子
（図７の素子５１，５２に対応する）は、緩衝領域の間
隔（Ｓ４に対応する）だけ、素子の間隔がもとの間隔
（Ｓ３に対応する）よりも広くなる。

【００８７】従って、この場合、画素ピッチが接続部分
だけ他の部分とは異なることになり、空間サンプリング
ポイントがこの部分においてずれを生ずるが、この程度
のサンプリングポイントのずれは、画像を取り込み、表
示する上で、実用上殆ど問題がない。

【００８８】図８は、本発明のレチクルの更に詳細な構
成の一例を示す図である。図８（ａ）に示すレチクル
は、図１のレチクル１００に対応しており、また、図８
（ｂ）に示すレチクルは、図１のレチクル１０１に対応
している。また、図８（ａ）に示す配線パターン１１１
ａ、アライメント誤差補償用パターンである領域１１２
ａ，１１４ａ、および緩衝領域１１３ａは、図１におい
て同一の符号が付してある領域に対応している。図８
（ｂ）に示す、配線パターン１１１ｂ、アライメント誤
差補償用パターンである領域１１２ｂ，１１４ｂ、およ
び緩衝領域１１３ｂも、図１において同一の符号が付し
てある領域に対応している。

【００８９】更に、図８（ａ）に示す遮光帯１６１ａ、
および図８（ｂ）に示す遮光帯１６１ｂは、縮小型露光
装置のブラインドを設定するために形成されており、レ
チクル上で、６ｍｍ程度の幅を有している。

【００９０】これらのレチクルを用いてつなぎ露光を行
う場合、先ず、図８（ａ）に示すレチクルにより半導体
基板を露光する。続いて、図８（ａ）の領域１１３ａと
図８（ｂ）の緩衝領域１１２ｂとが相互に重なるように
図８（ｂ）に示すレチクルの位置を調節し、第２回目の
露光を行う。この様なステップを経ることにより、図２
に示す配線を半導体基板上に形成することができる。

【００９１】なお、半導体基板上において、第１回目と
第２回目の露光において、２回とも露光される領域は、
２重露光領域と呼ばれるが、この２重露光領域は、アラ
イメント誤差補償用パターン、緩衝領域、および、遮光
帯の形状により決定されることになる。前述のように、
２重露光領域に形成されるパターンは、一般的にその幅
が狭くなるので、断線などが生じないように、アライメ
ント誤差補償用パターン、緩衝領域、および、遮光帯の
形状を決定することが望ましい。

【００９２】

【発明の効果】請求項１に記載の半導体装置によれば、
第１および第２のパターンが相互に接続する部分に緩衝
領域を設け、第１および第２のパターンが緩衝領域によ
って隔離されるようにしたので、接触不良や短絡等によ
り半導体装置が故障する確率を下げることができる。

【００９３】請求項５に記載のレチクルによれば、半導
体基板上に露光形成される所定のパターンに、他のパタ
ーンと緩衝領域を介して接続させるための部分を形成す
るようにしたので、レチクルの重ね合わせの精度が低い
場合でも、形成される回路パターンが短絡したり、断線
したりすることが抑制することができる。

【００９４】請求項９に記載の投影露光方法によれば、
第１および第２のレチクルに、これらにより半導体基板
上に露光形成される第１および第２のパターンを緩衝領
域を介して相互に接続させるための部分を設け、第１お
よび第２のパターンが緩衝領域を介して相互に接続され
るように、半導体基板と、第１または第２のレチクルの
相対的な位置を制御し、第１または第２のレチクルを介
して、半導体基板を露光するようにしたので、信頼性の
高い半導体装置を簡単に製造することができる。

【図面の簡単な説明】

【図１】本発明のレチクルの構成の一例の概略を示す図
である。

【図２】図１に示すレチクルにより半導体基板上に形成
される配線の一例を示す図である。

【図３】図１に示すレチクルにより半導体基板上に形成
される配線の他の一例を示す図である。

【図４】図１に示すレチクルにより半導体基板上に形成
される配線の更に他の一例を示す図である。

【図５】高精細度撮像装置の構成の一例を示す回路図で
ある。

【図６】図５の回路図の主要部分の信号のタイミングを
示すタイミングチャートである。

【図７】本発明の半導体装置の構成の一例を示す図であ
る。

【図８】本発明のレチクルの構成の一例を示す図であ
る。

【図９】レチクルと最大露光領域の関係を示す図であ
る。

【図１０】高精細度撮像装置をつなぎ露光により形成す
る際の、回路の分割の一態様を示す図である。

【図１１】従来のレチクルの一例を示す図である。

【図１２】従来の半導体装置の一例を示す図である。

【符号の説明】

１１レチクル１２最大露光領域２０受光部２２，２３垂直走査回路２４リセット／定電流／バイアス回路３０，３１配線パターン３２アライメント誤差補償用パターン５０乃至５３素子６０乃至６３配線パターン６４，６５アライメント誤差補償用パターン１１２ａ，ｂアライメント誤差補償用パターン１１３ａ，ｂ緩衝領域１１４ａ，ｂアライメント誤差補償用パターン

Claims

【特許請求の範囲】

【請求項１】第１のレチクルにより第１のパターンを
半導体基板上に露光形成し、第２のレチクルにより、前
記第１のパターンの一部分と相互に接続するように第２
のパターンを前記半導体基板上に露光形成することによ
り得られる半導体装置において、前記第１および第２のパターンが相互に接続する部分に
緩衝領域が設けられ、前記第１および第２のパターンが
前記緩衝領域によって隔離されていることを特徴とする
半導体装置。
【請求項２】前記第１および第２のパターンは、前記
接続部分以外の部分において、第１の間隔を隔てて配置
された複数の素子を含み、前記接続部分においては、前記素子の前記間隔が前記緩
衝領域の間隔だけ前記第１の間隔より長いことを特徴と
する請求項１に記載の半導体装置。
【請求項３】前記第１および第２のパターンの間で所
定の信号を授受するための前記第１のパターンから伸長
する接続線と、前記第２のパターンから伸長する接続線
が、前記緩衝領域上において相互に接続されていること
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】前記第１および第２のパターンを隔離す
る前記緩衝領域の幅が、前記第１および第２のパターン
を露光形成する際に生ずるアライメント誤差に応じて設
定されていることを特徴とする請求項１、２または３に
記載の半導体装置。
【請求項５】他のレチクルにより露光形成された他の
パターンの一部分と相互に接続するように、所定のパタ
ーンを半導体基板上に露光形成するレチクルにおいて、前記半導体基板上に露光形成される前記所定のパターン
を、前記他のパターンと緩衝領域を介して接続させるた
めの部分を備えることを特徴とするレチクル。
【請求項６】前記所定のパターンには、前記半導体基
板上の前記緩衝領域上においても、前記他のパターンと
の間で所定の信号を授受する接続線を形成するための部
分が配置されていることを特徴とする請求項５に記載の
レチクル。
【請求項７】前記接続線を形成するための前記部分
は、前記接続線の長さ方向にアライメント誤差補償用の
部分が形成されていることを特徴とする請求項６に記載
のレチクル。
【請求項８】前記接続線を形成するための前記部分
は、前記接続線の幅方向にアライメント誤差補償用の部
分が形成されていることを特徴とする請求項６または７
に記載のレチクル。
【請求項９】第１のレチクルにより第１のパターンを
半導体基板上に露光形成し、第２のレチクルにより、前
記第１のパターンの一部分と相互に接続するように第２
のパターンを前記半導体基板上に露光形成する投影露光
方法において、前記第１および第２のレチクルに、これらにより前記半
導体基板上に露光形成される前記第１および第２のパタ
ーンを緩衝領域を介して相互に接続させるための部分を
設け、前記第１および第２のパターンが前記緩衝領域を介して
相互に接続されるように、前記半導体基板と、前記第１
または第２のレチクルの相対的な位置を制御し、前記第１または第２のレチクルを介して前記半導体基板
を露光することを特徴とする投影露光方法。