JPH09251335A - 消費電力低減回路 - Google Patents
消費電力低減回路Info
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- JPH09251335A JPH09251335A JP8058935A JP5893596A JPH09251335A JP H09251335 A JPH09251335 A JP H09251335A JP 8058935 A JP8058935 A JP 8058935A JP 5893596 A JP5893596 A JP 5893596A JP H09251335 A JPH09251335 A JP H09251335A
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- JP
- Japan
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- circuit
- lsi
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Abstract
(57)【要約】
【課題】 ＬＳＩのディセーブル時にバスからのコント
ロール信号等に起因して、漏れ電流が発生し電力を消費
してしまうことがある。 【解決手段】 ＬＳＩ３が不使用であるものとすると、
入力端子４を介して入力される電源制御信号により電源
スイッチ２がオフとされる。この電源スイッチ２のオフ
により電源１のＬＳＩ３への供給が遮断される。電源制
御信号は遅延回路５により所定時間遅延された後、リセ
ット生成回路６及びマスク回路７にそれぞれ供給され
る。リセット生成回路６は入力信号の立ち上がりで動作
するように構成されているので動作しない。マスク回路
７は、電源スイッチ２の遮断後、遅延回路５の遅延時間
経過後は、ＬＳＩ３へはバスからの入力信号８も供給が
遮断されるため、バスからの入力信号８がハイレベルで
入力されていたとしても、電源による電流のみならず漏
れ電流も発生しない。
ロール信号等に起因して、漏れ電流が発生し電力を消費
してしまうことがある。 【解決手段】 ＬＳＩ３が不使用であるものとすると、
入力端子４を介して入力される電源制御信号により電源
スイッチ２がオフとされる。この電源スイッチ２のオフ
により電源１のＬＳＩ３への供給が遮断される。電源制
御信号は遅延回路５により所定時間遅延された後、リセ
ット生成回路６及びマスク回路７にそれぞれ供給され
る。リセット生成回路６は入力信号の立ち上がりで動作
するように構成されているので動作しない。マスク回路
７は、電源スイッチ２の遮断後、遅延回路５の遅延時間
経過後は、ＬＳＩ３へはバスからの入力信号８も供給が
遮断されるため、バスからの入力信号８がハイレベルで
入力されていたとしても、電源による電流のみならず漏
れ電流も発生しない。
Description
【０００１】
【発明の属する技術分野】本発明は消費電力低減回路に
係り、特に不使用時の大規模集積回路（ＬＳＩ）の消費
電力を低減する低減回路に関する。
係り、特に不使用時の大規模集積回路（ＬＳＩ）の消費
電力を低減する低減回路に関する。
【０００２】
【従来の技術】従来より、ＬＳＩを使用する装置におい
て、ＬＳＩの消費電力を低減するために、ＬＳＩが未使
用である間は供給電源を遮断する消費電力低減回路が組
み込まれている。図４はこの従来の消費電力低減回路の
一例の回路図を示す。この消費電力低減回路は、同図に
示すように、供給電源１からの電源電圧を、電源スイッ
チ２を介してＬＳＩ３の電源端子に供給すると共に、電
源スイッチ２を入力端子４よりの電源スイッチ２のスイ
ッチング信号でオン・オフ制御する構成である。
て、ＬＳＩの消費電力を低減するために、ＬＳＩが未使
用である間は供給電源を遮断する消費電力低減回路が組
み込まれている。図４はこの従来の消費電力低減回路の
一例の回路図を示す。この消費電力低減回路は、同図に
示すように、供給電源１からの電源電圧を、電源スイッ
チ２を介してＬＳＩ３の電源端子に供給すると共に、電
源スイッチ２を入力端子４よりの電源スイッチ２のスイ
ッチング信号でオン・オフ制御する構成である。
【０００３】このように構成された従来の消費電力低減
回路において、ＬＳＩ３の使用時には、電源スイッチ２
を入力端子４よりのスイッチング信号によりオンに制御
して、供給電源１からの電源電圧を電源スイッチ２を通
してＬＳＩ３の電源端子に印加してＬＳＩ３を動作可能
状態とし、ＬＳＩ３に入力されるバスからの入力信号８
の処理を可能としている。
回路において、ＬＳＩ３の使用時には、電源スイッチ２
を入力端子４よりのスイッチング信号によりオンに制御
して、供給電源１からの電源電圧を電源スイッチ２を通
してＬＳＩ３の電源端子に印加してＬＳＩ３を動作可能
状態とし、ＬＳＩ３に入力されるバスからの入力信号８
の処理を可能としている。
【０００４】ここで、ＬＳＩ３の不使用時には、入力端
子４より入力されるスイッチング信号により電源スイッ
チ２をオフに制御することにより、供給電源１からＬＳ
Ｉ３に供給される電源電圧の供給を電源スイッチ２によ
り遮断する。これにより、ＬＳＩ３自身での消費電流を
低減することができる。
子４より入力されるスイッチング信号により電源スイッ
チ２をオフに制御することにより、供給電源１からＬＳ
Ｉ３に供給される電源電圧の供給を電源スイッチ２によ
り遮断する。これにより、ＬＳＩ３自身での消費電流を
低減することができる。
【０００５】
【発明が解決しようとする課題】しかるに、上記の従来
の消費電力低減回路では、不使用時のＬＳＩ３自身への
供給電源を遮断しても、ＬＳＩ３のディセーブル時にバ
スからのコントロール信号等の入力信号８がハイレベル
で入力されていると、漏れ電流として発生し電力を消費
してしまい、消費電力低減効果が不十分である。これ
は、ＬＳＩ３自身への供給電源１以外の信号に対して漏
れ電流を防ぐ対策が施されていなかったからである。
の消費電力低減回路では、不使用時のＬＳＩ３自身への
供給電源を遮断しても、ＬＳＩ３のディセーブル時にバ
スからのコントロール信号等の入力信号８がハイレベル
で入力されていると、漏れ電流として発生し電力を消費
してしまい、消費電力低減効果が不十分である。これ
は、ＬＳＩ３自身への供給電源１以外の信号に対して漏
れ電流を防ぐ対策が施されていなかったからである。
【０００６】本発明は上記の点に鑑みなされたもので、
ＬＳＩとの接続バス上でＬＳＩへの無用な電流の流入を
制御することにより、消費電力をより低減できる消費電
力低減回路を提供することを目的とする。
ＬＳＩとの接続バス上でＬＳＩへの無用な電流の流入を
制御することにより、消費電力をより低減できる消費電
力低減回路を提供することを目的とする。
【０００７】また、本発明の他の目的は、集積回路の電
源供給後適切に集積回路を動作開始し得る消費電力低減
回路を提供することにある。
源供給後適切に集積回路を動作開始し得る消費電力低減
回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明は上記の目的を達
成するため、集積回路への供給電源を、電源制御信号に
より使用時には印加し、不使用時には遮断する電源スイ
ッチと、電源制御信号を遅延する遅延回路と、遅延回路
の出力遅延電源制御信号により、集積回路へのバスから
の入力信号の供給を、集積回路の不使用時に遮断するマ
スク回路とを有する構成としたものである。
成するため、集積回路への供給電源を、電源制御信号に
より使用時には印加し、不使用時には遮断する電源スイ
ッチと、電源制御信号を遅延する遅延回路と、遅延回路
の出力遅延電源制御信号により、集積回路へのバスから
の入力信号の供給を、集積回路の不使用時に遮断するマ
スク回路とを有する構成としたものである。
【０００９】この発明では、集積回路の不使用時は集積
回路への供給電源が電源スイッチにより遮断されると共
に、マスク回路によりバスからの集積回路への入力信号
も、遅延回路の遅延時間経過後に遮断されるため、バス
からの入力信号がハイレベルであっても、集積回路に漏
れ電流が発生することを防止できる。
回路への供給電源が電源スイッチにより遮断されると共
に、マスク回路によりバスからの集積回路への入力信号
も、遅延回路の遅延時間経過後に遮断されるため、バス
からの入力信号がハイレベルであっても、集積回路に漏
れ電流が発生することを防止できる。
【００１０】また、本発明は遅延回路の出力遅延電源制
御信号により集積回路の使用開始後に集積回路をリセッ
トするリセット信号を発生するリセット生成回路を有す
ることを特徴とする。これにより、集積回路の不使用時
から使用開始直後にリセット信号により集積回路は初期
状態に設定され、かつ、バスからの入力信号が入力され
る。
御信号により集積回路の使用開始後に集積回路をリセッ
トするリセット信号を発生するリセット生成回路を有す
ることを特徴とする。これにより、集積回路の不使用時
から使用開始直後にリセット信号により集積回路は初期
状態に設定され、かつ、バスからの入力信号が入力され
る。
【００１１】ここで、リセット信号は遅延回路の出力遅
延電源制御信号により集積回路の使用開始後に、マスク
回路を通して集積回路へ供給するようにしてもよい。
延電源制御信号により集積回路の使用開始後に、マスク
回路を通して集積回路へ供給するようにしてもよい。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して、詳細に説明する。
て、図面を参照して、詳細に説明する。
【００１３】図１は本発明になる消費電力低減回路の一
実施の形態の回路系統図を示す。同図中、図４と同一構
成部分には同一符号を付し、その説明を省略する。この
消費電力低減回路は、図１に示すように、ＬＳＩ３への
供給電源１を、入力端子４よりの制御信号により電源ス
イッチ２をスイッチング制御して、通過又は遮断する従
来回路の構成に加えて、遅延回路５、リセット生成回路
６及びマスク回路７を更に設けたものである。
実施の形態の回路系統図を示す。同図中、図４と同一構
成部分には同一符号を付し、その説明を省略する。この
消費電力低減回路は、図１に示すように、ＬＳＩ３への
供給電源１を、入力端子４よりの制御信号により電源ス
イッチ２をスイッチング制御して、通過又は遮断する従
来回路の構成に加えて、遅延回路５、リセット生成回路
６及びマスク回路７を更に設けたものである。
【００１４】遅延回路５は入力端子４よりの制御信号を
所定時間遅延してリセット生成回路６及びマスク回路７
にそれぞれ供給する。リセット生成回路６は所定論理値
の入力信号が入力されたときにリセット信号を発生し、
ＬＳＩ３へそのリセット信号を供給する。マスク回路７
は遅延回路５からの遅延制御信号の論理値に応じて、バ
スからの入力信号８をＬＳＩ３へ供給又は遮断する。
所定時間遅延してリセット生成回路６及びマスク回路７
にそれぞれ供給する。リセット生成回路６は所定論理値
の入力信号が入力されたときにリセット信号を発生し、
ＬＳＩ３へそのリセット信号を供給する。マスク回路７
は遅延回路５からの遅延制御信号の論理値に応じて、バ
スからの入力信号８をＬＳＩ３へ供給又は遮断する。
【００１５】次に、この実施の形態の動作について図２
のタイムチャートと共に説明する。まず、ＬＳＩ３が不
使用であるものとすると、入力端子４を介して入力され
る電源制御信号が図２（Ａ）に示す如くローレベルで、
これにより電源スイッチ２がオフとされる。この電源ス
イッチ２のオフにより電源１のＬＳＩ３への供給が遮断
される。
のタイムチャートと共に説明する。まず、ＬＳＩ３が不
使用であるものとすると、入力端子４を介して入力され
る電源制御信号が図２（Ａ）に示す如くローレベルで、
これにより電源スイッチ２がオフとされる。この電源ス
イッチ２のオフにより電源１のＬＳＩ３への供給が遮断
される。
【００１６】また、上記のローレベルの電源制御信号は
遅延回路５により所定時間遅延された後、リセット生成
回路６及びマスク回路７にそれぞれ供給される。リセッ
ト生成回路６は入力信号の立ち上がりで動作するように
構成されているので動作しない。
遅延回路５により所定時間遅延された後、リセット生成
回路６及びマスク回路７にそれぞれ供給される。リセッ
ト生成回路６は入力信号の立ち上がりで動作するように
構成されているので動作しない。
【００１７】一方、マスク回路７は入力制御信号がロー
レベルのときには、バスからの入力信号８のＬＳＩ３へ
の供給を遮断状態とする。従って、電源スイッチ２の遮
断後、遅延回路５の遅延時間経過後は、ＬＳＩ３へはバ
スからの入力信号８も供給が遮断されるため、バスから
の入力信号８がハイレベルで入力されていたとしても、
電源による電流のみならず漏れ電流も発生しないため、
従来に比べてＬＳＩ３の消費電力を低減することができ
る。
レベルのときには、バスからの入力信号８のＬＳＩ３へ
の供給を遮断状態とする。従って、電源スイッチ２の遮
断後、遅延回路５の遅延時間経過後は、ＬＳＩ３へはバ
スからの入力信号８も供給が遮断されるため、バスから
の入力信号８がハイレベルで入力されていたとしても、
電源による電流のみならず漏れ電流も発生しないため、
従来に比べてＬＳＩ３の消費電力を低減することができ
る。
【００１８】次に、上記の不使用状態にあるＬＳＩ３を
使用するために、図２（Ａ）に示す入力端子４を介して
入力される電源制御信号が時刻ｔ1でハイレベルになる
と、時刻ｔ1で電源スイッチ２を介して供給電源１から
の電源電圧がＬＳＩ３に印加されるため、ＬＳＩ３の電
源端子の電源電圧は図２（Ｂ）に示すように時刻ｔ1直
後にハイレベルとなる（電源オンとなる）。すなわち、
ＬＳＩ電源制御信号がローレベルからハイレベルに変化
したとすると、ＬＳＩ３への電源電圧は電源制御信号と
同期して印加される。
使用するために、図２（Ａ）に示す入力端子４を介して
入力される電源制御信号が時刻ｔ1でハイレベルになる
と、時刻ｔ1で電源スイッチ２を介して供給電源１から
の電源電圧がＬＳＩ３に印加されるため、ＬＳＩ３の電
源端子の電源電圧は図２（Ｂ）に示すように時刻ｔ1直
後にハイレベルとなる（電源オンとなる）。すなわち、
ＬＳＩ電源制御信号がローレベルからハイレベルに変化
したとすると、ＬＳＩ３への電源電圧は電源制御信号と
同期して印加される。
【００１９】一方、上記のＬＳＩ電源制御信号が入力さ
れる遅延回路５の出力制御信号が、上記時刻ｔ1から遅
延時間ｔd経過後の時刻ｔ2で図２（Ｃ）に示すように、
ローレベルからからハイレベルに変化する。これによ
り、ＬＳＩ３が不使用の時に、図２（Ｅ）に示すディセ
ーブルでハイレベルなバスからの入力信号８は、時刻ｔ
2まではマスク回路７によってＬＳＩ３への供給は遮断
され、ＬＳＩ３のバス入力は図２（Ｆ）に示すようにロ
ーレベルのままであるが、電源オンになってから時刻ｔ
2に達してはじめてマスク回路７によるマスク動作が解
除され、バスからの入力信号８がマスク回路７をそのま
ま通して図２（Ｆ）に示すようにＬＳＩ３へ入力され
る。
れる遅延回路５の出力制御信号が、上記時刻ｔ1から遅
延時間ｔd経過後の時刻ｔ2で図２（Ｃ）に示すように、
ローレベルからからハイレベルに変化する。これによ
り、ＬＳＩ３が不使用の時に、図２（Ｅ）に示すディセ
ーブルでハイレベルなバスからの入力信号８は、時刻ｔ
2まではマスク回路７によってＬＳＩ３への供給は遮断
され、ＬＳＩ３のバス入力は図２（Ｆ）に示すようにロ
ーレベルのままであるが、電源オンになってから時刻ｔ
2に達してはじめてマスク回路７によるマスク動作が解
除され、バスからの入力信号８がマスク回路７をそのま
ま通して図２（Ｆ）に示すようにＬＳＩ３へ入力され
る。
【００２０】これと同時に、すなわち、時刻ｔ2におい
て、遅延回路５の出力制御信号が図２（Ｃ）に示すよう
に、ローレベルからハイレベルへ立ち上がるので、リセ
ット生成回路６はこの時図２（Ｄ）に示すハイレベルの
リセット信号を生成し、その生成したリセット信号をＬ
ＳＩ３のリセット端子へ入力する。これにより、時刻ｔ
2で確定したバスからの入力信号８を、ＬＳＩ３への入
力信号として確定し、正常にＬＳＩ３を動作開始させる
ことができる。
て、遅延回路５の出力制御信号が図２（Ｃ）に示すよう
に、ローレベルからハイレベルへ立ち上がるので、リセ
ット生成回路６はこの時図２（Ｄ）に示すハイレベルの
リセット信号を生成し、その生成したリセット信号をＬ
ＳＩ３のリセット端子へ入力する。これにより、時刻ｔ
2で確定したバスからの入力信号８を、ＬＳＩ３への入
力信号として確定し、正常にＬＳＩ３を動作開始させる
ことができる。
【００２１】図３は本発明の消費電力低減回路の他の実
施の形態の回路系統図を示す。同図中、図１と同一構成
部分には同一符号を付し、その説明を省略する。図１に
示した実施の形態は、ＬＳＩ３のリセット信号を、ＬＳ
Ｉ電源制御信号４を遅らせるための遅延回路５の出力遅
延電源制御信号に同期してリセット生成回路６によって
生成していたが、通常、リセット信号はバスからの入力
信号８に含まれるケースが多いため、この図３の実施の
形態ではこれを流用したものである。
施の形態の回路系統図を示す。同図中、図１と同一構成
部分には同一符号を付し、その説明を省略する。図１に
示した実施の形態は、ＬＳＩ３のリセット信号を、ＬＳ
Ｉ電源制御信号４を遅らせるための遅延回路５の出力遅
延電源制御信号に同期してリセット生成回路６によって
生成していたが、通常、リセット信号はバスからの入力
信号８に含まれるケースが多いため、この図３の実施の
形態ではこれを流用したものである。
【００２２】すなわち、図３において、バスからの入力
信号８とリセット信号１０がマスク回路９に並列に入力
される。マスク回路９は図１の実施の形態と同様に、遅
延回路５からの遅延制御信号の論理値に応じて、バスか
らの入力信号８とリセット信号１０をＬＳＩ３へ供給又
は遮断する。
信号８とリセット信号１０がマスク回路９に並列に入力
される。マスク回路９は図１の実施の形態と同様に、遅
延回路５からの遅延制御信号の論理値に応じて、バスか
らの入力信号８とリセット信号１０をＬＳＩ３へ供給又
は遮断する。
【００２３】この実施の形態では、入力端子４を介して
入力される電源制御信号がローレベルで、電源スイッチ
２がオフとされているときには、マスク回路９もローレ
ベルの遅延回路５の出力遅延制御信号によりマスク動作
をしてバスからの入力信号８とリセット信号１０のＬＳ
Ｉ３への入力を遮断している。これにより、ＬＳＩ３に
バスからの入力信号８による漏れ電流が生じないため、
ＬＳＩ３の消費電力を従来よりも低減できる。
入力される電源制御信号がローレベルで、電源スイッチ
２がオフとされているときには、マスク回路９もローレ
ベルの遅延回路５の出力遅延制御信号によりマスク動作
をしてバスからの入力信号８とリセット信号１０のＬＳ
Ｉ３への入力を遮断している。これにより、ＬＳＩ３に
バスからの入力信号８による漏れ電流が生じないため、
ＬＳＩ３の消費電力を従来よりも低減できる。
【００２４】また、上記電源制御信号がハイレベルにな
り電源スイッチ２がオンとなってから遅延時間５の遅延
時間経過後に遅延回路５からマスク回路９に入力される
制御信号がハイレベルになるため、その時点からマスク
回路９を通してバスからの入力信号８とリセット信号１
０がそれぞれＬＳＩ３へ入力されるため、ＬＳＩ３は正
常に動作開始する。
り電源スイッチ２がオンとなってから遅延時間５の遅延
時間経過後に遅延回路５からマスク回路９に入力される
制御信号がハイレベルになるため、その時点からマスク
回路９を通してバスからの入力信号８とリセット信号１
０がそれぞれＬＳＩ３へ入力されるため、ＬＳＩ３は正
常に動作開始する。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
集積回路の不使用時は集積回路への供給電源が電源スイ
ッチにより遮断されると共に、マスク回路によりバスか
らの集積回路への入力信号も、遅延回路の遅延時間経過
後に遮断されるため、バスからの入力信号がハイレベル
であっても、それによって集積回路に漏れ電流が発生す
ることを防止でき、よって従来に比べて更に集積回路の
不使用時の消費電力を低減することができる。
集積回路の不使用時は集積回路への供給電源が電源スイ
ッチにより遮断されると共に、マスク回路によりバスか
らの集積回路への入力信号も、遅延回路の遅延時間経過
後に遮断されるため、バスからの入力信号がハイレベル
であっても、それによって集積回路に漏れ電流が発生す
ることを防止でき、よって従来に比べて更に集積回路の
不使用時の消費電力を低減することができる。
【００２６】また、本発明によれば、集積回路の不使用
時から使用開始直後にリセット信号により集積回路は初
期状態に設定され、かつ、バスからの入力信号が入力さ
れるため、集積回路に電源供給されてから遅延回路によ
る遅延時間経過後に、確定したバスからの入力信号を集
積回路への入力信号として確定し、正常に集積回路を動
作開始させることができ、ディセーブルがハイレベルの
信号でも、集積回路に電源供給が開始されたとき、ロー
レベルからハイレベルへの選移を容易に行うことができ
る。
時から使用開始直後にリセット信号により集積回路は初
期状態に設定され、かつ、バスからの入力信号が入力さ
れるため、集積回路に電源供給されてから遅延回路によ
る遅延時間経過後に、確定したバスからの入力信号を集
積回路への入力信号として確定し、正常に集積回路を動
作開始させることができ、ディセーブルがハイレベルの
信号でも、集積回路に電源供給が開始されたとき、ロー
レベルからハイレベルへの選移を容易に行うことができ
る。
【図１】本発明の一実施の形態を示す回路系統図であ
る。
る。
【図２】図１の動作説明用のタイムチャートである。
【図３】本発明の他の実施の形態を示す回路系統図であ
る。
る。
【図４】本発明の従来例を示す回路図である。
１ 供給電源 ２ 電源スイッチ ３ ＬＳＩ（大規模集積回路） ４ 電源制御信号入力端子 ５ 遅延回路 ６ リセット生成回路 ７、９ マスク回路 ８ バスからの入力信号 １０ リセット信号
Claims (3)
- 【請求項１】 集積回路への供給電源を、電源制御信号
により使用時には印加し、不使用時には遮断する電源ス
イッチと、 前記電源制御信号を遅延する遅延回路と、 前記遅延回路の出力遅延電源制御信号により、前記集積
回路へのバスからの入力信号の供給を、該集積回路の不
使用時に遮断するマスク回路とを有することを特徴とす
る集積回路の消費電流低減回路。 - 【請求項２】 前記遅延回路の出力遅延電源制御信号に
より前記集積回路の使用開始後に該集積回路をリセット
するリセット信号を発生するリセット生成回路を有する
ことを特徴とする請求項１記載の消費電流低減回路。 - 【請求項３】 前記遅延回路の出力遅延電源制御信号に
より前記集積回路の使用開始後に該集積回路をリセット
するリセット信号を、前記マスク回路を通して該集積回
路へ供給することを特徴とする請求項１記載の消費電流
低減回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8058935A JPH09251335A (ja) | 1996-03-15 | 1996-03-15 | 消費電力低減回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8058935A JPH09251335A (ja) | 1996-03-15 | 1996-03-15 | 消費電力低減回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09251335A true JPH09251335A (ja) | 1997-09-22 |
Family
ID=13098700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8058935A Pending JPH09251335A (ja) | 1996-03-15 | 1996-03-15 | 消費電力低減回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09251335A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04118711A (ja) * | 1990-09-10 | 1992-04-20 | Nec Home Electron Ltd | データ処理装置 |
-
1996
- 1996-03-15 JP JP8058935A patent/JPH09251335A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04118711A (ja) * | 1990-09-10 | 1992-04-20 | Nec Home Electron Ltd | データ処理装置 |
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