JPH09246268A - 集積回路の配線構造 - Google Patents
集積回路の配線構造Info
- Publication number
- JPH09246268A JPH09246268A JP5294496A JP5294496A JPH09246268A JP H09246268 A JPH09246268 A JP H09246268A JP 5294496 A JP5294496 A JP 5294496A JP 5294496 A JP5294496 A JP 5294496A JP H09246268 A JPH09246268 A JP H09246268A
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- JP
- Japan
- Prior art keywords
- layer
- tiw
- wiring
- thickness
- grain size
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- Pending
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Abstract
(57)【要約】
【課題】 金を主材料とする集積回路の配線の長期信頼
性を確保した新たな構造を提供する。 【構成】 下地絶縁膜上にＴｉＷを５００Å、Ｐｔを３
００Å、Ａｕを５０００Å順次連続して成膜した後、イ
オンミリング法により所定箇所以外を除去して配線構造
体を形成する。ＴｉＷとＡｕの間にＰｔを挿入すること
で長期通電中に発生するＡｕのグレインサイズの増大を
抑制でき、配線抵抗値の変化を初期状態に比較し２％以
内に収めることが可能となる。
性を確保した新たな構造を提供する。 【構成】 下地絶縁膜上にＴｉＷを５００Å、Ｐｔを３
００Å、Ａｕを５０００Å順次連続して成膜した後、イ
オンミリング法により所定箇所以外を除去して配線構造
体を形成する。ＴｉＷとＡｕの間にＰｔを挿入すること
で長期通電中に発生するＡｕのグレインサイズの増大を
抑制でき、配線抵抗値の変化を初期状態に比較し２％以
内に収めることが可能となる。
Description
【０００１】
【産業上の利用分野】 本発明は集積回路の配線構造、
特にＧａＡｓ等の化合物半導体材料を用いた集積回路
で、金を主成分とする配線構造に関する。
特にＧａＡｓ等の化合物半導体材料を用いた集積回路
で、金を主成分とする配線構造に関する。
【０００２】
【従来の技術】 ＧａＡｓを初めとする化合物半導体を
主材料とするＩＣ（集積回路）ではその素子間を結ぶ配
線には金（Ａｕ）を主成分とする構成を採用するのが一
般的である。Ｓｉを主体とするＩＣで採用されているア
ルミニウム（Ａｌ）配線よりも、電流密度の増大に対す
るマイグレーション特性に優れていて、高速動作に必要
な大電流化が容易に図られるためである。 また、化合
物半導体と非整流性接触を示す金属としては、ゲルマニ
ウム（Ｇｅ）、亜鉛（Ｚｎ）、クロム（Ｃｒ）等をＡｕ
に含有させたものが一般的であるが、これら材料との良
好な接触抵抗値を確保するためである。
主材料とするＩＣ（集積回路）ではその素子間を結ぶ配
線には金（Ａｕ）を主成分とする構成を採用するのが一
般的である。Ｓｉを主体とするＩＣで採用されているア
ルミニウム（Ａｌ）配線よりも、電流密度の増大に対す
るマイグレーション特性に優れていて、高速動作に必要
な大電流化が容易に図られるためである。 また、化合
物半導体と非整流性接触を示す金属としては、ゲルマニ
ウム（Ｇｅ）、亜鉛（Ｚｎ）、クロム（Ｃｒ）等をＡｕ
に含有させたものが一般的であるが、これら材料との良
好な接触抵抗値を確保するためである。
【０００３】具体的には、下地材料との密着性を高める
ためにＴｉ、ＴｉＷをその抵抗値が配線抵抗として影響
を与えない程度の厚みで形成し、その上層に配線として
の抵抗値が低くなるように配線主材料たるＡｕを厚く形
成していた。
ためにＴｉ、ＴｉＷをその抵抗値が配線抵抗として影響
を与えない程度の厚みで形成し、その上層に配線として
の抵抗値が低くなるように配線主材料たるＡｕを厚く形
成していた。
【０００４】
【発明が解決しようとする課題】これら配線の加工には
従来はリフトオフ法と呼ばれる湿式の方法が採用されて
きたが、近年はＩＣの高集積化が進みかつ高信頼性が要
求されるようになってくると、従来の湿式方法では対応
できず乾式方法が専ら用いられてきている。ここで乾式
方法としては、高電圧で加速されたアルゴン（Ａｒ）イ
オンをＡｕに衝突させてＡｕを削るイオンミリングと呼
ばれる方法が、不活性で安定なＡｕを加工できる唯一の
ものである。この場合はＡｕのミリングレート（削りと
る速度）は実用上問題ない程度の安定性を示すが、配線
の下層金属であるＴｉは容易に酸化されやすく、酸化後
ではミリングレートが非常に小さくなるため装置内の残
留酸素濃度の影響を容易に受けてしまうという問題があ
った。
従来はリフトオフ法と呼ばれる湿式の方法が採用されて
きたが、近年はＩＣの高集積化が進みかつ高信頼性が要
求されるようになってくると、従来の湿式方法では対応
できず乾式方法が専ら用いられてきている。ここで乾式
方法としては、高電圧で加速されたアルゴン（Ａｒ）イ
オンをＡｕに衝突させてＡｕを削るイオンミリングと呼
ばれる方法が、不活性で安定なＡｕを加工できる唯一の
ものである。この場合はＡｕのミリングレート（削りと
る速度）は実用上問題ない程度の安定性を示すが、配線
の下層金属であるＴｉは容易に酸化されやすく、酸化後
ではミリングレートが非常に小さくなるため装置内の残
留酸素濃度の影響を容易に受けてしまうという問題があ
った。
【０００５】この対策としてＴｉより酸化されずらく、
たとえ酸化したとしても酸化前後でミリングレートが大
きく変化しないＴｉＷをＩＣの配線構造の下層金属とし
て使用する方法が提案されている。酸化の影響が緩和さ
れるためミリング装置内の残留酸素濃度に左右されず、
安定な配線形成が可能となるばかりでなく、前記化合物
半導体材料と非整流性接触を示す金属群とも接触抵抗値
の小さい、熱的に安定な接続が可能となる。
たとえ酸化したとしても酸化前後でミリングレートが大
きく変化しないＴｉＷをＩＣの配線構造の下層金属とし
て使用する方法が提案されている。酸化の影響が緩和さ
れるためミリング装置内の残留酸素濃度に左右されず、
安定な配線形成が可能となるばかりでなく、前記化合物
半導体材料と非整流性接触を示す金属群とも接触抵抗値
の小さい、熱的に安定な接続が可能となる。
【０００６】しかしながらこのＴｉＷとその上層金属で
あるＡｕとの界面は熱的には必ずしも安定とは言えず、
特に配線を高温に保存した状態で通電を行うとその配線
抵抗が変化してしまうという問題があった。
あるＡｕとの界面は熱的には必ずしも安定とは言えず、
特に配線を高温に保存した状態で通電を行うとその配線
抵抗が変化してしまうという問題があった。
【０００７】
【課題を解決するための手段】高温通電保存での配線抵
抗値の減少はＡｕのグレインサイズの増大で説明するこ
とができる。ＴｉＷ／Ａｕ配線はＴｉＷの蒸気圧が低い
ため蒸着法を用いることは不可能で、スパッタリング法
を用いなければならない。スパッタリング法により形成
されたＡｕのグレインはそのサイズが蒸着法のものに比
較して小さく、高温保存によりグレインサイズ大きくな
ってしまう。さらに下層金属のＴｉＷは本来的にグレイ
ンサイズが大きく、Ａｕがこれと直接接している場合に
はその影響を受け、さらにグレインサイズが大きくなっ
てしまう。
抗値の減少はＡｕのグレインサイズの増大で説明するこ
とができる。ＴｉＷ／Ａｕ配線はＴｉＷの蒸気圧が低い
ため蒸着法を用いることは不可能で、スパッタリング法
を用いなければならない。スパッタリング法により形成
されたＡｕのグレインはそのサイズが蒸着法のものに比
較して小さく、高温保存によりグレインサイズ大きくな
ってしまう。さらに下層金属のＴｉＷは本来的にグレイ
ンサイズが大きく、Ａｕがこれと直接接している場合に
はその影響を受け、さらにグレインサイズが大きくなっ
てしまう。
【０００８】本発明によれば、このＴｉＷのグレインサ
イズの影響を抑制するためにＴｉＷとＡｕの間にＰｔを
挿入する。Ｐｔを挿入することによりＴｉＷのグレイン
サイズの影響を避けることができ、高温通電保存での配
線抵抗値の変化を抑制することが可能となる。
イズの影響を抑制するためにＴｉＷとＡｕの間にＰｔを
挿入する。Ｐｔを挿入することによりＴｉＷのグレイン
サイズの影響を避けることができ、高温通電保存での配
線抵抗値の変化を抑制することが可能となる。
【０００９】
【発明の実施の態様】図１に本発明に係る配線構造の長
期通電試験における結果を示す。ＴｉＷ／Ｐｔ／Ａｕの
厚みはそれぞれ５００Å／３００Å／５０００Åであ
り、配線幅は１０μｍのパターンを用いて試験を行っ
た。初期状態における値からの抵抗値の変化率として示
してある。比較のためＰｔを除いたＴｉＷ／Ａｕの試料
の結果も示す。この時ＴｉＷとＡｕの厚みはそれぞれ５
００Åと、５０００Åとしてある。保存温度は２５０℃
とした。
期通電試験における結果を示す。ＴｉＷ／Ｐｔ／Ａｕの
厚みはそれぞれ５００Å／３００Å／５０００Åであ
り、配線幅は１０μｍのパターンを用いて試験を行っ
た。初期状態における値からの抵抗値の変化率として示
してある。比較のためＰｔを除いたＴｉＷ／Ａｕの試料
の結果も示す。この時ＴｉＷとＡｕの厚みはそれぞれ５
００Åと、５０００Åとしてある。保存温度は２５０℃
とした。
【００１０】本発明に係る試料では１００時間を経過し
た時点では何の変化も示さず、５００時間を経過した時
点から次第に抵抗値は上昇を始める。しかし２０００時
間経過時点でもその上昇度合は初期値に比較し約２％程
度に過ぎない。一方Ｐｔ層を除いた比較試料では１０時
間を越えた時点で既に抵抗値の減少を見せ始め、１００
０時間では−８％もの減少となってしまう。なおこの時
点でのそれぞれ試料についてＸ−線解析を行い、後者に
ついては実際にＡｕのグレインサイズの増大を確認し
た。前者のＰｔ挿入試料ではこれが認められなかった。
た時点では何の変化も示さず、５００時間を経過した時
点から次第に抵抗値は上昇を始める。しかし２０００時
間経過時点でもその上昇度合は初期値に比較し約２％程
度に過ぎない。一方Ｐｔ層を除いた比較試料では１０時
間を越えた時点で既に抵抗値の減少を見せ始め、１００
０時間では−８％もの減少となってしまう。なおこの時
点でのそれぞれ試料についてＸ−線解析を行い、後者に
ついては実際にＡｕのグレインサイズの増大を確認し
た。前者のＰｔ挿入試料ではこれが認められなかった。
【００１１】次に、図２−（ａ）乃至図２−（ｆ）にそ
の製造過程の断面図を示す。半絶縁性のＧａＡｓ基板１
に活性層２、ｎ＋層３をＳｉイオンの注入し、アニール
による活性化処理した後、ゲート４、ソース５、ドレイ
ン６の電極をそれぞれ所定の箇所に形成しＦＥＴを完成
する（図２−ａ）。ここで、ソース５、ドレイン６の電
極はＡｕ８０％／Ｇｅ２０％の合金を４５０℃で一分間
熱処理することにより得られた。
の製造過程の断面図を示す。半絶縁性のＧａＡｓ基板１
に活性層２、ｎ＋層３をＳｉイオンの注入し、アニール
による活性化処理した後、ゲート４、ソース５、ドレイ
ン６の電極をそれぞれ所定の箇所に形成しＦＥＴを完成
する（図２−ａ）。ここで、ソース５、ドレイン６の電
極はＡｕ８０％／Ｇｅ２０％の合金を４５０℃で一分間
熱処理することにより得られた。
【００１２】ＦＥＴ完成の後、第１層配線１１〜１３を
形成する。まずＦＥＴ全体、すなわち半導体基板全体を
絶縁膜１０で覆った後、ＦＥＴ電極の開口部の絶縁膜１
０をエッチングにより除去する（図２−ｂ）。ここで絶
縁膜はプラズマＣＶＤ法によるシリコン酸化膜（ＳｉＯ
２）、シリコン窒化膜（ＳｉＮ）或は両者の混合物（Ｓ
ｉＯＮ）が用いられる。またエッチングでは除去する箇
所以外をフォトレジストで覆った後フッ素系反応ガスを
用いた通常のＲＩＥ（反応性イオンエッチング）法によ
り行われる。
形成する。まずＦＥＴ全体、すなわち半導体基板全体を
絶縁膜１０で覆った後、ＦＥＴ電極の開口部の絶縁膜１
０をエッチングにより除去する（図２−ｂ）。ここで絶
縁膜はプラズマＣＶＤ法によるシリコン酸化膜（ＳｉＯ
２）、シリコン窒化膜（ＳｉＮ）或は両者の混合物（Ｓ
ｉＯＮ）が用いられる。またエッチングでは除去する箇
所以外をフォトレジストで覆った後フッ素系反応ガスを
用いた通常のＲＩＥ（反応性イオンエッチング）法によ
り行われる。
【００１３】レジストを除去後基板全面に下層金属とし
てＴｉＷ層１１、この上にＰｔ層１２、そしてＡｕ層１
３という順でを連続的にスパッタリング法で形成する。
すなわち各金属層を形成した後大気中に各金属表面を晒
すことなく、全ての成膜を真空中で連続的に行うこと
で、金属膜表面の酸化を抑制することが可能となる。こ
こでＴｉＷは重量比１０％のＴｉを含み、またＴｉＷ
層、Ｐｔ層、Ａｕ層の各金属層の厚さはそれぞれ５００
Å、３００Å、５０００Åとした（図２−ｃ）。
てＴｉＷ層１１、この上にＰｔ層１２、そしてＡｕ層１
３という順でを連続的にスパッタリング法で形成する。
すなわち各金属層を形成した後大気中に各金属表面を晒
すことなく、全ての成膜を真空中で連続的に行うこと
で、金属膜表面の酸化を抑制することが可能となる。こ
こでＴｉＷは重量比１０％のＴｉを含み、またＴｉＷ
層、Ｐｔ層、Ａｕ層の各金属層の厚さはそれぞれ５００
Å、３００Å、５０００Åとした（図２−ｃ）。
【００１４】次に実際の配線パターンに基づくレジスト
パターン１５を形成し、これをマスクとして配線パター
ン以外の部分をＡｒ（アルゴン）イオン３０によるミリ
ングで最上層のＡｕから順に除去する（図２−ｄ）。ミ
リングを行う際のＡｒイオンの基板への入射角度を、基
板法線に対して１５度程度の角度に設定することで、金
属層とレジスト或いは下地の絶縁膜とのミリング速度比
を高めることが可能となり、安定なプロセスを実現でき
る。下層のＴｉＷ層までミリングにより削りとった後、
レジストを除去して第１の配線層１１〜１３が形成され
る。この配線の多層金属膜全体でのシート抵抗の値はお
およそ２０Ω／□である。ＴｉＷ層、Ｐｔ層に比較しＡ
ｕの厚さを相対的に厚くすることで、配線抵抗の値を実
用上問題ない程度にまで低下させることが可能となる。
パターン１５を形成し、これをマスクとして配線パター
ン以外の部分をＡｒ（アルゴン）イオン３０によるミリ
ングで最上層のＡｕから順に除去する（図２−ｄ）。ミ
リングを行う際のＡｒイオンの基板への入射角度を、基
板法線に対して１５度程度の角度に設定することで、金
属層とレジスト或いは下地の絶縁膜とのミリング速度比
を高めることが可能となり、安定なプロセスを実現でき
る。下層のＴｉＷ層までミリングにより削りとった後、
レジストを除去して第１の配線層１１〜１３が形成され
る。この配線の多層金属膜全体でのシート抵抗の値はお
およそ２０Ω／□である。ＴｉＷ層、Ｐｔ層に比較しＡ
ｕの厚さを相対的に厚くすることで、配線抵抗の値を実
用上問題ない程度にまで低下させることが可能となる。
【００１５】次に、第２の配線層２１〜２３を作製する
ために第１配線層と第２配線層の層間絶縁膜２０をｐ−
ＣＶＤ（プラズマ−ＣＶＤ）等の方法により形成する。
絶縁膜２０の種類としては前述のＳｉＮ、ＳｉＯ２、Ｓ
ｉＯＮのいずれも用いることが可能である。第１層配線
と第２層配線を接続するヴィアホール１６を所定の箇所
に形成するため、絶縁膜２０をＲＩＥ等の方法で除去し
た後（図２−ｅ）、再度第２層配線用の多層金属である
ＴｉＷ層２１／Ｐｔ層２２／Ａｕ層２３を成膜途中で大
気に晒すことなく連続して形成する。
ために第１配線層と第２配線層の層間絶縁膜２０をｐ−
ＣＶＤ（プラズマ−ＣＶＤ）等の方法により形成する。
絶縁膜２０の種類としては前述のＳｉＮ、ＳｉＯ２、Ｓ
ｉＯＮのいずれも用いることが可能である。第１層配線
と第２層配線を接続するヴィアホール１６を所定の箇所
に形成するため、絶縁膜２０をＲＩＥ等の方法で除去し
た後（図２−ｅ）、再度第２層配線用の多層金属である
ＴｉＷ層２１／Ｐｔ層２２／Ａｕ層２３を成膜途中で大
気に晒すことなく連続して形成する。
【００１６】次いで、第２の配線パターンを規定するレ
ジストをマスクとしてＡｒイオンによりミリング加工に
よって成膜された多層金属のうち不要な箇所を除去して
第２層配線を完成する（図２−ｆ）。
ジストをマスクとしてＡｒイオンによりミリング加工に
よって成膜された多層金属のうち不要な箇所を除去して
第２層配線を完成する（図２−ｆ）。
【００１７】
【発明の効果】以上説明した様に本発明に係る構造で
は、Ａｕのグレインサイズの大粒径化を抑制することが
可能となり、長期通電試験を行っても抵抗値の変化が大
幅に軽減できる信頼性の高い配線を提供することが可能
となる。
は、Ａｕのグレインサイズの大粒径化を抑制することが
可能となり、長期通電試験を行っても抵抗値の変化が大
幅に軽減できる信頼性の高い配線を提供することが可能
となる。
【図１】 本発明に係る配線の長期通電試験の結果を示
す図。
す図。
【図２】 本発明に係る配線を用いたＩＣの作製過程を
示す断面図。
示す断面図。
１．ＧａＡｓ基板 ２．活性層 ３．ｎ＋層 ４．ゲート電極 ５．ソース電極 ６．ドレイン電極 １０．下地絶縁膜 １１．第１層配線のＴｉＷ層 １２．第１層配線のＰｔ層 １３．第１層配線のＡｕ層 １５．レジストパターン １６．層間ヴィアホール ２０．層間絶縁膜 ２１．第２層配線のＴｉＷ層 ２２．第２層配線のＰｔ層 ２３．第２層配線のＡｕ層 ３０．Ａｒイオン
Claims (3)
- 【請求項１】 ＴｉＷ層、Ｐｔ層、Ａｕ層が当該順に積
層形成されて成る化合物半導体集積回路の配線構造。 - 【請求項２】 Ｐｔ層の厚みが５０Å以上３００Å以下
である請求項１に記載の配線構造。 - 【請求項３】 ＴｉＷ層の厚みが５０Å以上５００Å以
下である請求項１に記載の配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5294496A JPH09246268A (ja) | 1996-03-11 | 1996-03-11 | 集積回路の配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5294496A JPH09246268A (ja) | 1996-03-11 | 1996-03-11 | 集積回路の配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246268A true JPH09246268A (ja) | 1997-09-19 |
Family
ID=12928989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5294496A Pending JPH09246268A (ja) | 1996-03-11 | 1996-03-11 | 集積回路の配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109487211A (zh) * | 2018-12-29 | 2019-03-19 | 广州创天电子科技有限公司 | 一种薄膜电路及其溅射金属涂层的形成方法 |
-
1996
- 1996-03-11 JP JP5294496A patent/JPH09246268A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109487211A (zh) * | 2018-12-29 | 2019-03-19 | 广州创天电子科技有限公司 | 一种薄膜电路及其溅射金属涂层的形成方法 |
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