JPH09243397A - 計測量差検出装置 - Google Patents
計測量差検出装置Info
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- JPH09243397A JPH09243397A JP5342296A JP5342296A JPH09243397A JP H09243397 A JPH09243397 A JP H09243397A JP 5342296 A JP5342296 A JP 5342296A JP 5342296 A JP5342296 A JP 5342296A JP H09243397 A JPH09243397 A JP H09243397A
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Abstract
(57)【要約】
【課題】 基本的に１つの信号経路で２つの計測量の差
に比例した検出値が得られる検出装置を提供する。 【解決手段】 検出対象の物理量又は化学量に対応した
２つの計測量（Ｃ1 ，Ｃ2 ）の差を検出する計測量差検
出装置において、２つの計測量のいずれか一方（Ｃ1 又
はＣ2 ）の関数と２つの計測量の和（Ｃ1 ＋Ｃ2 ）の関
数とを生成し、それら関数の値から、２の補数を用いた
演算処理により、２つの計測量の差 (Ｃ1−Ｃ2)をそれ
らの和 (Ｃ1 ＋Ｃ2)で割った関数を出力するように構成
されている。
に比例した検出値が得られる検出装置を提供する。 【解決手段】 検出対象の物理量又は化学量に対応した
２つの計測量（Ｃ1 ，Ｃ2 ）の差を検出する計測量差検
出装置において、２つの計測量のいずれか一方（Ｃ1 又
はＣ2 ）の関数と２つの計測量の和（Ｃ1 ＋Ｃ2 ）の関
数とを生成し、それら関数の値から、２の補数を用いた
演算処理により、２つの計測量の差 (Ｃ1−Ｃ2)をそれ
らの和 (Ｃ1 ＋Ｃ2)で割った関数を出力するように構成
されている。
Description
【０００１】
【発明の属する技術分野】本発明は、検出対象の物理量
又は化学量に対応した２つの計測量（例えば、静電容量
あるいは電気抵抗値）の差（変化量）を検出するために
用いられる検出装置に関する。
又は化学量に対応した２つの計測量（例えば、静電容量
あるいは電気抵抗値）の差（変化量）を検出するために
用いられる検出装置に関する。
【０００２】
【従来の技術】圧力、湿度、温度、変位、流量、加速度
等の各種物理量又は化学量を検出し或いは測定するため
にそれらに対応した計測量の変化量を検出する装置の１
つとして、静電容量型センサが知られており、これに
は、例えば２つの静電容量Ｃ1 ，Ｃ2 の関数を生成し、
これらを差動増幅器に入力して容量差（Ｃ1 −Ｃ2 ）を
検出する方式が用いられている。図５は、このような機
能を有する回路を示す。
等の各種物理量又は化学量を検出し或いは測定するため
にそれらに対応した計測量の変化量を検出する装置の１
つとして、静電容量型センサが知られており、これに
は、例えば２つの静電容量Ｃ1 ，Ｃ2 の関数を生成し、
これらを差動増幅器に入力して容量差（Ｃ1 −Ｃ2 ）を
検出する方式が用いられている。図５は、このような機
能を有する回路を示す。
【０００３】この回路の入力Ｖinとして正弦波信号Ｅi
（振幅Ｅ，周波数ｔ）を与えると、容量Ｃ1 ，抵抗Ｒ及
び演算増幅器（オペアンプ）Ａ1 を含む微分回路の出力
Ｖ1と、容量Ｃ2 ，抵抗Ｒ及びオペアンプＡ2 を含む微
分回路の出力Ｖ2 は、それぞれ次のようになる。
（振幅Ｅ，周波数ｔ）を与えると、容量Ｃ1 ，抵抗Ｒ及
び演算増幅器（オペアンプ）Ａ1 を含む微分回路の出力
Ｖ1と、容量Ｃ2 ，抵抗Ｒ及びオペアンプＡ2 を含む微
分回路の出力Ｖ2 は、それぞれ次のようになる。
【０００４】 Ｖ1 ＝Ｔ1(s)・Ｅi ＝−ｓＣ1 ＲＥi …(1) Ｖ2 ＝Ｔ2(s)・Ｅi ＝−ｓＣ2 ＲＥi …(2) 但し、Ｔ1(s)，Ｔ2(s)は、ＶinからＶ1 ，Ｖ2 をみた伝
達関数である。
達関数である。
【０００５】これらの出力Ｖ1 ，Ｖ2 をそれぞれ整流・
平滑化回路１，２に通して得られるＤＣ電圧Ｖ1'，Ｖ2'
は、Ｖ1 ，Ｖ2 の振幅値に比例し、次のように表わされ
る。 Ｖ1'＝−ａＣ1 Ｅ …(3) Ｖ2'＝−ａＣ2 Ｅ …(4) 但し、ａは整流・平滑化回路及び抵抗Ｒで決まる係数で
ある。
平滑化回路１，２に通して得られるＤＣ電圧Ｖ1'，Ｖ2'
は、Ｖ1 ，Ｖ2 の振幅値に比例し、次のように表わされ
る。 Ｖ1'＝−ａＣ1 Ｅ …(3) Ｖ2'＝−ａＣ2 Ｅ …(4) 但し、ａは整流・平滑化回路及び抵抗Ｒで決まる係数で
ある。
【０００６】Ｖ1'，Ｖ2'を抵抗ｒと差動増幅器Ａ3 から
成る減算回路に入力すると、その出力ＶO は次のように
なる。
成る減算回路に入力すると、その出力ＶO は次のように
なる。
【０００７】 ＶO ＝Ｖ2'−Ｖ1'＝ａ（Ｃ1 −Ｃ2 ）Ｅ …(5) 従って、これをＡ／Ｄ変換器３でＡ／Ｄ変換することに
より、容量差（Ｃ1 −Ｃ2 ）に比例した関数のディジタ
ル値が得られる。
より、容量差（Ｃ1 −Ｃ2 ）に比例した関数のディジタ
ル値が得られる。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
方式では次のような問題点があった。
方式では次のような問題点があった。
【０００９】(a) 図５において、入力端子から差動増幅
器Ａ3 の入力端までの２つの経路（Ｖin→Ｖ1'及びＶin
→Ｖ2'）にそれぞれ増幅器Ａ1 ，Ａ2 を設ける必要があ
るため、回路規模が大きくなる。
器Ａ3 の入力端までの２つの経路（Ｖin→Ｖ1'及びＶin
→Ｖ2'）にそれぞれ増幅器Ａ1 ，Ａ2 を設ける必要があ
るため、回路規模が大きくなる。
【００１０】(b) ２つの増幅器Ａ1 ，Ａ2 を用いて２つ
の容量Ｃ1 ，Ｃ2 の関数を生成しているので、両増幅器
Ａ1 とＡ2 のマッチングが要求される。
の容量Ｃ1 ，Ｃ2 の関数を生成しているので、両増幅器
Ａ1 とＡ2 のマッチングが要求される。
【００１１】(c) 容量差（Ｃ1 −Ｃ2 ）を得るために減
算回路が必要で、しかも正確な減算には２つの経路に接
続した抵抗ｒのマッチングが必要である。
算回路が必要で、しかも正確な減算には２つの経路に接
続した抵抗ｒのマッチングが必要である。
【００１２】(d) 入力電圧Ｖinは同じであるが、上記２
つの経路にそれぞれ個別の増幅器Ａ1 ，Ａ2 及び整流・
平滑化回路１，２を用いているので、各経路の実際の回
路特性が異なる。このため、減算回路を使用しても、同
相ノイズ成分などを完全にキャンセルするのは困難であ
る。
つの経路にそれぞれ個別の増幅器Ａ1 ，Ａ2 及び整流・
平滑化回路１，２を用いているので、各経路の実際の回
路特性が異なる。このため、減算回路を使用しても、同
相ノイズ成分などを完全にキャンセルするのは困難であ
る。
【００１３】従って、本発明の目的は、従来のように２
つの計測量に対応して２つの経路にそれぞれ増幅器等の
回路素子を設けて減算により２つの計測量の差を求める
構成でなく、基本的に１つの信号経路で２つの計測量の
差に比例した値が得られる検出装置を提供することにあ
る。
つの計測量に対応して２つの経路にそれぞれ増幅器等の
回路素子を設けて減算により２つの計測量の差を求める
構成でなく、基本的に１つの信号経路で２つの計測量の
差に比例した値が得られる検出装置を提供することにあ
る。
【００１４】
【課題を解決するための手段】本発明は、検出対象の物
理量又は化学量に対応した２つの計測量（Ｃ1 ，Ｃ2）
の差を検出する計測量差検出装置であって、２つの計測
量のいずれか一方（Ｃ1 又はＣ2 ）の関数と２つの計測
量の和（Ｃ1 ＋Ｃ2 ）の関数とを生成し、それらの関数
から、２つの計測量の差 (Ｃ1 −Ｃ2)を２つの計測量の
和 (Ｃ1 ＋Ｃ2)で割った関数を出力することを特徴とす
る。ここで、２つの計測量の差 (Ｃ1 −Ｃ2)を２つの計
測量の和 (Ｃ1 ＋Ｃ2)で割った関数は、２の補数を用い
た演算処理により生成することができる。
理量又は化学量に対応した２つの計測量（Ｃ1 ，Ｃ2）
の差を検出する計測量差検出装置であって、２つの計測
量のいずれか一方（Ｃ1 又はＣ2 ）の関数と２つの計測
量の和（Ｃ1 ＋Ｃ2 ）の関数とを生成し、それらの関数
から、２つの計測量の差 (Ｃ1 −Ｃ2)を２つの計測量の
和 (Ｃ1 ＋Ｃ2)で割った関数を出力することを特徴とす
る。ここで、２つの計測量の差 (Ｃ1 −Ｃ2)を２つの計
測量の和 (Ｃ1 ＋Ｃ2)で割った関数は、２の補数を用い
た演算処理により生成することができる。
【００１５】本発明は、構成手段として、ある期間では
２つの計測量のいずれか一方（Ｃ1又はＣ2 ）の関数を
出力し、別の期間では２つの計測量の和（Ｃ1 ＋Ｃ2 ）
の関数を出力する計測量出力回路と、この計測量出力回
路から出力された２つの計測量のいずれか一方の関数を
２つの計測量の和の関数で割った関数を生成する除算処
理の出力から、２つの計測量の差 (Ｃ1 −Ｃ2)を２つの
計測量の和 (Ｃ1 ＋Ｃ2)で割った関数を生成する演算ブ
ロックとを備える。
２つの計測量のいずれか一方（Ｃ1又はＣ2 ）の関数を
出力し、別の期間では２つの計測量の和（Ｃ1 ＋Ｃ2 ）
の関数を出力する計測量出力回路と、この計測量出力回
路から出力された２つの計測量のいずれか一方の関数を
２つの計測量の和の関数で割った関数を生成する除算処
理の出力から、２つの計測量の差 (Ｃ1 −Ｃ2)を２つの
計測量の和 (Ｃ1 ＋Ｃ2)で割った関数を生成する演算ブ
ロックとを備える。
【００１６】本発明の具体的な態様では、外部からの制
御信号に応じて、上記計測量出力回路を、２つの計測量
のいずれか一方（Ｃ1 又はＣ2 ）の関数を出力する状態
又は２つの計測量の和（Ｃ1 ＋Ｃ2 ）の関数を出力する
状態に切り換えるスイッチが含まれる。
御信号に応じて、上記計測量出力回路を、２つの計測量
のいずれか一方（Ｃ1 又はＣ2 ）の関数を出力する状態
又は２つの計測量の和（Ｃ1 ＋Ｃ2 ）の関数を出力する
状態に切り換えるスイッチが含まれる。
【００１７】
【作用及び効果】本発明においては、２つの計測量のい
ずれか一方（Ｃ1 又はＣ2 ）の関数と当該計測量の和
（Ｃ1 ＋Ｃ2 ）の関数とを生成することにより、それら
の関数から２つの計測量の差 (Ｃ1 −Ｃ2)を２つの計測
量の和 (Ｃ1 ＋Ｃ2)で割った関数が出力される。この関
数は、２つの計測量の差（Ｃ1 −Ｃ2 ）に比例してい
る。
ずれか一方（Ｃ1 又はＣ2 ）の関数と当該計測量の和
（Ｃ1 ＋Ｃ2 ）の関数とを生成することにより、それら
の関数から２つの計測量の差 (Ｃ1 −Ｃ2)を２つの計測
量の和 (Ｃ1 ＋Ｃ2)で割った関数が出力される。この関
数は、２つの計測量の差（Ｃ1 −Ｃ2 ）に比例してい
る。
【００１８】より具体的には、計測量出力回路が、時分
割計測を行う、すなわち、ある期間では２つの計測量の
いずれか一方（Ｃ1 又はＣ2 ）の関数を出力し、別の期
間では２つの計測量の和（Ｃ1 ＋Ｃ2 ）の関数を出力す
る。そして、これら２つの計測量のいずれか一方の関
数、両者の和の関数、及び２の補数を用いた演算処理に
より、除算処理で２つの計測量の差 (Ｃ1 −Ｃ2 ）を２
つの計測量の和 (Ｃ1 ＋Ｃ2 ）で割った関数が生成され
る。この関係は、次式で表わされる。
割計測を行う、すなわち、ある期間では２つの計測量の
いずれか一方（Ｃ1 又はＣ2 ）の関数を出力し、別の期
間では２つの計測量の和（Ｃ1 ＋Ｃ2 ）の関数を出力す
る。そして、これら２つの計測量のいずれか一方の関
数、両者の和の関数、及び２の補数を用いた演算処理に
より、除算処理で２つの計測量の差 (Ｃ1 −Ｃ2 ）を２
つの計測量の和 (Ｃ1 ＋Ｃ2 ）で割った関数が生成され
る。この関係は、次式で表わされる。
【００１９】
【数１】 上式において、左辺の関数（分数式）は、ディジタル値
として得られた右辺中の関数Ｃ1 /(Ｃ1 ＋Ｃ2)或いはＣ
2 /(Ｃ1 ＋Ｃ2)の値をディジタル処理することによっ
て、出力される。その場合、関数値は、オフセットバイ
ナリ（１０進数の“０”に対応する２進数を“１０００
・・・ ”としたもの）として、とらえればよい。後述の
ように、２進数の最大桁は符号ビットとなり、このビッ
トを正（＋）、負（−）のいずれととらえるかは、上式
の左辺の関数をＣ1 /(Ｃ1 ＋Ｃ2)から演算するか或いは
Ｃ2 /(Ｃ1 ＋Ｃ2)から演算するかによる。
として得られた右辺中の関数Ｃ1 /(Ｃ1 ＋Ｃ2)或いはＣ
2 /(Ｃ1 ＋Ｃ2)の値をディジタル処理することによっ
て、出力される。その場合、関数値は、オフセットバイ
ナリ（１０進数の“０”に対応する２進数を“１０００
・・・ ”としたもの）として、とらえればよい。後述の
ように、２進数の最大桁は符号ビットとなり、このビッ
トを正（＋）、負（−）のいずれととらえるかは、上式
の左辺の関数をＣ1 /(Ｃ1 ＋Ｃ2)から演算するか或いは
Ｃ2 /(Ｃ1 ＋Ｃ2)から演算するかによる。
【００２０】更に具体的な態様によれば、計測量出力回
路は、スイッチにより、２つの計測量のいずれか一方
（Ｃ1 又はＣ2 ）の関数を出力する状態と、２つの計測
量の和（Ｃ1 ＋Ｃ2 ）の関数を出力する状態とのどちら
かに切り換えられ、時分割計測が行われる。
路は、スイッチにより、２つの計測量のいずれか一方
（Ｃ1 又はＣ2 ）の関数を出力する状態と、２つの計測
量の和（Ｃ1 ＋Ｃ2 ）の関数を出力する状態とのどちら
かに切り換えられ、時分割計測が行われる。
【００２１】以上から、本発明によれば、次のような効
果が得られる。
果が得られる。
【００２２】従来装置のように入力に対して２経路で演
算する回路構成でなく、すなわち１つの回路で、複数の
計測量を検出するので、従来必要とした減算回路が不要
となり、増幅器その他の素子のマッチングの問題を回避
することができる。また、２つの計測量の差をそれらの
和で割った関数として検出が可能なため、２つの計測量
に共通なノイズや温度特性等の成分を除去することがで
き、全体として高い精度を得ることができる。
算する回路構成でなく、すなわち１つの回路で、複数の
計測量を検出するので、従来必要とした減算回路が不要
となり、増幅器その他の素子のマッチングの問題を回避
することができる。また、２つの計測量の差をそれらの
和で割った関数として検出が可能なため、２つの計測量
に共通なノイズや温度特性等の成分を除去することがで
き、全体として高い精度を得ることができる。
【００２３】また、１つの回路で除算により出力を生成
するレシオメトリック処理のため、温度係数による影響
が少ないという効果も得られる。
するレシオメトリック処理のため、温度係数による影響
が少ないという効果も得られる。
【００２４】
【発明の実施の形態】図１は、本発明の具体的態様の回
路構成を示す。この回路では、２つの計測量として容量
Ｃ1 及びＣ2 が回路の入力側に並列に設けられ、第１の
容量Ｃ1 の一端は電源Ｅi に接続される一方、第２の容
量Ｃ2 の一端はスイッチＳＷ１を介して電源又は接地側
に選択的に接続される。第１の容量Ｃ1 の他端には、第
２の容量Ｃ2 の他端が接続されている。スイッチＳＷ１
は、後述のように外部の装置（例えば発振器）からの制
御信号ＶctがＨ（高）かＬ（低）かにより、第２の容量
Ｃ2 の一端を第１の容量Ｃ1 の一端に接続し或いは接地
（基準電位に接続）するように切り換える機能を有す
る。このようなスイッチＳＷ１としては、半導体素子か
ら成る電子スイッチが用いられるが、機械的スイッチで
もよい。
路構成を示す。この回路では、２つの計測量として容量
Ｃ1 及びＣ2 が回路の入力側に並列に設けられ、第１の
容量Ｃ1 の一端は電源Ｅi に接続される一方、第２の容
量Ｃ2 の一端はスイッチＳＷ１を介して電源又は接地側
に選択的に接続される。第１の容量Ｃ1 の他端には、第
２の容量Ｃ2 の他端が接続されている。スイッチＳＷ１
は、後述のように外部の装置（例えば発振器）からの制
御信号ＶctがＨ（高）かＬ（低）かにより、第２の容量
Ｃ2 の一端を第１の容量Ｃ1 の一端に接続し或いは接地
（基準電位に接続）するように切り換える機能を有す
る。このようなスイッチＳＷ１としては、半導体素子か
ら成る電子スイッチが用いられるが、機械的スイッチで
もよい。
【００２５】スイッチＳＷ１は、単一のスイッチ素子で
構成してもよいが、例えば、図２に示すように直列接続
した１対のスイッチ素子ＳＷ1a及びＳＷ1bで構成するこ
とができる。この場合、第１のスイッチ素子ＳＷ1aの一
端は、第１の容量Ｃ1 と電源Ｅi との間に、他端は第２
のスイッチ素子ＳＷ1bの一端にそれぞれ接続され、第１
のスイッチ素子ＳＷ1aの他端と第２のスイッチ素子ＳＷ
1bの一端との間に第２の容量Ｃ2 の一端が接続される一
方、第２のスイッチ素子ＳＷ1bの他端は接地側に接続さ
れている。そして、これら２つのスイッチ素子ＳＷ1a及
びＳＷ1bには、互いに逆相の制御信号を入力することに
より、第１のスイッチ素子ＳＷ1aがオンのときは第２の
スイッチ素子ＳＷ1bがオフ、第１のスイッチ素子ＳＷ1a
がオフのときは第２のスイッチ素子ＳＷ1bがオンとなる
ように動作する。
構成してもよいが、例えば、図２に示すように直列接続
した１対のスイッチ素子ＳＷ1a及びＳＷ1bで構成するこ
とができる。この場合、第１のスイッチ素子ＳＷ1aの一
端は、第１の容量Ｃ1 と電源Ｅi との間に、他端は第２
のスイッチ素子ＳＷ1bの一端にそれぞれ接続され、第１
のスイッチ素子ＳＷ1aの他端と第２のスイッチ素子ＳＷ
1bの一端との間に第２の容量Ｃ2 の一端が接続される一
方、第２のスイッチ素子ＳＷ1bの他端は接地側に接続さ
れている。そして、これら２つのスイッチ素子ＳＷ1a及
びＳＷ1bには、互いに逆相の制御信号を入力することに
より、第１のスイッチ素子ＳＷ1aがオンのときは第２の
スイッチ素子ＳＷ1bがオフ、第１のスイッチ素子ＳＷ1a
がオフのときは第２のスイッチ素子ＳＷ1bがオンとなる
ように動作する。
【００２６】再び図１において、２つの容量Ｃ1 及びＣ
2 の他端には、従来は２個設けられていた抵抗Ｒ、演算
増幅器Ａ1 及び整流・平滑化回路１が１つだけ接続され
て計測量出力回路を構成すると共に、その出力側に演算
ブロックの一例の除算ブロック１０及び補数処理ブロッ
ク１５が設けられている。
2 の他端には、従来は２個設けられていた抵抗Ｒ、演算
増幅器Ａ1 及び整流・平滑化回路１が１つだけ接続され
て計測量出力回路を構成すると共に、その出力側に演算
ブロックの一例の除算ブロック１０及び補数処理ブロッ
ク１５が設けられている。
【００２７】図１の回路において、制御信号Ｖct＝Ｈの
とき、スイッチＳＷ１が入力端子に接続した状態（２つ
の容量Ｃ1 ，Ｃ2 が並列接続）になっているものとす
る。このとき、回路の入力として正弦波電圧Ｅi （振幅
Ｅ，角周波数ω）が加えられると、この電圧は、容量Ｃ
1 及びＣ2 を介して抵抗Ｒ及びオペアンプＡ1 に供給さ
れ、その出力電圧Ｖは、 ＶVct=H ＝−ｊω（Ｃ1 ＋Ｃ2 ）ＲＥi …(7) となる。これを整流・平滑化回路１により直流化して得
られる出力電圧Ｖ' は、次のようになる。
とき、スイッチＳＷ１が入力端子に接続した状態（２つ
の容量Ｃ1 ，Ｃ2 が並列接続）になっているものとす
る。このとき、回路の入力として正弦波電圧Ｅi （振幅
Ｅ，角周波数ω）が加えられると、この電圧は、容量Ｃ
1 及びＣ2 を介して抵抗Ｒ及びオペアンプＡ1 に供給さ
れ、その出力電圧Ｖは、 ＶVct=H ＝−ｊω（Ｃ1 ＋Ｃ2 ）ＲＥi …(7) となる。これを整流・平滑化回路１により直流化して得
られる出力電圧Ｖ' は、次のようになる。
【００２８】 Ｖ'Vct=H＝−ａ（Ｃ1 ＋Ｃ2 ）Ｅ …(8) 但し、ａは、抵抗Ｒ，正弦波Ｅi の周波数ω，及び整流
・平滑化回路によって決まる係数である。
・平滑化回路によって決まる係数である。
【００２９】これを除算ブロック１０に入力することに
より、後述のディジタル出力ＤO が得られ、これを補数
処理ブロック１５に入力することにより、後述のＤans
が得られる。
より、後述のディジタル出力ＤO が得られ、これを補数
処理ブロック１５に入力することにより、後述のＤans
が得られる。
【００３０】図２及び図３は、それぞれ除算ブロックの
具体的構成例を示す。
具体的構成例を示す。
【００３１】図２では、除算ブロック１０は、整流・平
滑化回路１からの出力電圧Ｖ' が入力されるＡ／Ｄ変換
器１１と、そのディジタル出力側に設けられ、前述のＳ
Ｗ１と同様に制御信号ＶctがＨかＬかにより接続が異な
る２位置スイッチＳＷ２と、このスイッチＳＷ２により
接続が切り換えられる２つのフリップフロップ１２及び
１３（ＤＦＦ−１及びＤＦＦ−２）と、その出力側に接
続した除算器１４（その機能は、例えばマイクロコンピ
ュータで実現される。）とで構成されている。なお、ス
イッチＳＷ２も、半導体素子から成る電子スイッチ或い
は機械的スイッチで構成される。
滑化回路１からの出力電圧Ｖ' が入力されるＡ／Ｄ変換
器１１と、そのディジタル出力側に設けられ、前述のＳ
Ｗ１と同様に制御信号ＶctがＨかＬかにより接続が異な
る２位置スイッチＳＷ２と、このスイッチＳＷ２により
接続が切り換えられる２つのフリップフロップ１２及び
１３（ＤＦＦ−１及びＤＦＦ−２）と、その出力側に接
続した除算器１４（その機能は、例えばマイクロコンピ
ュータで実現される。）とで構成されている。なお、ス
イッチＳＷ２も、半導体素子から成る電子スイッチ或い
は機械的スイッチで構成される。
【００３２】この除算ブロック１０によれば、Ｖct＝Ｈ
のとき、スイッチＳＷ２はフリップフロップ（ＤＦＦ−
１）１２に接続しており、上記(8) 式で表わされる出力
電圧Ｖ' をＡ／Ｄ変換器１１でｎビットにディジタル変
換した信号ＤO1（ｎビット分）は、フリップフロップ１
２に保持される。
のとき、スイッチＳＷ２はフリップフロップ（ＤＦＦ−
１）１２に接続しており、上記(8) 式で表わされる出力
電圧Ｖ' をＡ／Ｄ変換器１１でｎビットにディジタル変
換した信号ＤO1（ｎビット分）は、フリップフロップ１
２に保持される。
【００３３】次に、制御装置が制御信号Ｖctを反転させ
て（Ｖct＝Ｌ）、ＳＷ１の接続先を接地に切り替える
と、容量Ｃ1 のみが入力端子に接続した状態になる。こ
のとき、正弦波入力Ｅi は、容量Ｃ1 のみを介して抵抗
Ｒ及びオペアンプＡ1 に供給されるので、その出力電圧
Ｖは、 ＶVct=L ＝−ｊωＣ1 ＲＥi …(9) となる。上記と同様に整流・平滑化回路１で直流化して
得られる出力電圧Ｖ' は、次のようになる。
て（Ｖct＝Ｌ）、ＳＷ１の接続先を接地に切り替える
と、容量Ｃ1 のみが入力端子に接続した状態になる。こ
のとき、正弦波入力Ｅi は、容量Ｃ1 のみを介して抵抗
Ｒ及びオペアンプＡ1 に供給されるので、その出力電圧
Ｖは、 ＶVct=L ＝−ｊωＣ1 ＲＥi …(9) となる。上記と同様に整流・平滑化回路１で直流化して
得られる出力電圧Ｖ' は、次のようになる。
【００３４】Ｖ'Vct=L＝−ａＣ1 Ｅ …(10) ここで、係数ａは、制御信号Ｖctの状態に影響されない
ので、上記(8) 式における定義と全く同じ値を持つ。
ので、上記(8) 式における定義と全く同じ値を持つ。
【００３５】また、上記制御信号Ｖctの反転により、ス
イッチＳＷ２が切り換えられてフリップフロップ（ＤＦ
Ｆ−２）１３に接続するので、上記出力電圧Ｖ' をＡ／
Ｄ変換器１１によってｎビットにディジタル変換した信
号ＤO2（ｎビット分）は、フリップフロップ１３に保持
される。
イッチＳＷ２が切り換えられてフリップフロップ（ＤＦ
Ｆ−２）１３に接続するので、上記出力電圧Ｖ' をＡ／
Ｄ変換器１１によってｎビットにディジタル変換した信
号ＤO2（ｎビット分）は、フリップフロップ１３に保持
される。
【００３６】このように、制御信号Ｖctによる時分割計
測により、ある周期で容量Ｃ1 （又はＣ2 ）の関数とし
て当該容量に比例した物理量（この場合、電圧）を測定
し、別の周期で容量の和（Ｃ1 ＋Ｃ2 ）に比例した物理
量を測定する回路が実現できる。図示の回路は、上記の
ように制御信号でＳＷ１を切り替えることにより、Ｃ1
（或いはＣ2 ）に比例した物理量（電圧）を測定する状
態と、（Ｃ1 ＋Ｃ2 ）に比例した物理量（電圧）を測定
する状態のいずれかに切り替えられる。
測により、ある周期で容量Ｃ1 （又はＣ2 ）の関数とし
て当該容量に比例した物理量（この場合、電圧）を測定
し、別の周期で容量の和（Ｃ1 ＋Ｃ2 ）に比例した物理
量を測定する回路が実現できる。図示の回路は、上記の
ように制御信号でＳＷ１を切り替えることにより、Ｃ1
（或いはＣ2 ）に比例した物理量（電圧）を測定する状
態と、（Ｃ1 ＋Ｃ2 ）に比例した物理量（電圧）を測定
する状態のいずれかに切り替えられる。
【００３７】次に、図３では、除算ブロック１０’は、
整流・平滑化回路１の出力側に接続したスイッチＳＷ２
と、このスイッチＳＷ２により接続が切り換えられる２
つのサンプルホールド回路２１及び２２と、その各々の
出力側に接続したＡ／Ｄ変換器２３とで構成されてい
る。
整流・平滑化回路１の出力側に接続したスイッチＳＷ２
と、このスイッチＳＷ２により接続が切り換えられる２
つのサンプルホールド回路２１及び２２と、その各々の
出力側に接続したＡ／Ｄ変換器２３とで構成されてい
る。
【００３８】この除算ブロック１０’によれば、上記の
Ｖ'Vct=H及びＶ'Vct=Lをそれぞれサンプルホールド回路
２１，２２で保持し、Ｖ'Vct=HをＡ／Ｄ変換器２３の基
準電圧として、Ｖ'Vct=LをＡ／Ｄ変換器２３の入力電圧
として、それぞれ与えることにより除算機能が得られる
ので、図２の除算ブロック１０と同じ結果を得ることが
できる。
Ｖ'Vct=H及びＶ'Vct=Lをそれぞれサンプルホールド回路
２１，２２で保持し、Ｖ'Vct=HをＡ／Ｄ変換器２３の基
準電圧として、Ｖ'Vct=LをＡ／Ｄ変換器２３の入力電圧
として、それぞれ与えることにより除算機能が得られる
ので、図２の除算ブロック１０と同じ結果を得ることが
できる。
【００３９】次に、上記のようにして得られた２つのデ
ィジタル値ＤO1, ＤO2をマイコンなどで除算して得られ
るディジタル出力ＤO は、次のようになる。
ィジタル値ＤO1, ＤO2をマイコンなどで除算して得られ
るディジタル出力ＤO は、次のようになる。
【００４０】 ＤO ＝ＤO2／ＤO1＝Ｖ'Vct=L／Ｖ'Vct=H＝Ｃ1 /(Ｃ1 ＋Ｃ2) …(11) また、このようにして得られたディジタル出力ＤO に対
し、２の補数演算を行う（ｎビットに対してビット反転
をとり、２進数の１を加えた値を求める）補数処理ブロ
ック１５にて、次の演算を行う。
し、２の補数演算を行う（ｎビットに対してビット反転
をとり、２進数の１を加えた値を求める）補数処理ブロ
ック１５にて、次の演算を行う。
【００４１】 Ｄans ＝２Ｃ1 /(Ｃ1 ＋Ｃ2)−１＝ (Ｃ1 −Ｃ2)／ (Ｃ1 ＋Ｃ2) ＝２ＤO −１ …(12) ［Ａ］この減算を２の補数を用いることにより加算で処
理する手順は、(12)式に従えば、 次のとおりである。
理する手順は、(12)式に従えば、 次のとおりである。
【００４２】 まず、２ＤO を求めるため、Ａ／Ｄ変
換にてｎビット化したＤO を、上位へ１ビットシフトす
ることによって２倍する。この処理により、最下位ビッ
トは０となり、ビット数は(n+1) になる。
換にてｎビット化したＤO を、上位へ１ビットシフトす
ることによって２倍する。この処理により、最下位ビッ
トは０となり、ビット数は(n+1) になる。
【００４３】 減算処理は２の補数を用いる。式(12)
における“２ＤO −１”の“１”は、ディジタルではフ
ルスケールを意味するので、ｎビット演算の場合、１０
進数の２n に対応する２進数となる。例えば８ビットの
場合、２8 は１０進数の２５６、２進数表現では“１０
０００００００”となる。これは、２の補数を求めて
も、２進数“１００００００００”となる。
における“２ＤO −１”の“１”は、ディジタルではフ
ルスケールを意味するので、ｎビット演算の場合、１０
進数の２n に対応する２進数となる。例えば８ビットの
場合、２8 は１０進数の２５６、２進数表現では“１０
０００００００”となる。これは、２の補数を求めて
も、２進数“１００００００００”となる。
【００４４】 上記で得た結果とで得た結果を足
し算する。これにより、 (n+1)ビット又は (n+2)ビット
の解が得られる。(n+2) ビット目が生じたときは、Ｄ
ans が正（＋）となり、残りの (n+1)ビット分が解の絶
対値部分を示している。一方、(n+2)ビット目が生じな
い場合は、Ｄans が負（−）となり、残りの (n+1)ビッ
ト分が解の絶対値部分を２の補数表現で示したものとな
る。このようにして、Ｄans が求められる。
し算する。これにより、 (n+1)ビット又は (n+2)ビット
の解が得られる。(n+2) ビット目が生じたときは、Ｄ
ans が正（＋）となり、残りの (n+1)ビット分が解の絶
対値部分を示している。一方、(n+2)ビット目が生じな
い場合は、Ｄans が負（−）となり、残りの (n+1)ビッ
ト分が解の絶対値部分を２の補数表現で示したものとな
る。このようにして、Ｄans が求められる。
【００４５】［Ｂ］上記の補数による処理は、更に簡素
化できる。そこで次に、この簡素化された２の補数処理
について説明する。
化できる。そこで次に、この簡素化された２の補数処理
について説明する。
【００４６】(12)式において、Ｃ1 ，Ｃ2 ＞０より
【００４７】
【数２】 であるから、Ｄans ＝(C1 −C2)/(C1 ＋C2) ＝０となる
のは、ＤO ＝1/2 のとき（フルスケールの１／２の結果
が出力されているとき）である。つまり、出力信号ＤO
がオフセットバイナリ（最上位ビットを符号ビットとし
た２の補数）と考えて処理することにより、Ｄans をＤ
O から容易に求めることができる。この補数処理の手順
は、次のようになる。
のは、ＤO ＝1/2 のとき（フルスケールの１／２の結果
が出力されているとき）である。つまり、出力信号ＤO
がオフセットバイナリ（最上位ビットを符号ビットとし
た２の補数）と考えて処理することにより、Ｄans をＤ
O から容易に求めることができる。この補数処理の手順
は、次のようになる。
【００４８】 ｎビットのディジタル出力ＤO の最上
位ビットを検出する。
位ビットを検出する。
【００４９】-1 最上位ビットが１の場合、Ｄans は
正（＋）となり、残りの (n-1)ビット分がＤans の絶対
値部分となる。
正（＋）となり、残りの (n-1)ビット分がＤans の絶対
値部分となる。
【００５０】-2 最上位ビットが０の場合、Ｄans は
負（−）となり、残りの (n-1)ビット分が２の補数で表
された数値部分となる。すなわち、残りの (n-1)ビット
分を反転させて１を加えれば、Ｄans の絶対値部分が求
められる。
負（−）となり、残りの (n-1)ビット分が２の補数で表
された数値部分となる。すなわち、残りの (n-1)ビット
分を反転させて１を加えれば、Ｄans の絶対値部分が求
められる。
【００５１】このような手順により、Ｄans を求めるこ
とができる。すなわち、２つの計測量のいずれか一方
（Ｃ1 又はＣ2 ）の関数をそれらの計測量の和（Ｃ1 ＋
Ｃ2 ）の関数で割って求めた値から、上記のような処理
を行う補数処理ブロック１５でＤans を求めることによ
り、前記２つの計測量の差（Ｃ1 −Ｃ2 ）を２つの計測
量の和（Ｃ1 ＋Ｃ2 ）で割った値が得られる。
とができる。すなわち、２つの計測量のいずれか一方
（Ｃ1 又はＣ2 ）の関数をそれらの計測量の和（Ｃ1 ＋
Ｃ2 ）の関数で割って求めた値から、上記のような処理
を行う補数処理ブロック１５でＤans を求めることによ
り、前記２つの計測量の差（Ｃ1 −Ｃ2 ）を２つの計測
量の和（Ｃ1 ＋Ｃ2 ）で割った値が得られる。
【００５２】以下、詳細な計算例を示す。
【００５３】まず、８ビットＡ／Ｄ変換で処理したと仮
定する。Ｃ1 ，Ｃ2 ＞０であるので、
定する。Ｃ1 ，Ｃ2 ＞０であるので、
【００５４】
【数３】 となる。
【００５５】以下、Ｄans が正となる場合と負となる場
合についての処理例を示す。
合についての処理例を示す。
【００５６】Ｃ1 ＞Ｃ2 の場合 ディジタル出力値ＤO を
【００５７】
【数４】 と仮定する。ここで、２５６（＝２8 ）で割るのは、
【００５８】
【数５】 に正規化するためである。
【００５９】［Ａ］上記(12)式を用いて算出する方法 式(12)より
【００６０】
【数６】 １（実数）＝１００００００００（フルスケール） また、減算を加算演算で処理するための２の補数表現
は、 １（実数）＝１００００００００（２の補数） 従って、
は、 １（実数）＝１００００００００（２の補数） 従って、
【００６１】
【数７】 これは、最上位ビットが符号ビットとなり、結果が正
（＋）で、かつ絶対値が残りのビット部分で“２２”
（１０進数）であることを示している。
（＋）で、かつ絶対値が残りのビット部分で“２２”
（１０進数）であることを示している。
【００６２】次に、これの正否を確認する。上記の仮定
では、 Ｃ1 ＝１３９， Ｃ2 ＝２５６−１３９＝１１７
では、 Ｃ1 ＝１３９， Ｃ2 ＝２５６−１３９＝１１７
【００６３】
【数８】 となる。これにより、演算結果の正しいことが確認され
た。
た。
【００６４】この方法では、２倍するためのシフトレジ
スタ及び加算器が必要となる。
スタ及び加算器が必要となる。
【００６５】［Ｂ］２の補数処理のみによる方法 ディジタル出力値ＤO を
【００６６】
【数９】 と仮定し、これよりＤans ＝(C1 −C2)/(C1 ＋C2) を求
める。
める。
【００６７】ＤO の最上位ビットを検出すると、１とな
っているので、Ｄans は正で、残りの７ビットは、００
０１０１１（２進数）＝１１／１２８となる。よって、 Ｄans ＝(C1 −C2)/(C1 ＋C2) ＝＋１１／１２８ …(23) となり、上記の計算と一致する。
っているので、Ｄans は正で、残りの７ビットは、００
０１０１１（２進数）＝１１／１２８となる。よって、 Ｄans ＝(C1 −C2)/(C1 ＋C2) ＝＋１１／１２８ …(23) となり、上記の計算と一致する。
【００６８】この処理を用いれば、前記［Ａ］における
シフトレジスタ及び加算器は不要となる。
シフトレジスタ及び加算器は不要となる。
【００６９】Ｃ1 ＜Ｃ2 の場合 ディジタル出力値ＤO を
【００７０】
【数１０】 と仮定する。
【００７１】［Ａ］上記(12)式を用いて算出する方法 式(12)より
【００７２】
【数１１】 １（実数）＝１００００００００ また、減算を加算演算で処理するための２の補数表現は １（実数）＝１００００００００（２の補数） 従って、
【００７３】
【数１２】 これは桁上りを生じていないので、負の値を表わし、２
の補数表現となっている。そして、
の補数表現となっている。そして、
【００７４】
【数１３】 となり、最上位ビットが符号ビットとなり、結果が正
（＋）であることを示し、かつ絶対値が残りのビット部
分で“２２”（１０進数）を示している。
（＋）であることを示し、かつ絶対値が残りのビット部
分で“２２”（１０進数）を示している。
【００７５】次に、これの正否を確認する。上記の仮定
では、 Ｃ1 ＝４３， Ｃ2 ＝２５６−４３＝２１３
では、 Ｃ1 ＝４３， Ｃ2 ＝２５６−４３＝２１３
【００７６】
【数１４】 となり、演算結果が正しいことが確認できる。
【００７７】この方法では、２倍するためのシフトレジ
スタ及び加算器が必要である。
スタ及び加算器が必要である。
【００７８】［Ｂ］２の補数処理のみによる方法 ディジタル出力値ＤO を
【００７９】
【数１５】 と仮定し、これよりＤans ＝(C1 −C2)/(C1 ＋C2) を求
める。
める。
【００８０】ＤO の最上位ビットを検出すると、０とな
っているので、Ｄans は負で、残りの７ビットは２の補
数として扱うため、各ビットの１，０を反転させた値に
１を加えた値が絶対値部分となる。すなわち、１０１０
１０１（２進数）＝８５／１２８となる。よって、 Ｄans ＝(C1 −C2)/(C1 ＋C2) ＝−８５／１２８ …(31) となり、上記の計算と一致する。
っているので、Ｄans は負で、残りの７ビットは２の補
数として扱うため、各ビットの１，０を反転させた値に
１を加えた値が絶対値部分となる。すなわち、１０１０
１０１（２進数）＝８５／１２８となる。よって、 Ｄans ＝(C1 −C2)/(C1 ＋C2) ＝−８５／１２８ …(31) となり、上記の計算と一致する。
【００８１】この処理を用いれば、前記［Ａ］における
シフトレジスタ及び加算器は不要となる。
シフトレジスタ及び加算器は不要となる。
【００８２】次に、図４は、２つの電気抵抗Ｒ1 ，Ｒ2
を計測量とする場合の回路構成を示す。この回路は、図
３において容量Ｃ1 ，Ｃ2 に代えて抵抗Ｒ1 ，Ｒ2 を設
け、且つオペアンプＡ1 に並列接続した抵抗Ｒを容量Ｃ
に代えることによって構成されている。
を計測量とする場合の回路構成を示す。この回路は、図
３において容量Ｃ1 ，Ｃ2 に代えて抵抗Ｒ1 ，Ｒ2 を設
け、且つオペアンプＡ1 に並列接続した抵抗Ｒを容量Ｃ
に代えることによって構成されている。
【００８３】この回路によれば、２つの抵抗Ｒ1 ，Ｒ2
の差が、図３の回路による容量Ｃ1，Ｃ2 の差と同様に
検出できる、すなわち、差動抵抗検出回路として動作す
る装置が提供される。
の差が、図３の回路による容量Ｃ1，Ｃ2 の差と同様に
検出できる、すなわち、差動抵抗検出回路として動作す
る装置が提供される。
【図１】２つの容量Ｃ1 ，Ｃ2 を計測量とする本発明の
具体的態様の回路構成図。
具体的態様の回路構成図。
【図２】図１における除算ブロックの具体的構成を示す
回路図。
回路図。
【図３】図２と異なる除算ブロックの具体的構成を示す
回路図。
回路図。
【図４】２つの電気抵抗Ｒ1 ，Ｒ2 を計測量とする場合
の回路構成図。
の回路構成図。
【図５】従来の容量差検出回路の構成を示す図。
１，２…整流・平滑化回路、３…Ａ／Ｄ変換器、１０，
１０’…除算ブロック、１１…Ａ／Ｄ変換器、１２，１
３…フリップフロップ、１４…除算器、１５…補数処理
ブロック、２１，２２…サンプルホールド回路、２３…
Ａ／Ｄ変換器。
１０’…除算ブロック、１１…Ａ／Ｄ変換器、１２，１
３…フリップフロップ、１４…除算器、１５…補数処理
ブロック、２１，２２…サンプルホールド回路、２３…
Ａ／Ｄ変換器。
Claims (6)
- 【請求項１】検出対象の物理量又は化学量に対応した２
つの計測量（Ｃ1 ，Ｃ2 ）の差を検出する計測量差検出
装置において、 前記２つの計測量のいずれか一方（Ｃ1 又はＣ2 ）の関
数と前記２つの計測量の和（Ｃ1 ＋Ｃ2 ）の関数とを生
成し、それらの関数から、前記２つの計測量の差 (Ｃ1
−Ｃ2)を前記２つの計測量の和 (Ｃ1 ＋Ｃ2)で割った関
数を出力する演算ブロックを備えたことを特徴とする計
測量差検出装置。 - 【請求項２】請求項１記載の計測量差検出装置におい
て、前記２つの計測量の差 (Ｃ1 −Ｃ2)を前記２つの計
測量の和 (Ｃ1 ＋Ｃ2)で割った関数は、２の補数を用い
た演算処理によって出力されることを特徴とする計測量
差検出装置。 - 【請求項３】検出対象の物理量又は化学量に対応した２
つの計測量（Ｃ1 ，Ｃ2 ）の差を検出する計測量差検出
装置において、 ある期間では前記２つの計測量のいずれか一方（Ｃ1 又
はＣ2 ）の関数を出力し、別の期間では２つの計測量の
和（Ｃ1 ＋Ｃ2 ）の関数を出力する計測量出力回路と、 該計測量出力回路から出力された前記２つの計測量のい
ずれか一方の関数を前記２つの計測量の和の関数で割っ
た関数を生成する除算処理の出力から、前記２つの計測
量の差 (Ｃ1 −Ｃ2)を前記２つの計測量の和 (Ｃ1 ＋Ｃ
2)で割った関数を生成する演算ブロックとを備えたこと
を特徴とする計測量差検出装置。 - 【請求項４】請求項３記載の計測量差検出装置におい
て、外部からの制御信号に応じて、前記計測量出力回路
を、前記２つの計測量のいずれか一方（Ｃ1 又はＣ2 ）
の関数を出力する状態又は前記２つの計測量の和（Ｃ1
＋Ｃ2 ）の関数を出力する状態に切り換えるスイッチを
含んでいることを特徴とする計測量差検出装置。 - 【請求項５】請求項４記載の計測量差検出装置におい
て、前記演算ブロックは、前記計測量出力回路からの出
力が入力されるＡ／Ｄ変換器と、その出力側に設けら
れ、前記制御信号に応じた接続位置をとる２位置スイッ
チと、このスイッチによりいずれか一方が前記Ａ／Ｄ変
換器に接続される２つのフリップフロップと、その出力
側に接続した除算器とで構成されていることを特徴とす
る計測量差検出装置。 - 【請求項６】請求項４記載の計測量差検出装置におい
て、前記演算ブロックは、前記計測量出力回路の出力側
に設けられ、前記制御信号に応じた接続位置をとる２位
置スイッチと、このスイッチによりいずれか一方が前記
計測量出力回路に接続される２つのサンプルホールド回
路と、各サンプルホールド回路の出力側に設けられたＡ
／Ｄ変換器とで構成され、前記２つのサンプルホールド
回路のうち一方のサンプルホールド回路の出力端を前記
Ａ／Ｄ変換器の基準電圧端に、他方のサンプルホールド
回路の出力端を前記Ａ／Ｄ変換器の入力電圧端にそれぞ
れ接続したことを特徴とする計測量差検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342296A JPH09243397A (ja) | 1996-03-11 | 1996-03-11 | 計測量差検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342296A JPH09243397A (ja) | 1996-03-11 | 1996-03-11 | 計測量差検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09243397A true JPH09243397A (ja) | 1997-09-19 |
Family
ID=12942412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5342296A Pending JPH09243397A (ja) | 1996-03-11 | 1996-03-11 | 計測量差検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09243397A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001033330A (ja) * | 1999-07-26 | 2001-02-09 | Yamatake Corp | センサ信号処理回路 |
| JP2006253764A (ja) * | 2005-03-08 | 2006-09-21 | Rohm Co Ltd | 容量電圧変換回路、それを用いた入力装置、電子機器、ならびに容量電圧変換方法 |
| JP2019066268A (ja) * | 2017-09-29 | 2019-04-25 | 日本航空電子工業株式会社 | 容量検出装置、抵抗検出装置 |
-
1996
- 1996-03-11 JP JP5342296A patent/JPH09243397A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001033330A (ja) * | 1999-07-26 | 2001-02-09 | Yamatake Corp | センサ信号処理回路 |
| JP2006253764A (ja) * | 2005-03-08 | 2006-09-21 | Rohm Co Ltd | 容量電圧変換回路、それを用いた入力装置、電子機器、ならびに容量電圧変換方法 |
| JP2019066268A (ja) * | 2017-09-29 | 2019-04-25 | 日本航空電子工業株式会社 | 容量検出装置、抵抗検出装置 |
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