JPH09237888A - 固体撮像素子及びその製造方法 - Google Patents
固体撮像素子及びその製造方法Info
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- JPH09237888A JPH09237888A JP8043121A JP4312196A JPH09237888A JP H09237888 A JPH09237888 A JP H09237888A JP 8043121 A JP8043121 A JP 8043121A JP 4312196 A JP4312196 A JP 4312196A JP H09237888 A JPH09237888 A JP H09237888A
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- Japan
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- insulating film
- transfer
- forming
- electrodes
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Abstract
(57)【要約】
【課題】 微細化され、転送電極の重合わせ余裕が要ら
ない平坦な表面の電荷結合素子及びその製造方法を提供
する。 【解決手段】 第２転送電極１７の厚さは、第１転送電
極１５間のギャップよりその２倍以上にした後、その平
坦化工程を施して平坦面１８を形成する。これによりリ
ソグラフィ工程においては、第１転送電極と第２転送電
極間の重合わせ余裕が不要になり更に、半導体基板から
第２転送電極上端までの距離を従来のそれより１／２に
することができる。
ない平坦な表面の電荷結合素子及びその製造方法を提供
する。 【解決手段】 第２転送電極１７の厚さは、第１転送電
極１５間のギャップよりその２倍以上にした後、その平
坦化工程を施して平坦面１８を形成する。これによりリ
ソグラフィ工程においては、第１転送電極と第２転送電
極間の重合わせ余裕が不要になり更に、半導体基板から
第２転送電極上端までの距離を従来のそれより１／２に
することができる。
Description
【０００１】
【発明の属する技術分野】本発明は固体撮像素子即ち、
電荷結合素子（ＣＣＤ）の製造方法に係り、特に高集積
化した電荷結合素子の電極形成に好適する。
電荷結合素子（ＣＣＤ）の製造方法に係り、特に高集積
化した電荷結合素子の電極形成に好適する。
【０００２】
【従来の技術】従来埋込みチャンネル型の電荷結合素子
は図６乃至図８に示す工程を経て製造される。例えばＮ
型シリコン半導体基板２０にボロンイオン（Ｂ+ ）を打
込んでから熱処理を施して、Ｐウエル領域２１（半導体
層）を形成する。続いてＰウエル領域２１にはリンイオ
ン（Ｐ- ）を打込後熱処理を施して埋込みチャンネル層
２２（前記半導体層とは導電型の異なる）を設けて、そ
の１部分を電荷結合素子の画素領域２３として機能させ
る。更に埋込みチャンネル層２２上には絶縁膜２４を被
覆後、導電性被膜を堆積し更にリソグラフィ工程により
パターニングして複数の第１転送電極２５を形成する
（図６参照）。
は図６乃至図８に示す工程を経て製造される。例えばＮ
型シリコン半導体基板２０にボロンイオン（Ｂ+ ）を打
込んでから熱処理を施して、Ｐウエル領域２１（半導体
層）を形成する。続いてＰウエル領域２１にはリンイオ
ン（Ｐ- ）を打込後熱処理を施して埋込みチャンネル層
２２（前記半導体層とは導電型の異なる）を設けて、そ
の１部分を電荷結合素子の画素領域２３として機能させ
る。更に埋込みチャンネル層２２上には絶縁膜２４を被
覆後、導電性被膜を堆積し更にリソグラフィ工程により
パターニングして複数の第１転送電極２５を形成する
（図６参照）。
【０００３】次に第１転送電極２５の側面ならびに上面
を絶縁膜２４に接続する絶縁膜２４で覆い、後述する第
２転送電極を構成する多結晶ケイ素などの導電膜を更に
堆積後、レジストを利用するリソグラフィ工程により第
１転送電極２５上に重なるようなパターニングにより第
２転送電極２６を形成する（図７参照）。
を絶縁膜２４に接続する絶縁膜２４で覆い、後述する第
２転送電極を構成する多結晶ケイ素などの導電膜を更に
堆積後、レジストを利用するリソグラフィ工程により第
１転送電極２５上に重なるようなパターニングにより第
２転送電極２６を形成する（図７参照）。
【０００４】さらに第２転送電極２６を部分的に除去し
て絶縁膜２４の上面を露出させるために、被覆したレジ
スト２７を異方性エッチングである例えばＲＩＥにより
パターニング後、レジストを剥離して電極２８を露出し
て図８の断面構造即ち第２転送電極２６を完成する。
て絶縁膜２４の上面を露出させるために、被覆したレジ
スト２７を異方性エッチングである例えばＲＩＥにより
パターニング後、レジストを剥離して電極２８を露出し
て図８の断面構造即ち第２転送電極２６を完成する。
【０００５】
【発明が解決しようとする課題】第１転送電極２５及び
第２転送電極２６の製造方法は、２回のリソグラフィ工
程を行っており、しかも重ね合せた両電極間にズレがで
きないように、図８に明かにするように重ね合せ余裕ａ
を設計上必ず考慮しなければない。この重ね合せ余裕ａ
は電荷結合素子を高集積化する際には縮小することが望
ましいが、第２転送電極２６用のリソグラフィ工程によ
りその下限が決るために微細化にとって妨げになる。
第２転送電極２６の製造方法は、２回のリソグラフィ工
程を行っており、しかも重ね合せた両電極間にズレがで
きないように、図８に明かにするように重ね合せ余裕ａ
を設計上必ず考慮しなければない。この重ね合せ余裕ａ
は電荷結合素子を高集積化する際には縮小することが望
ましいが、第２転送電極２６用のリソグラフィ工程によ
りその下限が決るために微細化にとって妨げになる。
【０００６】隣接する第２転送電極２６間のギャップｂ
及び第１転送電極２５間に生じる例えば５μｍ〜１０μ
ｍのギャップｌ1 （図２参照）も第２転送電極２６用の
リソグラフィ工程によりその下限が決るために、重ね合
せ余裕ａと同様に微細化にとって妨げになる。
及び第１転送電極２５間に生じる例えば５μｍ〜１０μ
ｍのギャップｌ1 （図２参照）も第２転送電極２６用の
リソグラフィ工程によりその下限が決るために、重ね合
せ余裕ａと同様に微細化にとって妨げになる。
【０００７】更に第１及び第２転送電極２５、２６を前
記のように重ね合せるには、埋込みチャンネル層２４表
面から第２転送電極２６上端２８までの距離ｄ1 （図８
参照）が転送電極自体の厚さより大きいことが望ましい
が、第２転送電極２６表面に段差が生じる。そのため
に、上方に層間絶縁膜や遮光膜などを積重ねるのには技
術的に難しい点が生じる。
記のように重ね合せるには、埋込みチャンネル層２４表
面から第２転送電極２６上端２８までの距離ｄ1 （図８
参照）が転送電極自体の厚さより大きいことが望ましい
が、第２転送電極２６表面に段差が生じる。そのため
に、上方に層間絶縁膜や遮光膜などを積重ねるのには技
術的に難しい点が生じる。
【０００８】本発明はこのような事情により成されたも
ので、特に微細化され、転送電極の重合わせ余裕が要ら
ない平坦な表面の電荷結合素子及びその製造方法を提供
する。
ので、特に微細化され、転送電極の重合わせ余裕が要ら
ない平坦な表面の電荷結合素子及びその製造方法を提供
する。
【０００９】
【課題を解決するための手段】半導体基板表面に重ねた
導電型の異なる半導体層の最上層と，この最上層に設置
する複数の画素領域と，前記最上層を覆う第１絶縁膜
と，前記画素領域以外の第１絶縁膜部分に重ねて配置す
る複数の第１転送電極と，この第１転送電極の露出部分
を覆い前記第１絶縁膜に連続する第１絶縁膜の他の部分
と，前記第１転送電極間のギャップを埋めると共にこの
第１絶縁膜及び他の部分に隣接して配置する第２転送電
極と，前記第１転送電極及び第２転送電極の上面を構成
する平坦面とに本発明に係る固体撮像素子の特徴があ
る。
導電型の異なる半導体層の最上層と，この最上層に設置
する複数の画素領域と，前記最上層を覆う第１絶縁膜
と，前記画素領域以外の第１絶縁膜部分に重ねて配置す
る複数の第１転送電極と，この第１転送電極の露出部分
を覆い前記第１絶縁膜に連続する第１絶縁膜の他の部分
と，前記第１転送電極間のギャップを埋めると共にこの
第１絶縁膜及び他の部分に隣接して配置する第２転送電
極と，前記第１転送電極及び第２転送電極の上面を構成
する平坦面とに本発明に係る固体撮像素子の特徴があ
る。
【００１０】更に半導体基板に導電型の異なる半導体層
を重ねる工程と，この最上層の半導体層に複数の画素領
域を形成する工程と，この画素領域及び最上層の半導体
層に重ねて第１絶縁膜を形成する工程と，この第１絶縁
膜部分を覆う複数の第１転送電極を形成する工程と，こ
の第１転送電極の露出部と前記第１絶縁膜に連続する第
１絶縁膜の他の部分を形成する工程と，前記第１転送電
極の厚さの約２倍以上の第２転送電極を前記第１絶縁膜
部分間のギャップを埋めて被覆する工程と，前記第１絶
縁膜部分、第１転送電極ならびに第２転送電極の上面を
平坦化する工程とから成る点にも特徴がある。
を重ねる工程と，この最上層の半導体層に複数の画素領
域を形成する工程と，この画素領域及び最上層の半導体
層に重ねて第１絶縁膜を形成する工程と，この第１絶縁
膜部分を覆う複数の第１転送電極を形成する工程と，こ
の第１転送電極の露出部と前記第１絶縁膜に連続する第
１絶縁膜の他の部分を形成する工程と，前記第１転送電
極の厚さの約２倍以上の第２転送電極を前記第１絶縁膜
部分間のギャップを埋めて被覆する工程と，前記第１絶
縁膜部分、第１転送電極ならびに第２転送電極の上面を
平坦化する工程とから成る点にも特徴がある。
【００１１】このように本発明に係る固体撮像素子で
は、複数の第１転送電極間のギャップの厚さの２倍以上
の厚さの２つの転送電極を設置後、その上面を平坦化す
る。これによりリソグラフィ工程において第１転送電極
と第２転送電極間の重合わせ余裕が不要になるので、半
導体基板から第２転送電極上端までの距離を従来のそれ
より１／２にすることができる。
は、複数の第１転送電極間のギャップの厚さの２倍以上
の厚さの２つの転送電極を設置後、その上面を平坦化す
る。これによりリソグラフィ工程において第１転送電極
と第２転送電極間の重合わせ余裕が不要になるので、半
導体基板から第２転送電極上端までの距離を従来のそれ
より１／２にすることができる。
【００１２】
【発明の実施の形態】本発明の実施形態として埋込みチ
ャンネル型の電荷結合素子を図１乃至図５を参照して説
明する。図１、図４、図５には本発明に係るチャンネル
型の電荷結合素子の一部切欠斜視図と平面図を、図２及
び図３に本発明に係るチャンネル型の電荷結合素子の要
部断面図を示す。即ち従来の技術と同様に、Ｎ型シリコ
ン半導体基板１０には、図１に示すようにボロンイオン
（Ｂ+ ）を打込んでから熱処理を施して、Ｐウエル領域
１１を形成し、続いてＰウエル領域１１にはリンイオン
（Ｐ- ）を打込んでから熱処理を行って埋込みチャンネ
ル層１２を設置して固体撮像素子の複数の画素領域１３
（図１、図４、図５参照）として機能させる。更に埋込
みチャンネル層１２全面には第１絶縁膜１４を被覆する
ので、複数の画素領域１３表面も当然覆われる。
ャンネル型の電荷結合素子を図１乃至図５を参照して説
明する。図１、図４、図５には本発明に係るチャンネル
型の電荷結合素子の一部切欠斜視図と平面図を、図２及
び図３に本発明に係るチャンネル型の電荷結合素子の要
部断面図を示す。即ち従来の技術と同様に、Ｎ型シリコ
ン半導体基板１０には、図１に示すようにボロンイオン
（Ｂ+ ）を打込んでから熱処理を施して、Ｐウエル領域
１１を形成し、続いてＰウエル領域１１にはリンイオン
（Ｐ- ）を打込んでから熱処理を行って埋込みチャンネ
ル層１２を設置して固体撮像素子の複数の画素領域１３
（図１、図４、図５参照）として機能させる。更に埋込
みチャンネル層１２全面には第１絶縁膜１４を被覆する
ので、複数の画素領域１３表面も当然覆われる。
【００１３】次に、図１に明らかにする複数の画素領域
１３の形成予定領域（図２以下に示す）を囲んで導電性
金属膜を堆積後、リソグラフィ工程によって、所定の間
隔にパターニングして厚さｄ2 （図２参照）の複数の第
１転送電極１５を形成する。更に第１転送電極１５の側
面ならびに上面即ち露出する部分には、第１絶縁膜１４
に連続する部分１６を形成して、露出部分を完全に覆
う。
１３の形成予定領域（図２以下に示す）を囲んで導電性
金属膜を堆積後、リソグラフィ工程によって、所定の間
隔にパターニングして厚さｄ2 （図２参照）の複数の第
１転送電極１５を形成する。更に第１転送電極１５の側
面ならびに上面即ち露出する部分には、第１絶縁膜１４
に連続する部分１６を形成して、露出部分を完全に覆
う。
【００１４】次に第２転送電極１７用の材料として例え
ば多結晶ケイ素などから成る導電膜を第１絶縁膜１４及
び連続する部分１６に隣接して堆積させ、その厚さを第
１転送電極１５間に生じる例えば５μｍ〜１０μｍのギ
ャップｌ2 （図２参照）より大きい２ｔ（図２参照）以
上にすることによってギャップｌ2 や各第１転送電極１
５が埋込まれるようにして、図２の断面構造が得られ
る。
ば多結晶ケイ素などから成る導電膜を第１絶縁膜１４及
び連続する部分１６に隣接して堆積させ、その厚さを第
１転送電極１５間に生じる例えば５μｍ〜１０μｍのギ
ャップｌ2 （図２参照）より大きい２ｔ（図２参照）以
上にすることによってギャップｌ2 や各第１転送電極１
５が埋込まれるようにして、図２の断面構造が得られ
る。
【００１５】続いてドライエッチングである例えばＲＩ
Ｅ法により多結晶ケイ素などから成る導電膜の所定表面
をエッチングするが、第１転送電極１５上に重なる部分
が完全に除かれるように時間を設定して第２転送電極１
７を形成する。この結果複数の第１転送電極１５間のギ
ャップｌ2 が埋められしかも両電極１５、１７間に重ね
合せ余裕ａをなくすことができる上に、図５に明かなよ
うに厚さｄ2 を有する第１転送電極１５と第２転送電極
１７の上面には平坦面１８が形成される（図３参照）。
Ｅ法により多結晶ケイ素などから成る導電膜の所定表面
をエッチングするが、第１転送電極１５上に重なる部分
が完全に除かれるように時間を設定して第２転送電極１
７を形成する。この結果複数の第１転送電極１５間のギ
ャップｌ2 が埋められしかも両電極１５、１７間に重ね
合せ余裕ａをなくすことができる上に、図５に明かなよ
うに厚さｄ2 を有する第１転送電極１５と第２転送電極
１７の上面には平坦面１８が形成される（図３参照）。
【００１６】第２転送電極１７は第１絶縁膜１４並びに
連続する部分１６に隣接して形成されるが、その露出部
分にも第２絶縁膜１８（図１参照）を形成して絶縁され
た第２転送電極１７を完成する。
連続する部分１６に隣接して形成されるが、その露出部
分にも第２絶縁膜１８（図１参照）を形成して絶縁され
た第２転送電極１７を完成する。
【００１７】このような技術を固体撮像素子へ適用した
例を図１ならびに図４、図５により説明するが、図面を
簡略化するために図４、図５では第１、第２絶縁膜１
４、１８は省略した。前記のように半導体基板１０に重
ねた半導体層の最上層１２には一定の間隔を持って複数
の画素領域１３が形成され、前記のように第１絶縁膜１
４により覆われる。そして第１転送電極１５ならびに第
２転送電極１７の平坦面１８は図１に示すように画素領
域１３を覆う第１絶縁膜１４より上方に位置し、図示し
ないレンズからの光が画素領域１３に入射されることに
なる。
例を図１ならびに図４、図５により説明するが、図面を
簡略化するために図４、図５では第１、第２絶縁膜１
４、１８は省略した。前記のように半導体基板１０に重
ねた半導体層の最上層１２には一定の間隔を持って複数
の画素領域１３が形成され、前記のように第１絶縁膜１
４により覆われる。そして第１転送電極１５ならびに第
２転送電極１７の平坦面１８は図１に示すように画素領
域１３を覆う第１絶縁膜１４より上方に位置し、図示し
ないレンズからの光が画素領域１３に入射されることに
なる。
【００１８】前記のように第１転送電極１５はリソグラ
フィ工程を利用して形成され、その後第２転送電極１７
を形成するが、この時画素領域１３の寸法σが第２転送
電極１７の厚さｔの２倍より第１転送電極１５間に生じ
るギャップｌ2 が小さければ図４に示すように電荷転送
部の形成と同時に画素領域１３が完成される。
フィ工程を利用して形成され、その後第２転送電極１７
を形成するが、この時画素領域１３の寸法σが第２転送
電極１７の厚さｔの２倍より第１転送電極１５間に生じ
るギャップｌ2 が小さければ図４に示すように電荷転送
部の形成と同時に画素領域１３が完成される。
【００１９】第１転送電極１５間に生じるギャップｌ2
は５μｍ〜１０μｍであり、その厚さｄ2 は最高１０μ
ｍ程度である。このような寸法の場合第１転送電極１５
間に第２転送電極１７が前記のような関係を持って堆積
され、平坦面１８は異方性食刻手段である例えばＲＩＥ
法により形成される。しかし、第１転送電極１５の上面
や側面にも第２転送電極１７を構成する多結晶ケイ素な
どから成る導電膜が付着しており、これが図４に示す不
要な部分ｅである。これを除去する工程ならびに必要が
あれば多結晶ケイ素などから成る導電膜を再堆積するこ
とにより２層の転送電極１５、１７を持つ固体撮像素子
が得られる（図５参照）。
は５μｍ〜１０μｍであり、その厚さｄ2 は最高１０μ
ｍ程度である。このような寸法の場合第１転送電極１５
間に第２転送電極１７が前記のような関係を持って堆積
され、平坦面１８は異方性食刻手段である例えばＲＩＥ
法により形成される。しかし、第１転送電極１５の上面
や側面にも第２転送電極１７を構成する多結晶ケイ素な
どから成る導電膜が付着しており、これが図４に示す不
要な部分ｅである。これを除去する工程ならびに必要が
あれば多結晶ケイ素などから成る導電膜を再堆積するこ
とにより２層の転送電極１５、１７を持つ固体撮像素子
が得られる（図５参照）。
【００２０】
【発明の効果】以上のように第２転送電極１７はリソグ
ラフィ工程なしで形成できるので、従来のように第１転
送電極１５と第２転送電極１７の重ね合せ余裕ａならび
に第２転送電極１７間のギャップｂが不要になる。従っ
て固体撮像素子を微細化するには第１転送電極１５のリ
ソグラフィ工程だけで下限が決まるために同レベルのリ
ソグラフィ工程により従来の２倍の微細化が可能にな
る。
ラフィ工程なしで形成できるので、従来のように第１転
送電極１５と第２転送電極１７の重ね合せ余裕ａならび
に第２転送電極１７間のギャップｂが不要になる。従っ
て固体撮像素子を微細化するには第１転送電極１５のリ
ソグラフィ工程だけで下限が決まるために同レベルのリ
ソグラフィ工程により従来の２倍の微細化が可能にな
る。
【００２１】又第１転送電極１５と第２転送電極１７の
重ね合せ余裕ａが要らないので、半導体基板に重ねる半
導体層の最上層表面から第２転送電極１７上端までの距
離ｄ3 （図３参照）を従来の１／２にすることができ
る。
重ね合せ余裕ａが要らないので、半導体基板に重ねる半
導体層の最上層表面から第２転送電極１７上端までの距
離ｄ3 （図３参照）を従来の１／２にすることができ
る。
【図１】本発明に係る固体撮像素子の要部を示す一部切
欠斜視図である。
欠斜視図である。
【図２】図１の要部を形成する工程を示す断面図であ
る。
る。
【図３】図２に続く工程を示す断面図である。
【図４】図１及び図２の工程を固体撮像素子用に適用す
る断面図である。
る断面図である。
【図５】図４と違う工程を示す断面図である。
【図６】従来の固体撮像素子の転送電極形成工程を示す
断面図である。
断面図である。
【図７】図５に続く転送電極形成工程を示す断面図であ
る。
る。
【図８】図７に続く転送電極形成工程を示す断面図であ
る。
る。
１、１０：半導体基板、 ２、１１：ウエル領域、 ３、１２：埋込みチャンネル層、 ４、１４、１８：絶縁膜、 ５、１５、１７：転送電極、 １６：絶縁膜部分。
Claims (2)
- 【請求項１】 半導体基板表面に重ねた導電型の異なる
半導体層の最上層と，この最上層に設置する複数の画素
領域と，前記最上層を覆う第１絶縁膜と，前記画素領域
以外の第１絶縁膜部分に重ねて配置する複数の第１転送
電極と，この第１転送電極の露出部分を覆い前記第１絶
縁膜に連続する第１絶縁膜の他の部分と，前記第１転送
電極間のギャップを埋めると共にこの第１絶縁膜及び他
の部分に隣接して配置する第２転送電極と，前記第１転
送電極及び第２転送電極の上面を構成する平坦面とを具
備することを特徴とする固体撮像素子 - 【請求項２】半導体基板に導電型の異なる半導体層を重
ねる工程と，この最上層の半導体層に複数の画素領域を
形成する工程と，この画素領域及び最上層の半導体層に
重ねて第１絶縁膜を形成する工程と，この第１絶縁膜部
分を覆う複数の第１転送電極を形成する工程と，この第
１転送電極の露出部と前記第１絶縁膜に連続する第１絶
縁膜の他の部分を形成する工程と，前記第１転送電極の
厚さの約２倍以上の第２転送電極を前記第１絶縁膜部分
間のギャップを埋めて被覆する工程と，前記第１絶縁膜
部分、第１転送電極ならびに第２転送電極の上面を平坦
化する工程とから成ることを特徴とする固体撮像素子の
製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8043121A JPH09237888A (ja) | 1996-02-29 | 1996-02-29 | 固体撮像素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8043121A JPH09237888A (ja) | 1996-02-29 | 1996-02-29 | 固体撮像素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09237888A true JPH09237888A (ja) | 1997-09-09 |
Family
ID=12655015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8043121A Pending JPH09237888A (ja) | 1996-02-29 | 1996-02-29 | 固体撮像素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09237888A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452243B1 (en) | 1998-12-18 | 2002-09-17 | Nec Corporation | Solid state image sensor and method for fabricating the same |
-
1996
- 1996-02-29 JP JP8043121A patent/JPH09237888A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6452243B1 (en) | 1998-12-18 | 2002-09-17 | Nec Corporation | Solid state image sensor and method for fabricating the same |
| US6784015B2 (en) | 1998-12-18 | 2004-08-31 | Nec Electronics Corporation | Solid state image sensor and method for fabricating the same |
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