JPH0922353A - １チップ・マイクロコンピュータおよびその命令コード格納方法 - Google Patents
１チップ・マイクロコンピュータおよびその命令コード格納方法Info
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- JPH0922353A JPH0922353A JP7169700A JP16970095A JPH0922353A JP H0922353 A JPH0922353 A JP H0922353A JP 7169700 A JP7169700 A JP 7169700A JP 16970095 A JP16970095 A JP 16970095A JP H0922353 A JPH0922353 A JP H0922353A
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- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】
【目的】オブジェクト効率がよくないＣＰＵを採用する
場合でも、命令コードを格納したＲＯＭのパターンサイ
ズを抑制し、１チップ化に際してチップサイズを抑制で
きるコストパーフォーマンスの良いマイクロコンピュー
タを提供する。 【構成】命令キャッシュ１１から命令をフェッチするＣ
ＰＵ１０の処理動作を命令するための予めデータ圧縮さ
れた命令コードを格納したＲＯＭ本体１２と、ＲＯＭ本
体から読み出すべき命令コードが格納されている先頭位
置を参照するためのタグデータを格納したタグＲＯＭ１
３と、ＣＰＵから出力されたアドレスに基づいてタグＲ
ＯＭからタグデータを読み出し、タグデータに基づいて
ＲＯＭ本体から命令コードを読み出すキャッシュ制御回
路１４と、ＲＯＭ本体から読み出された命令コードを伸
長して命令コードを復元し、命令キャッシュに送るデー
タ伸長回路１３とを具備する。
場合でも、命令コードを格納したＲＯＭのパターンサイ
ズを抑制し、１チップ化に際してチップサイズを抑制で
きるコストパーフォーマンスの良いマイクロコンピュー
タを提供する。 【構成】命令キャッシュ１１から命令をフェッチするＣ
ＰＵ１０の処理動作を命令するための予めデータ圧縮さ
れた命令コードを格納したＲＯＭ本体１２と、ＲＯＭ本
体から読み出すべき命令コードが格納されている先頭位
置を参照するためのタグデータを格納したタグＲＯＭ１
３と、ＣＰＵから出力されたアドレスに基づいてタグＲ
ＯＭからタグデータを読み出し、タグデータに基づいて
ＲＯＭ本体から命令コードを読み出すキャッシュ制御回
路１４と、ＲＯＭ本体から読み出された命令コードを伸
長して命令コードを復元し、命令キャッシュに送るデー
タ伸長回路１３とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、１チップ・マイク
ロコンピュータおよびその命令コード格納方法に係り、
特に命令コードの格納装置および格納方法に関するもの
で、例えば処理単位が３２ビット以上のマイクロコンピ
ュータ（以下、マイコンと記す）に使用される。
ロコンピュータおよびその命令コード格納方法に係り、
特に命令コードの格納装置および格納方法に関するもの
で、例えば処理単位が３２ビット以上のマイクロコンピ
ュータ（以下、マイコンと記す）に使用される。
【０００２】
【従来の技術】従来のマイコンにおいては、命令コード
はそのままＲＯＭ（読み出し専用メモリ）などに格納さ
れているので、マイコンの命令コードが増大するにつれ
て、命令コード格納用のＲＯＭをＣＰＵ（中央処理ユニ
ット）と同一チップ上に搭載してマイコンを１チップ化
することが困難になる、あるいは、その利点がなくな
る。その理由を以下に述べる。
はそのままＲＯＭ（読み出し専用メモリ）などに格納さ
れているので、マイコンの命令コードが増大するにつれ
て、命令コード格納用のＲＯＭをＣＰＵ（中央処理ユニ
ット）と同一チップ上に搭載してマイコンを１チップ化
することが困難になる、あるいは、その利点がなくな
る。その理由を以下に述べる。
【０００３】一般に、処理単位が３２ビット以上のマイ
コンは、その性能向上のために、採用するＣＰＵがＣＩ
ＳＣ型からＲＩＳＣ型（Reduced Instruction Set Comp
uter；縮小命令セット型）に移行しつつある。上記ＲＩ
ＳＣ型のＣＰＵは、ＣＩＳＣ型のＣＰＵと比べて命令コ
ードが冗長であり、それによりオブジェクト効率が悪く
なる。
コンは、その性能向上のために、採用するＣＰＵがＣＩ
ＳＣ型からＲＩＳＣ型（Reduced Instruction Set Comp
uter；縮小命令セット型）に移行しつつある。上記ＲＩ
ＳＣ型のＣＰＵは、ＣＩＳＣ型のＣＰＵと比べて命令コ
ードが冗長であり、それによりオブジェクト効率が悪く
なる。
【０００４】このような冗長な命令コードを持つＲＩＳ
Ｃ型のＣＰＵを１チップ・マイコンに組み込んでＲＩＳ
Ｃ型マイコンを実現する場合、一連の命令コードをその
まま順にＲＯＭの各アドレスのメモリブロック内に格納
すると、ＲＯＭのパターンサイズが非常に大きくなる。
この場合、小型のＲＩＳＣ型ＣＰＵを用いたとしてもチ
ップサイズが非常に大きくなり、１チップ化によるコス
トダウンの利点が得られなくなる。
Ｃ型のＣＰＵを１チップ・マイコンに組み込んでＲＩＳ
Ｃ型マイコンを実現する場合、一連の命令コードをその
まま順にＲＯＭの各アドレスのメモリブロック内に格納
すると、ＲＯＭのパターンサイズが非常に大きくなる。
この場合、小型のＲＩＳＣ型ＣＰＵを用いたとしてもチ
ップサイズが非常に大きくなり、１チップ化によるコス
トダウンの利点が得られなくなる。
【０００５】
【発明が解決しようとする課題】上記したように従来の
ＲＩＳＣ型マイコンは、命令コードが冗長であり、冗長
な命令コードをそのままＲＯＭに格納すると、ＲＯＭの
パターンサイズが非常に大きくなり、１チップ化に際し
てチップサイズが非常に大きくなるという問題があっ
た。
ＲＩＳＣ型マイコンは、命令コードが冗長であり、冗長
な命令コードをそのままＲＯＭに格納すると、ＲＯＭの
パターンサイズが非常に大きくなり、１チップ化に際し
てチップサイズが非常に大きくなるという問題があっ
た。
【０００６】本発明は上記の問題点を解決すべくなされ
たもので、オブジェクト効率がよくないＣＰＵを採用す
る場合でも、命令コードを格納したＲＯＭのパターンサ
イズの増大を抑制でき、１チップ化に際してチップサイ
ズを抑制でき、コストパーフォーマンスの良い１チップ
・マイクロコンピュータおよびその命令コード格納方法
を提供することを目的とする。
たもので、オブジェクト効率がよくないＣＰＵを採用す
る場合でも、命令コードを格納したＲＯＭのパターンサ
イズの増大を抑制でき、１チップ化に際してチップサイ
ズを抑制でき、コストパーフォーマンスの良い１チップ
・マイクロコンピュータおよびその命令コード格納方法
を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の１チップ・マイ
クロコンピュータは、命令コードを取り込むための命令
キャッシュと、上記命令キャッシュから命令をフェッチ
する中央処理ユニットと、上記中央処理ユニットの処理
動作を命令するための予めデータ圧縮された命令コード
を格納した圧縮命令格納ＲＯＭと、前記中央処理ユニッ
トから出力されたアドレスに基づいて前記圧縮命令格納
ＲＯＭから読み出すべき命令コードが格納されている上
記圧縮命令格納ＲＯＭ内の先頭位置を参照するためのタ
グデータを格納したタグＲＯＭと、前記中央処理ユニッ
トから出力されたアドレスに基づいて上記タグＲＯＭか
らタグデータを読み出し、上記タグデータに基づいて前
記圧縮命令格納ＲＯＭから命令コードを読み出すように
制御するキャッシュ制御回路と、上記圧縮命令格納ＲＯ
Ｍから読み出された命令コードを伸長して命令コードを
復元するために設けられ、この復元した命令コードが前
記命令キャッシュに取り込まれるデータ伸長回路とを具
備することを特徴とする。
クロコンピュータは、命令コードを取り込むための命令
キャッシュと、上記命令キャッシュから命令をフェッチ
する中央処理ユニットと、上記中央処理ユニットの処理
動作を命令するための予めデータ圧縮された命令コード
を格納した圧縮命令格納ＲＯＭと、前記中央処理ユニッ
トから出力されたアドレスに基づいて前記圧縮命令格納
ＲＯＭから読み出すべき命令コードが格納されている上
記圧縮命令格納ＲＯＭ内の先頭位置を参照するためのタ
グデータを格納したタグＲＯＭと、前記中央処理ユニッ
トから出力されたアドレスに基づいて上記タグＲＯＭか
らタグデータを読み出し、上記タグデータに基づいて前
記圧縮命令格納ＲＯＭから命令コードを読み出すように
制御するキャッシュ制御回路と、上記圧縮命令格納ＲＯ
Ｍから読み出された命令コードを伸長して命令コードを
復元するために設けられ、この復元した命令コードが前
記命令キャッシュに取り込まれるデータ伸長回路とを具
備することを特徴とする。
【０００８】また、本発明の１チップ・マイクロコンピ
ュータの命令コード格納方法は、命令キャッシュから命
令をフェッチする中央処理ユニットおよび上記中央処理
ユニットの処理動作を命令するための命令コードを格納
するためのＲＯＭを備えた１チップ・マイクロコンピュ
ータにおける上記ＲＯＭに対して命令コードを格納する
際、前記命令キャッシュでキャッシュミスが発生した場
合のアドレスの命令コードを含む一連のブロック全体で
あるライン毎に命令コードを圧縮した状態で格納するこ
とを特徴とする。
ュータの命令コード格納方法は、命令キャッシュから命
令をフェッチする中央処理ユニットおよび上記中央処理
ユニットの処理動作を命令するための命令コードを格納
するためのＲＯＭを備えた１チップ・マイクロコンピュ
ータにおける上記ＲＯＭに対して命令コードを格納する
際、前記命令キャッシュでキャッシュミスが発生した場
合のアドレスの命令コードを含む一連のブロック全体で
あるライン毎に命令コードを圧縮した状態で格納するこ
とを特徴とする。
【０００９】
【発明の実施の形態】例えばＲＩＳＣ型マイコンにおい
ては、命令キャッシュを備えており、ＣＰＵは通常は命
令キャッシュから命令をフェッチすることにより高速に
動作し、キャッシュミスが発生すると、新しい命令をフ
ェッチする。
ては、命令キャッシュを備えており、ＣＰＵは通常は命
令キャッシュから命令をフェッチすることにより高速に
動作し、キャッシュミスが発生すると、新しい命令をフ
ェッチする。
【００１０】この際、新しい命令のフェッチは、キャッ
シュミスが発生したアドレスの命令コードを含む一連の
ブロック全体（ライン）に行われるものであり、上記ラ
インサイズは通常は命令キャッシュでのヒット率などを
考慮して決定される。
シュミスが発生したアドレスの命令コードを含む一連の
ブロック全体（ライン）に行われるものであり、上記ラ
インサイズは通常は命令キャッシュでのヒット率などを
考慮して決定される。
【００１１】本発明では、上記ライン毎に命令コードを
データ圧縮した状態でＲＯＭに格納している。上記デー
タ圧縮のアルゴリズムは現在のデータ圧縮技術において
多数存在するアルゴリズムのうちの任意のものを採用で
きるが、圧縮効率を考慮すると、前記ラインサイズはな
るべく大きい方が望ましい。例えば処理単位が３２ビッ
ト以上のマイコンにおいては、圧縮単位となるラインサ
イズのワード数として例えば８ワード（２５６ビット）
とする。
データ圧縮した状態でＲＯＭに格納している。上記デー
タ圧縮のアルゴリズムは現在のデータ圧縮技術において
多数存在するアルゴリズムのうちの任意のものを採用で
きるが、圧縮効率を考慮すると、前記ラインサイズはな
るべく大きい方が望ましい。例えば処理単位が３２ビッ
ト以上のマイコンにおいては、圧縮単位となるラインサ
イズのワード数として例えば８ワード（２５６ビット）
とする。
【００１２】また、圧縮命令コード格納用のＲＯＭ本体
は、所定サイズ（例えば圧縮されたラインがほぼ収まる
サイズ）のメモリブロックに区切られてアドレスが設定
されており、一連の圧縮命令コードは順に一連のメモリ
ブロック内に格納されている。 この場合、１つのライ
ンサイズの圧縮命令コードをＲＯＭ本体の１つのアドレ
スのメモリブロックに必ず格納し得るように圧縮すれ
ば、１つのラインサイズの圧縮命令コードとＲＯＭ本体
の１つのアドレスとを１対１で対応させることが可能に
なる。
は、所定サイズ（例えば圧縮されたラインがほぼ収まる
サイズ）のメモリブロックに区切られてアドレスが設定
されており、一連の圧縮命令コードは順に一連のメモリ
ブロック内に格納されている。 この場合、１つのライ
ンサイズの圧縮命令コードをＲＯＭ本体の１つのアドレ
スのメモリブロックに必ず格納し得るように圧縮すれ
ば、１つのラインサイズの圧縮命令コードとＲＯＭ本体
の１つのアドレスとを１対１で対応させることが可能に
なる。
【００１３】もし、１つのラインサイズの圧縮命令コー
ドの中にＲＯＭ本体の１つのアドレスの上記メモリブロ
ック内に収まらないものが存在する場合には、はみ出し
た命令コードは別のメモリブロック内に格納される。つ
まり、１つのラインサイズの圧縮命令コードが複数（例
えば２個）に分割されてＲＯＭ本体の複数（例えば２
個）のアドレスのメモリブロック内に格納される。
ドの中にＲＯＭ本体の１つのアドレスの上記メモリブロ
ック内に収まらないものが存在する場合には、はみ出し
た命令コードは別のメモリブロック内に格納される。つ
まり、１つのラインサイズの圧縮命令コードが複数（例
えば２個）に分割されてＲＯＭ本体の複数（例えば２
個）のアドレスのメモリブロック内に格納される。
【００１４】上記したように１つのラインサイズの圧縮
命令コードがＲＯＭ本体の１個または複数個のアドレス
に格納される場合には、圧縮命令コードがＲＯＭ本体の
どのメモリブロックから格納されているかを示すポイン
タ用テーブルとしてタグＲＯＭを用意しておき、これに
タグデータを格納する。
命令コードがＲＯＭ本体の１個または複数個のアドレス
に格納される場合には、圧縮命令コードがＲＯＭ本体の
どのメモリブロックから格納されているかを示すポイン
タ用テーブルとしてタグＲＯＭを用意しておき、これに
タグデータを格納する。
【００１５】そして、ＲＯＭ本体から命令コードを読み
出す際には、ＣＰＵからのアドレスに基づいて、ＲＯＭ
本体から読み出そうとする圧縮命令コードが格納されて
いるメモリブロックの番号データをタグＲＯＭから読み
出す。この後、ＲＯＭ本体から圧縮命令コードを読み出
し、データ伸長回路により命令コードを復元し、命令キ
ャッシュおよびＣＰＵに送る。
出す際には、ＣＰＵからのアドレスに基づいて、ＲＯＭ
本体から読み出そうとする圧縮命令コードが格納されて
いるメモリブロックの番号データをタグＲＯＭから読み
出す。この後、ＲＯＭ本体から圧縮命令コードを読み出
し、データ伸長回路により命令コードを復元し、命令キ
ャッシュおよびＣＰＵに送る。
【００１６】即ち、本発明によれば、予め命令コードを
データ圧縮した状態でＲＯＭ本体に格納しておくことに
より、ＲＯＭから読み出した圧縮データを伸長して命令
コードを復元して命令キャッシュに送る。
データ圧縮した状態でＲＯＭ本体に格納しておくことに
より、ＲＯＭから読み出した圧縮データを伸長して命令
コードを復元して命令キャッシュに送る。
【００１７】従って、ＣＰＵは、命令キャッシュから命
令をフェッチして高速に動作することが可能であり、Ｒ
ＯＭ本体に格納されている命令コードは圧縮されている
ので、ＲＯＭ本体のパターンサイズを抑制でき、１チッ
プ化に際してチップサイズを抑制することが可能にな
る。
令をフェッチして高速に動作することが可能であり、Ｒ
ＯＭ本体に格納されている命令コードは圧縮されている
ので、ＲＯＭ本体のパターンサイズを抑制でき、１チッ
プ化に際してチップサイズを抑制することが可能にな
る。
【００１８】以下、図面を参照して本発明の実施の形態
を詳細に説明する。図１は、本発明の第１の実施の形態
に係る３２ビット固定長命令を使用するＲＩＳＣ型の１
チップ・マイコンの一部を示している。
を詳細に説明する。図１は、本発明の第１の実施の形態
に係る３２ビット固定長命令を使用するＲＩＳＣ型の１
チップ・マイコンの一部を示している。
【００１９】図１において、１０はＣＰＵであり、ＲＩ
ＳＣ型のプロセッサが用いられている。１１は命令コー
ド用キャッシュメモリである命令キャッシュであり、例
えばＳＲＡＭが用いられている。１１ａは上記命令キャ
ッシュ１１と対をなすタグメモリである。１２は圧縮命
令コードを格納したＲＯＭ本体（圧縮命令格納ＲＯ
Ｍ）、１３はタグＲＯＭ、１４はキャッシュ制御回路、
１５は命令コード伸長回路である。
ＳＣ型のプロセッサが用いられている。１１は命令コー
ド用キャッシュメモリである命令キャッシュであり、例
えばＳＲＡＭが用いられている。１１ａは上記命令キャ
ッシュ１１と対をなすタグメモリである。１２は圧縮命
令コードを格納したＲＯＭ本体（圧縮命令格納ＲＯ
Ｍ）、１３はタグＲＯＭ、１４はキャッシュ制御回路、
１５は命令コード伸長回路である。
【００２０】上記ＲＩＳＣ型のＣＰＵ１０は、従来のＲ
ＩＳＣ型のＣＰＵと同様に、外部から取り込んだ命令を
命令キャッシュ１１にフェッチし、通常は命令キャッシ
ュ１１から命令をフェッチすることにより高速に動作
し、キャッシュミスが発生すると、新しい命令を外部か
ら取り込む機能を有する。
ＩＳＣ型のＣＰＵと同様に、外部から取り込んだ命令を
命令キャッシュ１１にフェッチし、通常は命令キャッシ
ュ１１から命令をフェッチすることにより高速に動作
し、キャッシュミスが発生すると、新しい命令を外部か
ら取り込む機能を有する。
【００２１】この際、新しい命令のフェッチは、キャッ
シュミスが発生したアドレスの命令コードを含む一連の
ブロック全体（ライン）に行なわれるものであり、上記
ラインサイズは通常は命令キャッシュでのヒット率など
を考慮して決定される。
シュミスが発生したアドレスの命令コードを含む一連の
ブロック全体（ライン）に行なわれるものであり、上記
ラインサイズは通常は命令キャッシュでのヒット率など
を考慮して決定される。
【００２２】本発明では、上記ライン毎に命令コードを
圧縮した状態でＲＯＭ本体１２に格納している。この場
合、現在のデータ圧縮技術において多数存在する圧縮ア
ルゴリズムのうちの任意のアルゴリズムを採用できる
が、圧縮効率を考慮すると、前記ラインサイズはなるべ
く大きい方が望ましい。本実施例では、例えば図２に示
すように、圧縮単位となるラインサイズのワード数とし
て８ワード（１ワードは４バイト、３２ビット）として
いる。
圧縮した状態でＲＯＭ本体１２に格納している。この場
合、現在のデータ圧縮技術において多数存在する圧縮ア
ルゴリズムのうちの任意のアルゴリズムを採用できる
が、圧縮効率を考慮すると、前記ラインサイズはなるべ
く大きい方が望ましい。本実施例では、例えば図２に示
すように、圧縮単位となるラインサイズのワード数とし
て８ワード（１ワードは４バイト、３２ビット）として
いる。
【００２３】また、圧縮命令コード格納用のＲＯＭ本体
１２は、ライン毎に命令コードが圧縮された圧縮命令コ
ードが格納されている。この場合、ＲＯＭ本体１２は、
上圧縮されたラインがほぼ収まるサイズのメモリブロッ
クに区切られてアドレスが設定されており、一連の圧縮
命令コードは順に一連のメモリブロック内に格納されて
いる。この第１の実施の形態では、ＲＯＭ本体１２の容
量は１２８ＫＢ（キロバイト）であり、アドレス指定に
必要なアドレス長（ビット数）は１７である。
１２は、ライン毎に命令コードが圧縮された圧縮命令コ
ードが格納されている。この場合、ＲＯＭ本体１２は、
上圧縮されたラインがほぼ収まるサイズのメモリブロッ
クに区切られてアドレスが設定されており、一連の圧縮
命令コードは順に一連のメモリブロック内に格納されて
いる。この第１の実施の形態では、ＲＯＭ本体１２の容
量は１２８ＫＢ（キロバイト）であり、アドレス指定に
必要なアドレス長（ビット数）は１７である。
【００２４】この場合、１つのラインサイズの圧縮命令
コードをＲＯＭ本体１２の１つのアドレスのメモリブロ
ックに必ず格納し得るように圧縮すれば、１つのライン
サイズの圧縮命令コードとＲＯＭ本体１２の１つのアド
レスとを１対１で対応させることが可能になる。
コードをＲＯＭ本体１２の１つのアドレスのメモリブロ
ックに必ず格納し得るように圧縮すれば、１つのライン
サイズの圧縮命令コードとＲＯＭ本体１２の１つのアド
レスとを１対１で対応させることが可能になる。
【００２５】もし、１つのラインサイズの圧縮命令コー
ドの中にＲＯＭ本体１２の１つのアドレスの上記メモリ
ブロック内に収まらないものが存在する場合には、はみ
出した命令コードは別のメモリブロック内に格納され
る。つまり、１つのラインサイズの圧縮命令コードが複
数（例えば２個）に分割されてＲＯＭ本体１２の複数
（例えば２個）のアドレスのメモリブロック内に格納さ
れる。
ドの中にＲＯＭ本体１２の１つのアドレスの上記メモリ
ブロック内に収まらないものが存在する場合には、はみ
出した命令コードは別のメモリブロック内に格納され
る。つまり、１つのラインサイズの圧縮命令コードが複
数（例えば２個）に分割されてＲＯＭ本体１２の複数
（例えば２個）のアドレスのメモリブロック内に格納さ
れる。
【００２６】上記したように１つのラインサイズの圧縮
命令コードがＲＯＭ本体１２の１個または複数個のアド
レスに格納される場合には、圧縮命令コードがＲＯＭ本
体１２のどのメモリブロックから格納されているかを示
すポインタ用テーブルとしてタグＲＯＭ１３が用意さ
れ、これにタグデータが格納される。
命令コードがＲＯＭ本体１２の１個または複数個のアド
レスに格納される場合には、圧縮命令コードがＲＯＭ本
体１２のどのメモリブロックから格納されているかを示
すポインタ用テーブルとしてタグＲＯＭ１３が用意さ
れ、これにタグデータが格納される。
【００２７】上記タグＲＯＭ１３の容量は、ＲＯＭ本体
１２の全ラインのアドレスを格納できればよく、ライン
数（＝１２８ＫＢ／２５６ビット＝５１２）×アドレス
長（＝１７）で構成される。
１２の全ラインのアドレスを格納できればよく、ライン
数（＝１２８ＫＢ／２５６ビット＝５１２）×アドレス
長（＝１７）で構成される。
【００２８】前記キャッシュ制御回路１４は、ＣＰＵ１
０から出力されたアドレスに基づいて命令キャッシュ１
１に関する通常のキャッシュ制御機能（ヒット、キャッ
シュミスの判定など）を有するほか、キャッシュミス判
定後にＣＰＵ１０から出力された新たなアドレスに基づ
いてタグＲＯＭ１３からタグデータを読み出し、タグデ
ータに基づいてＲＯＭ本体１２から命令コードを読み出
すように制御する機能を有する。
０から出力されたアドレスに基づいて命令キャッシュ１
１に関する通常のキャッシュ制御機能（ヒット、キャッ
シュミスの判定など）を有するほか、キャッシュミス判
定後にＣＰＵ１０から出力された新たなアドレスに基づ
いてタグＲＯＭ１３からタグデータを読み出し、タグデ
ータに基づいてＲＯＭ本体１２から命令コードを読み出
すように制御する機能を有する。
【００２９】命令コード伸長回路１５は、ＲＯＭ本体１
２から読み出された命令コードを伸長して命令コードを
復元する機能を有し、復元した命令コードを命令キャッ
シュ１１およびＣＰＵ１０に送る。
２から読み出された命令コードを伸長して命令コードを
復元する機能を有し、復元した命令コードを命令キャッ
シュ１１およびＣＰＵ１０に送る。
【００３０】なお、本発明のマイコンの命令コード格納
方法においては、前記したようにＲＯＭ本体１２に格納
すべき圧縮命令コードとタグＲＯＭ１３に格納すべきタ
グデータを命令コードの作成時に予め作成し、それぞれ
対応して上記ＲＯＭ本体１２とタグＲＯＭ１３に格納す
る。
方法においては、前記したようにＲＯＭ本体１２に格納
すべき圧縮命令コードとタグＲＯＭ１３に格納すべきタ
グデータを命令コードの作成時に予め作成し、それぞれ
対応して上記ＲＯＭ本体１２とタグＲＯＭ１３に格納す
る。
【００３１】次に、上記したように圧縮命令コードが格
納されたＲＩＳＣ型の１チップ・マイコンにおいて本発
明に関連する動作を説明する。ＣＰＵ１０は、通常は命
令キャッシュ１１から命令をフェッチすることにより高
速に動作しており、キャッシュミスが発生する（キャッ
シュ制御回路１４からキャッシュミス判定出力を受け
る）と、新たにアクセスすべきアドレスを出力し、キャ
ッシュミスが発生したアドレスの命令コードを含む命令
コードを命令キャッシュ１１に取り込むように制御す
る。
納されたＲＩＳＣ型の１チップ・マイコンにおいて本発
明に関連する動作を説明する。ＣＰＵ１０は、通常は命
令キャッシュ１１から命令をフェッチすることにより高
速に動作しており、キャッシュミスが発生する（キャッ
シュ制御回路１４からキャッシュミス判定出力を受け
る）と、新たにアクセスすべきアドレスを出力し、キャ
ッシュミスが発生したアドレスの命令コードを含む命令
コードを命令キャッシュ１１に取り込むように制御す
る。
【００３２】上記キャッシュミスが発生した場合に、キ
ャッシュ制御回路１４は、キャッシュミス判定出力をＣ
ＰＵ１０に送った後、ＣＰＵ１０からの新しいアドレス
に基づいてＲＯＭ本体１２から１つのブロック（ライン
サイズ）毎に命令を読み出すように制御する。
ャッシュ制御回路１４は、キャッシュミス判定出力をＣ
ＰＵ１０に送った後、ＣＰＵ１０からの新しいアドレス
に基づいてＲＯＭ本体１２から１つのブロック（ライン
サイズ）毎に命令を読み出すように制御する。
【００３３】この場合、キャッシュミスが発生したアド
レスの命令コードがラインサイズの途中であっても、ラ
イン全体の読み出しが行われる（つまり、新しいアドレ
スの命令コードを含む圧縮命令コードがＲＯＭ本体１２
から読み出される）。この際、タグＲＯＭ１３はＣＰＵ
１０から出力するアドレスのうち、ＲＯＭ本体１２の全
ライン（５１２）のアドレスを選択的に指定するのに必
要な上位９ビットが入力し、ＲＯＭ本体１２の読み出し
対象データの先頭格納位置がタグＲＯＭ１３からＲＯＭ
本体１２に出力する。
レスの命令コードがラインサイズの途中であっても、ラ
イン全体の読み出しが行われる（つまり、新しいアドレ
スの命令コードを含む圧縮命令コードがＲＯＭ本体１２
から読み出される）。この際、タグＲＯＭ１３はＣＰＵ
１０から出力するアドレスのうち、ＲＯＭ本体１２の全
ライン（５１２）のアドレスを選択的に指定するのに必
要な上位９ビットが入力し、ＲＯＭ本体１２の読み出し
対象データの先頭格納位置がタグＲＯＭ１３からＲＯＭ
本体１２に出力する。
【００３４】これにより、ＲＯＭ本体１２から圧縮命令
コードが読み出され、この読み出された圧縮命令コード
は、命令コード伸長回路１５により復元され、命令キャ
ッシュ１１およびＣＰＵ１０に取り込まれる。
コードが読み出され、この読み出された圧縮命令コード
は、命令コード伸長回路１５により復元され、命令キャ
ッシュ１１およびＣＰＵ１０に取り込まれる。
【００３５】即ち、第１の実施の形態のマイコンおよび
その命令コード格納方法によれば、予め命令コードをデ
ータ圧縮した状態でＲＯＭ本体１２に格納しておき、Ｒ
ＯＭ本体１２から読み出した圧縮データをデータ伸長回
路１５により伸長して命令コードを復元し、命令キャッ
シュ１１に取り込むことが可能になる。
その命令コード格納方法によれば、予め命令コードをデ
ータ圧縮した状態でＲＯＭ本体１２に格納しておき、Ｒ
ＯＭ本体１２から読み出した圧縮データをデータ伸長回
路１５により伸長して命令コードを復元し、命令キャッ
シュ１１に取り込むことが可能になる。
【００３６】従って、ＣＰＵ１０は、命令キャッシュ１
１から命令をフェッチして高速に動作することが可能で
あり、ＲＯＭ本体１２に格納されている命令コードは圧
縮されているので、ＲＯＭ本体１２のパターンサイズを
抑制でき、１チップ化に際してチップサイズを抑制する
ことが可能になる。
１から命令をフェッチして高速に動作することが可能で
あり、ＲＯＭ本体１２に格納されている命令コードは圧
縮されているので、ＲＯＭ本体１２のパターンサイズを
抑制でき、１チップ化に際してチップサイズを抑制する
ことが可能になる。
【００３７】因みに、本発明で付加されたタグＲＯＭ１
３によるサイズの増大分は、上記実施例の場合でもＲＯ
Ｍ全体の３．３％程度であるので、命令コードを圧縮し
た状態でＲＯＭ本体に格納することによるＲＯＭ本体１
２のサイズの減少分よりもはるかに小さいので、全体と
してチップサイズを抑制することが可能になる。
３によるサイズの増大分は、上記実施例の場合でもＲＯ
Ｍ全体の３．３％程度であるので、命令コードを圧縮し
た状態でＲＯＭ本体に格納することによるＲＯＭ本体１
２のサイズの減少分よりもはるかに小さいので、全体と
してチップサイズを抑制することが可能になる。
【００３８】
【発明の効果】上述したように本発明によれば、オブジ
ェクト効率がよくないＣＰＵを採用する場合でも、命令
コードを格納したＲＯＭのパターンサイズを抑制でき、
１チップ化に際してチップサイズを抑制できる。また、
ＣＰＵは通常はキャッシュから命令を取り込むので高速
に動作でき、コストパーフォーマンスの良いマイクロコ
ンピュータおよびその命令コード格納方法を提供するこ
とができる。従って、本発明は、命令コードが冗長にな
る３２ビット以上のＲＩＳＣ型ＣＰＵやＤＳＰ（デジタ
ルシグナルプロセッサ）などに幅広く活用できる。
ェクト効率がよくないＣＰＵを採用する場合でも、命令
コードを格納したＲＯＭのパターンサイズを抑制でき、
１チップ化に際してチップサイズを抑制できる。また、
ＣＰＵは通常はキャッシュから命令を取り込むので高速
に動作でき、コストパーフォーマンスの良いマイクロコ
ンピュータおよびその命令コード格納方法を提供するこ
とができる。従って、本発明は、命令コードが冗長にな
る３２ビット以上のＲＩＳＣ型ＣＰＵやＤＳＰ（デジタ
ルシグナルプロセッサ）などに幅広く活用できる。
【図１】本発明の第１の実施の形態に係る１チップ・マ
イコンを示すブロック図。
イコンを示すブロック図。
【図２】図１中の命令キャッシュにフェッチされる圧縮
単位となるラインサイズの一例を説明するために示す
図。
単位となるラインサイズの一例を説明するために示す
図。
【符号の説明】 １０…ＣＰＵ、 １１…命令キャッシュ、 １２…ＲＯＭ本体（圧縮命令格納ＲＯＭ）、 １３…タグＲＯＭ、 １４…キャッシュ制御回路、 １５…データ伸長回路。
Claims (2)
- 【請求項１】 命令コードを取り込むための命令キャッ
シュと、上記命令キャッシュから命令をフェッチする中
央処理ユニットと、上記中央処理ユニットの処理動作を
命令するための予めデータ圧縮された命令コードを格納
した圧縮命令格納ＲＯＭと、前記中央処理ユニットから
出力されたアドレスに基づいて前記圧縮命令格納ＲＯＭ
から読み出すべき命令コードが格納されている上記圧縮
命令格納ＲＯＭ内の先頭位置を参照するためのタグデー
タを格納したタグＲＯＭと、前記中央処理ユニットから
出力されたアドレスに基づいて上記タグＲＯＭからタグ
データを読み出し、上記タグデータに基づいて前記圧縮
命令格納ＲＯＭから命令コードを読み出すように制御す
るキャッシュ制御回路と、上記圧縮命令格納ＲＯＭから
読み出された命令コードを伸長して命令コードを復元す
るために設けられ、この復元した命令コードが前記命令
キャッシュに取り込まれるデータ伸長回路とを具備する
ことを特徴とする１チップ・マイクロコンピュータ。 - 【請求項２】 命令キャッシュから命令をフェッチする
中央処理ユニットおよび上記中央処理ユニットの処理動
作を命令するための命令コードを格納するためのＲＯＭ
を備えた１チップ・マイクロコンピュータにおける上記
ＲＯＭに対して命令コードを格納する際、前記命令キャ
ッシュでキャッシュミスが発生した場合のアドレスの命
令コードを含む一連のブロック全体であるライン毎に命
令コードを圧縮した状態で格納することを特徴とする１
チップ・マイクロコンピュータの命令コード格納方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7169700A JPH0922353A (ja) | 1995-07-05 | 1995-07-05 | １チップ・マイクロコンピュータおよびその命令コード格納方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7169700A JPH0922353A (ja) | 1995-07-05 | 1995-07-05 | １チップ・マイクロコンピュータおよびその命令コード格納方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0922353A true JPH0922353A (ja) | 1997-01-21 |
Family
ID=15891271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7169700A Pending JPH0922353A (ja) | 1995-07-05 | 1995-07-05 | １チップ・マイクロコンピュータおよびその命令コード格納方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0922353A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004502238A (ja) * | 2000-06-29 | 2004-01-22 | モトローラ・インコーポレイテッド | 復号された情報を格納し且つ供給するキャッシュを有する装置及びそのように行う方法 |
| WO2012169124A1 (ja) * | 2011-06-10 | 2012-12-13 | パナソニック株式会社 | 配置決定装置、配置決定方法、データ構造、メモリ、アクセス装置及びメモリアクセス方法 |
| CN112612519A (zh) * | 2020-12-11 | 2021-04-06 | 海光信息技术股份有限公司 | 一种取指方法、装置、电子设备及存储介质 |
| EP4020230A1 (en) * | 2020-12-23 | 2022-06-29 | INTEL Corporation | Application programming interface for fine grained low latency decompression within processor core |
-
1995
- 1995-07-05 JP JP7169700A patent/JPH0922353A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4748918B2 (ja) * | 2000-06-29 | 2011-08-17 | フリースケール セミコンダクター インコーポレイテッド | 復号された情報を格納し且つ供給するキャッシュを有する装置及びそのように行う方法 |
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| US12028094B2 (en) | 2020-12-23 | 2024-07-02 | Intel Corporation | Application programming interface for fine grained low latency decompression within processor core |
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