WO2012169124A1 - 配置決定装置、配置決定方法、データ構造、メモリ、アクセス装置及びメモリアクセス方法 - Google Patents

配置決定装置、配置決定方法、データ構造、メモリ、アクセス装置及びメモリアクセス方法 Download PDF

Info

Publication number
WO2012169124A1
WO2012169124A1 PCT/JP2012/003293 JP2012003293W WO2012169124A1 WO 2012169124 A1 WO2012169124 A1 WO 2012169124A1 JP 2012003293 W JP2012003293 W JP 2012003293W WO 2012169124 A1 WO2012169124 A1 WO 2012169124A1
Authority
WO
WIPO (PCT)
Prior art keywords
data
bits
memory
compressed
bit
Prior art date
Application number
PCT/JP2012/003293
Other languages
English (en)
French (fr)
Inventor
晋也 松山
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to JP2013519363A priority Critical patent/JP5895229B2/ja
Priority to CN201280028496.2A priority patent/CN103597454B/zh
Publication of WO2012169124A1 publication Critical patent/WO2012169124A1/ja
Priority to US14/091,122 priority patent/US9519599B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1626—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
    • G06F13/1631—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests through address comparison
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/04—Addressing variable-length words or parts of words
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/40—Specific encoding of data in memory or cache
    • G06F2212/401—Compressed data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/3017—Runtime instruction translation, e.g. macros
    • G06F9/30178—Runtime instruction translation, e.g. macros of compressed or encrypted instructions
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
    • H03M7/4031—Fixed length to variable length coding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/60—General implementation details not specific to a particular type of compression
    • H03M7/6058—Saving memory space in the encoder or decoder

Definitions

  • the present invention relates to a memory access technology by a processor.
  • Patent Document 1 As a technique for reading compressed data corresponding to arbitrary uncompressed data desired by a processor from a memory such as a ROM in which a plurality of compressed data compressed based on each of a plurality of data is arranged, for example, the technique of Patent Document 1 It has been known.
  • Patent Document 1 reads out a variable-length compressed program code obtained by compressing a program code desired by a processor using an address conversion table.
  • each address value used when the processor reads each program code is associated with an address value indicating a position on the memory where each compressed program code corresponding to each program code is arranged. It is registered.
  • Patent Document 1 converts an address value for reading a desired program code acquired from a processor using this address conversion table, and calculates the corresponding value from the position on the memory indicated by the converted address value.
  • the compressed program code is read out.
  • an object of the present invention is to provide a technique for allowing compressed data corresponding to data desired by a processor to be read from a memory without using an address conversion table.
  • an arrangement determining apparatus determines a memory arrangement for compressed data of less than M N bits compressed based on M N-bit data constituting a data block.
  • An arrangement determination device for each of general compressed data whose data length is X bits (X ⁇ N) or less among M compressed data, the entire general compressed data and at least the data length of the general compressed data
  • the first data of L bits (X ⁇ L ⁇ N) or less comprising a flag indicating that is less than or equal to X bits is added to the address value in the data block of the N bit data that is the basis of the general compressed data.
  • the specific compressed data whose data length is greater than X bits.
  • the L-bit first data consisting of X bits of the specific compressed data and at least a flag indicating that the data length of the specific compressed data is larger than X bits is used as the base of the specific compressed data.
  • First decision means for deciding to arrange at a memory location indicated by a result value obtained by performing a first operation on the address value in the data block of the N-bit data that has become, for each of the specific compressed data, from the specific compressed data
  • Second determining means for determining to be arranged at a memory location indicated by a result value obtained by performing a different second operation, wherein the second operation includes M pieces of N-bit data.
  • the same result value is obtained even if the second calculation is performed on any address value in the same set for each set of K (K ⁇ M) as one set. And an operation in which a result value different from a result value generated by performing the second operation on each address value in any other set is generated.
  • the compressed data corresponding to the N-bit data desired by the processor is obtained from the memory in which each compressed data is arranged in the arrangement determined by the arrangement determining apparatus. Reading can be performed without using an address conversion table.
  • FIG. 3 is a block diagram showing a functional configuration of a main part of the arrangement determining apparatus 100 according to the first embodiment.
  • FIG. 3 is a block diagram showing a functional configuration of a main part of the access device 200 according to the first embodiment.
  • positioning to ROM10 of each compressed code The flowchart which shows the arrangement
  • Flowchart showing access processing of access device 200 The figure which shows the circuit structure of the control circuit 210a of the access apparatus which concerns on the modification 1.
  • the block diagram which shows the function structure of the principal part of the arrangement
  • FIG. 9 is a block diagram showing a functional configuration of main parts of an access device 220 according to the second embodiment.
  • positioning to ROM10 of each compressed code The flowchart which shows the arrangement
  • a flowchart showing access processing of the access device 220 The figure which shows the circuit structure of the control circuit 230a of the access apparatus which concerns on the modification 2.
  • FIG. FIG. 9 is a block diagram showing a functional configuration of main parts of an access device 240 according to Embodiment 3.
  • positioning to ROM10 of each compressed code The flowchart which shows the arrangement
  • positioning determination apparatus 140 Flowchart showing access processing of access device 240
  • the arrangement determining apparatus includes a ROM (Read Only) which is an embodiment of a memory according to the present invention, which is a compressed M program code compressed based on each of M N-bit uncompressed program codes. This is a device for determining the allocation to (Memory).
  • program code is also simply referred to as “code”.
  • This arrangement determining apparatus determines the arrangement of each compressed code based on a result value obtained by performing a predetermined operation on the address value of each non-compressed code in the non-compressed block composed of the M uncompressed codes.
  • the arrangement determining apparatus uses the Xa bit (Xa ⁇ N) of each compressed code based on the result value obtained by performing the first operation on the address value of each uncompressed code in the uncompressed block. Determine the placement of the minutes.
  • this arrangement determining apparatus is based on a result value obtained by performing the second operation on the address value of each compressed code (hereinafter also referred to as “specific compressed code”) whose data length in the uncompressed block is greater than Xa bits.
  • specific compressed code a result value obtained by performing the second operation on the address value of each compressed code whose data length in the uncompressed block is greater than Xa bits.
  • the arrangement of the part excluding the Xa bits from each specific compression code is determined. The contents of the first calculation and the second calculation will be described later.
  • the access device identifies and reads the location on the ROM where a compressed code (hereinafter also referred to as “target compressed code”) corresponding to the uncompressed code desired by the processor is arranged.
  • target compressed code a compressed code corresponding to the uncompressed code desired by the processor.
  • the apparatus decompresses the read target compressed code and sends it to the processor.
  • This access device also uses the first calculation and the second calculation to specify the position on the ROM where the target compression code is arranged, in the same manner as the arrangement determination device.
  • the arrangement of the compressed code is determined using a predetermined calculation (first calculation and second calculation) without using the address conversion table.
  • the position of the compressed code can be specified.
  • FIG. 1 is a block diagram illustrating a functional configuration of a main part of the arrangement determining apparatus 100 according to the first embodiment.
  • the arrangement determining apparatus 100 is connected to the storage device 20 and the writing device 30, and includes an access unit 101, a compression unit 102, and a control unit 110.
  • the arrangement determining apparatus 100 is a computer including a processor and a memory, and the functions of the compression unit 102 and the control unit 110 are realized by the processor executing a program stored in the memory.
  • the access unit 101 accesses the storage device 20 having the memory area 21 for M uncompressed codes and the memory area 22 for M compressed codes in accordance with an instruction from the control unit 110, and reads and compresses the uncompressed codes. It has a function of writing code.
  • the compression unit 102 has a function of performing compression processing on an N-bit (for example, 16 bits) non-compressed code read by the access unit 101 in accordance with an instruction from the control unit 110 and generating a compressed code of less than N bits.
  • the compression unit 102 sends the generated compressed code and information indicating the data length of the compressed code (hereinafter referred to as “data length information”) to the control unit 110.
  • the control unit 110 determines the arrangement of the compressed code received from the compression unit 102 in the ROM 10 in addition to the function of instructing each block in the arrangement determination apparatus 100, and the access unit so that the determined arrangement is obtained.
  • a function of storing each compressed code in the memory area 22 for the compressed code in the storage device 20 is provided.
  • the control unit 110 includes a first determination unit 111 and a second determination unit 112.
  • the first determination unit 111 sets the Xa bits (in this example, N / 2-1, that is, 7 bits) of the compressed code received from the compression unit 102 to the non-compressed data on which the compressed code is based. It has a function of determining to be arranged at a position on the ROM 10 indicated by a result value addr_a1 obtained by performing the first operation on the address value ADDR_a in the uncompressed block of the code.
  • the address value ADDR_a is assigned in units of N bits.
  • Equation 1 An example of the first calculation is shown in Equation 1.
  • M is the number of uncompressed codes and the number of compressed codes.
  • Round 1/2 (ADDR_a / 4) is a function that returns a result value obtained by rounding the result of dividing ADDR_a by 4 by 1/2 units.
  • the control unit 110 stores the compressed code memory in the storage device 20 via the access unit 101 so that each of the M compressed codes has the arrangement determined by the first determination unit 111 and the second determination unit 112. Store in area 22.
  • the control unit 110 for each compressed code, indicates 1 bit indicating whether or not the compressed code is larger than the Xa bit for Xa bits (N / 2-1 in the above example) of the compressed code. Is stored in the storage device 20 so as to have the arrangement determined by the first determination unit 111.
  • first data the data consisting of the Xa bit portion and the 1-bit flag in the compressed code
  • second data the data consisting of the Xa bit portion and the 1-bit flag in the compressed code
  • control unit 110 When the storage of all the M compressed codes in the compressed code memory area 22 is completed via the access unit 101, the control unit 110 writes data to the ROM 10 to the writing device 30 which is a so-called ROM writer. Instructions.
  • the writing device 30 Upon receiving this instruction, the writing device 30 writes the compressed code in the ROM 10 while maintaining the arrangement in the memory area 22 for the compressed code in the storage device 20.
  • FIG. 2 is a block diagram illustrating a functional configuration of a main part of the access device 200 according to the first embodiment.
  • each compressed code is stored in the ROM 10 in the arrangement determined by the arrangement determining apparatus 100.
  • the access device 200 includes an input unit 201, a reading unit 202, an extension unit 203, and a control unit 210.
  • the access device 200 is a computer including a processor (a processor different from the processor 40) and a memory, and each function of the decompression unit 203 and the control unit 210 is a program stored in the memory. It is realized by executing.
  • the input unit 201 has a function of receiving an address value ADDR_b for accessing a desired uncompressed code from the processor 40 and sending it to the control unit 210.
  • address value ADDR_b is assigned in units of N bits.
  • the reading unit 202 has a function of reading the first data and the second data from the ROM 10 according to an instruction from the control unit 210 and sending them to the control unit 210.
  • the decompression unit 203 has a function of decompressing the compressed code sent from the control unit 210 and sending the obtained uncompressed code to the processor 40.
  • control unit 210 In addition to the function of instructing each block in the access device 200, the control unit 210, based on the address value ADDR_b received from the input unit 201, the compressed code (target compression) corresponding to the uncompressed code desired by the processor 40 Is read from the ROM 10 via the reading unit 202 and sent to the decompression unit 203.
  • the compressed code target compression
  • the control unit 210 includes a first specifying unit 211, a second specifying unit 212, and an output unit 213.
  • the first specifying unit 211 indicates the position on the ROM 10 indicated by the result value addr_b1 obtained by performing the first operation on the address value ADDR_b received from the input unit 201, and includes first data including data corresponding to Xa bits in the target compressed code Has a function of specifying as a position where.
  • Formula 3 An example of the first calculation is shown in Formula 3, which is the same as the first calculation (see Formula 1) by the first determination unit 111 of the arrangement determining apparatus 100.
  • the second specifying unit 212 removes the position on the ROM 10 indicated by the result value addr_b2 obtained by performing the second operation on the address value ADDR_b received from the input unit 201 from the specific compressed code larger than the Xa bit by the Xa bit. 2 has a function of specifying as a position where data is arranged.
  • M is an uncompressed code and is also the number of compressed codes.
  • Round 1/2 (ADDR_b / 4) is a function that returns a result value obtained by rounding the result of dividing ADDR_b by 4 by 1/2 units.
  • the second specifying unit 212 also has a function of reading out the second data arranged at the specified position on the ROM 10 via the reading unit 202.
  • the output unit 213 decompresses the target compressed code composed of the Xa-bit compressed code included in the first data read by the first specifying unit 211 and the second data read by the second specifying unit 212. A function of sending to the unit 203.
  • the output unit 213 sends the target compressed code consisting only of the compressed code included in the first data read by the first specifying unit 211 to the decompressing unit 203.
  • FIG. 3A is a diagram illustrating an example of a result of compressing each of M N-bit uncompressed codes.
  • ADDR shown in the figure indicates an uncompressed block address value ADDR_a for each uncompressed code or an uncompressed code address value ADDR_b desired by the processor 40 (FIGS. 9A and 15A described later). The same applies to).
  • the compressed code A10 is obtained as a result of compressing the uncompressed code A1 whose ADDR is “0”.
  • the data lengths of the compressed codes A10, B10, and D10 obtained by compressing the uncompressed codes A1, B1, and D1 having ADDRs “0”, “1”, and “2” are Xa bits (in this example) Indicates N / 2-1 bits) or less.
  • the data length of the compressed code C10 obtained by compressing the uncompressed code C1 whose ADDR is “2” is larger than Xa bits (N / 2-1 bits in this example).
  • FIG. 3B is a diagram showing an example of arrangement of each compressed code (A10 to D10) in the ROM 10.
  • the area area0 in the ROM 10 where each compressed code is arranged is composed of a first area area1 and a second area area2. Note that addr shown in the figure indicates an address value on the ROM 10 (the same applies to FIGS. 9B and 15B described later).
  • the first area area1 is a physically continuous area in which the first data composed of the Xa bits or less of the compressed code and the 1-bit flag is arranged for each compressed code.
  • the value of the flag when the data length of the compressed code is Xa bits or less is “0”, and the value of the flag when the data length is greater than Xa bits is “1”.
  • the second area area2 is a physically continuous area in which the second data of each specific compression code having a data length larger than Xa bits is arranged.
  • each compressed code having a data length of Xa bits or less is stored at a position in the first area area1 indicated by the result value addr_a1 of Equation 1.
  • Each specific compression code whose data length is larger than a bit is divided into a position in the first area area1 indicated by the result value addr_a1 of Expression 1 and a position in the second area area2 indicated by the result value addr_a2 of Expression 2.
  • Arrangement Determination Process> and ⁇ 4-2 A specific example of the arrangement determination process will be described in detail below.
  • the data length of the compression codes A10, B10, and D10 is N / 2-1 or less, and the data length of the compression code C10 is larger than N / 2-1. Therefore, in this example, the second data is stored only for the compressed code C10.
  • the compression codes A10 and B10 are respectively the lower N / 2 bit area and the upper N / 2 of the area where the addr in the first area area1 of the ROM 10 is “0”. It is placed in the bit area.
  • the Xa bit data C11 and the compressed code D10 of the compressed code C10 are respectively the lower N / 2 bit area and the upper N / 2 of the area where the addr in the first area area1 of the ROM 10 is “1”. It is placed in the bit area.
  • the second data C12 obtained by removing the Xa-bit data C11 from the compressed code C10 is arranged in the upper N / 2-bit area of the area where the addr in the second area area2 of the ROM 10 is “M / 2”. Is done.
  • Placement determination process First, the arrangement determining process of the arrangement determining apparatus 100 will be described.
  • FIG. 4 is a flowchart showing the arrangement determining process of the arrangement determining apparatus 100.
  • control unit 110 in the arrangement determining apparatus 100 initializes the uncompressed block address value ADDR_a (variable) of the uncompressed code to be processed to “0” (step S1).
  • the control unit 110 determines whether or not the processing after step S3 described below has been completed for all M uncompressed codes (step S2).
  • step S3 When the processing after step S3 has not been completed (step S2: NO), the control unit 110 stores the uncompressed data stored at the position in the uncompressed code area 21 of the storage device 20 indicated by the address value ADDR_a. The code is read through the access unit 101 (step S3).
  • the control unit 110 sends the read uncompressed code to the compression unit 102, and the compression unit 102 compresses the received uncompressed code, and sends the compressed code and data length information indicating the data length of the compressed code to the control unit. 110 (step S4).
  • the first determination unit 111 of the control unit 110 performs a first calculation (see Equation 1) on the address value ADDR_a (step S5), and the control unit 110 determines that the data length indicated by the data length information received from the compression unit 102 is Xa. It is determined whether or not it is larger than the bit (step S6).
  • step S6 NO
  • the control unit 110 uses the flag and the compression code received in step S4 as the first in step S5.
  • the result value addr_a1 is written into the position in the compression code area 22 of the storage device 20 indicated by the calculation result value via the access unit 101 (step S8).
  • the flag at this time is set to “0” to indicate that the data length of the compressed code is Xa bits or less.
  • step S6 when the data length indicated by the data length information received from the compression unit 102 is larger than Xa bits (step S6: YES), the second determination unit 112 of the control unit 110 performs the second operation on the address value ADDR_a ( Step S7).
  • control unit 110 puts the flag and the Xa bit of the compressed code received in step S4 at the position in the compressed code area 22 of the storage device 20 indicated by the result value addr_a1 of the first calculation in step S5. Write via the access unit 101.
  • the flag at this time is set to “1” to indicate that the data length of the compressed code is greater than Xa bits.
  • control unit 110 moves the access unit 101 to a position in the compressed code area 22 indicated by the result value addr_a2 of the second calculation in step S7, after removing the Xa bits from the compressed code received in step S4. (Step S8).
  • control unit 110 updates the address value ADDR_a to a value obtained by adding 1 (step S9), and performs the process from step S2 again.
  • step S3 When the processing after step S3 is completed for all M uncompressed codes (step S2: YES), the control unit 110 stores each compressed code arranged in the compressed code area 22 of the storage device 20. Then, the writing device 30 is instructed to write to the ROM 10 (step S10), and the arrangement determining process is terminated.
  • the writing device 30 writes the respective compressed codes arranged in the compressed code area 22 in the ROM 10 in this arrangement in accordance with this instruction from the control unit 110.
  • control unit 110 in the arrangement determining apparatus 100 initializes the uncompressed block address value ADDR_a of the processing target uncompressed code to “0” (step S1).
  • step S3 since the processing after step S3 has not been completed for all M uncompressed codes (step S2: NO), the control unit 110 performs uncompressed storage device 20 indicated by the address value ADDR_a (0).
  • the uncompressed code (A1) stored at a position in the code area 21 is read out via the access unit 101 (step S3).
  • the control unit 110 sends the read uncompressed code (A1) to the compressing unit 102, and the compressing unit 102 compresses the received uncompressed code (A1), and compresses the compressed code (A10) and the data length of the compressed code. Is sent to the control unit 110 (step S4).
  • the first determination unit 111 of the control unit 110 performs a first calculation (see Equation 1) on the address value ADDR_a (0) (step S5).
  • the result value addr_a1 of the first calculation becomes “0” at the address value ADDR_a (0) / 2.
  • the data length indicated by the data length information received from the compression unit 102 is Xa bits or less (step S6: NO). Therefore, as shown in FIG. 3B, the control unit 110 indicates the flag (0) and the compression code (A10) received in step S4 by the result value addr_a1 (0) of the first calculation in step S5. The data is written into the position in the compressed code area 22 of the storage device 20 through the access unit 101 (step S8).
  • the control unit 110 updates the address value ADDR_a to a value (1) obtained by adding 1 (step S9), and performs the processing from step S2 again.
  • Uncompressed code B1 The compressed code B10 obtained by compressing the uncompressed code B1 is also processed in the same manner as the compressed code A10 (steps S2 to S6, S8, S9).
  • the result value addr_a1 of the first calculation in step S5 becomes “1 ⁇ 2” at the address value ADDR_a (1) / 2.
  • the data length of the compression code B10 is Xa bits or less.
  • the flag (0) and the compressed code (B10) received in step S4 are the compressed code of the storage device 20 indicated by the result value addr_a1 (1/2) of the first calculation. It will be arranged at a position in the area 22 for use.
  • step S3 the processing after step S3 has not been completed for all M uncompressed codes (step S2: NO), so the control unit 110 uses the address value ADDR_a (2).
  • the uncompressed code (C1) stored at the position in the uncompressed code area 21 of the storage device 20 is read out via the access unit 101 (step S3).
  • the control unit 110 sends the read uncompressed code (C1) to the compressing unit 102, and the compressing unit 102 compresses the received uncompressed code (C1) and compresses the compressed code (C10) and the data length of the compressed code. Is sent to the control unit 110 (step S4).
  • the first determination unit 111 of the control unit 110 performs a first calculation (see Equation 1) on the address value ADDR_a (2) (step S5).
  • the result value addr_a1 of the first calculation becomes “1” at the address value ADDR_a (2) / 2.
  • the data length indicated by the data length information received from the compression unit 102 is larger than Xa bits (step S6: YES). Accordingly, the second determination unit 112 of the control unit 110 performs the second calculation on the address value ADDR_a (step S7).
  • the result value addr_a2 of the second calculation is “M / 2 + 1/2” (ADDR_a (2) / 4) and becomes “M / 2 + 1/2”.
  • the control unit 110 uses the flag (1) and the Xa bit (C11) of the compressed code (C10) received in step S4 as the first calculation in step S5.
  • the result value addr_a1 (1) is written via the access unit 101 to the position in the compression code area 22 of the storage device 20.
  • the control unit 110 uses the remaining value (C12) obtained by removing the Xa bits from the compressed code (C10) received in step S4 as a result value addr_a2 of the second calculation in step S7. Writing into the position in the compressed code area 22 indicated by (M / 2 + 1/2) through the access unit 101 (step S8).
  • control unit 110 updates the address value ADDR to a value (3) obtained by adding 1 (step S9), and performs the process from step S2 again.
  • Uncompressed code D1 The compressed code D10 obtained by compressing the uncompressed code D1 is processed in the same manner as the compressed code B10, and is received in step S4 with the flag (0) as shown in FIG.
  • the compressed code (D10) is arranged at a position in the compressed code area 22 of the storage device 20 indicated by the result value addr_a1 (3/2) of the first calculation.
  • FIG. 5 is a flowchart showing an access process of the access device 200.
  • control unit 210 in the access device 200 receives an address value ADDR_b of a desired uncompressed code from the processor 40 via the input unit 201 (step S11: YES).
  • the first specifying unit 211 of the control unit 210 performs the first calculation (see Equation 3) on the address value ADDR_b (step S12), and the control unit 210 receives the result value addr_b1 of the first calculation via the reading unit 202.
  • the first data is read from the position in the first area area1 of the ROM 10 shown (step S13).
  • the control unit 210 determines whether or not the data length of the compressed code is greater than Xa bits based on the read flag value of the first data (step S14).
  • control unit 210 determines that the data length of the compressed code is Xa bits or less (step S14: NO), and the output unit 213 of the control unit 210 reads the first read
  • the compressed code included in the data is output to the decompression unit 203 (step S17).
  • control unit 210 determines that the data length of the compressed code is greater than Xa bits (step S14: YES), and the second specifying unit 212 of the control unit 210 reads the address A second calculation is performed on the value ADDR_b (step S15).
  • the control unit 210 reads the second data from the position in the second area area2 of the ROM 10 indicated by the result value addr_b2 of the second calculation via the reading unit 202 (step S16).
  • the output unit 213 of the control unit 210 outputs to the decompression unit 203 a compressed code composed of Xa bits of the compressed code included in the read first data and the second data (step S17).
  • step S17 When the processing in step S17 is completed, the decompressing unit 203 decompresses the output compressed code (step S18), sends the uncompressed code to the processor 40 (step S19), and ends the access processing.
  • the access process of the access device 200 will be described by taking as an example a case where the address value ADDR_b “2” of the desired uncompressed code C1 is received from the processor 40.
  • the control unit 210 in the access device 200 receives the address value ADDR_b (2) of the desired uncompressed code (C1) from the processor 40 via the input unit 201 (step S11).
  • the first specifying unit 211 of the control unit 210 performs the first calculation (see Equation 3) on the address value ADDR_b (2) (step S12).
  • the result value addr_b1 of the first calculation becomes “1” at the address value ADDR_b (2) / 2.
  • the control unit 210 reads the first data (flag “1” and data C11) from the position in the first area area1 of the ROM 10 indicated by the result value addr_b1 (1) of the first calculation via the reading unit 202 (step S1). S13).
  • step S14 since the value of the flag is “1”, the control unit 210 determines that the data length of the compressed code is longer than Xa bits (step S14: YES), and the second specifying unit 212 of the control unit 210 A second calculation is performed on the value ADDR_b (step S15).
  • the result value addr_b2 of the second calculation is M / 2 + Round 1/2 (ADDR_b (2) / 4) and becomes “M / 2 + 1/2”.
  • the control unit 210 reads the second data (C12) from the position in the second area area2 of the ROM 10 indicated by the result value addr_b2 (M / 2 + 1/2) of the second calculation via the reading unit 202 (step S16). .
  • the output unit 213 of the control unit 210 outputs to the decompression unit 203 a compressed code composed of Xa bits (C11) and second data (C12) of the compressed code included in the read first data (step S17).
  • step S17 When the process of step S17 is completed, the decompression unit 203 decompresses the output compressed code (step S18), sends the uncompressed code (C1) to the processor 40 (step S19), and ends the access process.
  • the arrangement determining apparatus 100 it is possible to determine the arrangement of each compressed code on the ROM 10 without using an address conversion table, and the area on the ROM 10 in which each compressed code is arranged under a certain condition. It can be used for area 0 capacity reduction.
  • Each compressed code obtained by compressing two uncompressed codes whose address values ADDR_a are “2 ⁇ j” and “2 ⁇ j + 1” (where j 0, 1,... M / 2) is not a specific compressed code.
  • the capacity of the storage area area0 (see FIG. 3B) on the ROM 10 for each compressed code is as follows.
  • the simplest method that does not use the address conversion table is to arrange each of the M compressed codes as they are in the N-bit area on the ROM 10, but in this case the storage area capacity M ⁇ Compared to N, according to the arrangement determining apparatus 100 according to the first embodiment, the capacity can be reduced by 25%.
  • the position of the target compression code can be specified using a predetermined calculation (first calculation and second calculation) without using an address conversion table. it can.
  • FIG. 6 is a diagram illustrating a circuit configuration of the control circuit 210a of the access device according to the first modification.
  • ADDR address value input from the processor 40 via the input unit 201
  • addr address value sent to the ROM 10 via the reading unit 202
  • ADDR and addr are 16 bits.
  • N is 16 bits
  • the ROM 10 outputs 16-bit data to 16-bit addr. The same applies to Modification 2 described later.
  • control circuit 210a of the access device is a circuit including selectors 214a to 214e, an AND circuit 215, and D flip-flops 216a to 216c.
  • NDATA_ENABLE (to be described later) is “0” one or two cycles after the address value ADDR is input from the processor 40
  • the decompression unit 203 converts the DATA output from the control circuit 210 a into a valid compression code. Will be acquired and expanded.
  • the selectors 214a to 214d select an input on the side having the same value as NDATA_ENABLE among the two inputs on the “0” side and the “1” side.
  • the selector 214e selects an input having the same value as byte_select described later.
  • each selector (214a to 214e) has selected the input on the “0” side.
  • control circuit 210a will be described in detail by taking as an example a case where the address value (2) of the uncompressed code C1 shown in FIG. 3A is input from the processor 40 as the address value ADDR.
  • the ROM 10 In response to this addr [15: 0], the ROM 10 causes the upper 8 bits of data [15: 8] and the lower 8 bits of data [15: 8] of the 16-bit data arranged in addr “1” in FIG. 7: 0].
  • data [15: 8] is 8-bit data including flags “0” and D10
  • data [7: 0] is 8-bit data including flags “1” and C11. It is.
  • data [7: 0] (including C11) is output as data_sel [7: 0] from the selector 214e.
  • the 0th bit (data_sel [0]) of data_sel [7: 0] is the flag “1”, and NDATA_ENABLE is “0”. Accordingly, “1” is output from the AND circuit 215 and input to the D flip-flop 216a.
  • the “0” side input is selected. Therefore, the first to seventh bits (data_sel [7: 1]) of data_sel [7: 0] are output from the selector 214c and input to the D flip-flop 216b.
  • the decompression unit 203 since NDATA_ENABLE is “1” at this timing (after 1 cycle from the input of the address value ADDR from the processor 40), the decompression unit 203 has not yet decompressed DATA.
  • the ROM 10 has the upper 8 bits of data [15: 8] and the lower 8 bits of 16-bit data arranged in addr “M / 2” in FIG. data [7: 0] is output.
  • data [15: 8] (including C12) is output as data_sel [7: 0] from the selector 214e.
  • NDATA_ENABLE is “1”
  • “0” is output from the AND circuit 215 and input to the D flip-flop 216a.
  • the selector 214c outputs DATA [6: 0] (C11 corresponding to 7 bits of the compression code C10) and inputs it to the D flip-flop 216b.
  • the selector 214d outputs 9-bit data including data_sel [7: 0] (including C12) and the most significant bit “0”, and is input to the D flip-flop 216c.
  • the D flip-flop 216c When a clock is input to the D flip-flops 216a to 216c, “0” is output as NDATA_ENABLE from the D flip-flop 216a, and C11 corresponding to 7 bits of the compression code C10 is output from the D flip-flop 216b to DATA [6: 0].
  • the D flip-flop 216c outputs data including C12 that is the remaining data obtained by removing the compression codes C10 to C11 as DATA [15: 7].
  • NDATA_ENABLE is “0” at this timing (two cycles after the address value ADDR is input from the processor 40). Therefore, DATA (DATA [6: 0] and DATA [15: 7]) output from the control circuit 210a is acquired by the decompression unit 203 and decompressed.
  • Embodiment 2 the example which changed the content of the 2nd calculation demonstrated in Embodiment 1 is demonstrated centering on difference with Embodiment 1.
  • FIG. 7 is a block diagram showing a functional configuration of the main part of the arrangement determining apparatus 120 according to the second embodiment
  • FIG. 8 is a block diagram showing a functional configuration of the main part of the access apparatus 220 according to the second embodiment. It is.
  • the arrangement determining apparatus 120 includes a control unit 130 instead of the control unit 110 of the arrangement determining apparatus 100 according to the first embodiment, and the control unit 130 performs the control according to the first embodiment. It differs from the arrangement determining apparatus 100 in that it includes a second determining unit 131 instead of the second determining unit 112 of the unit 110.
  • the access device 220 includes a control unit 230 instead of the control unit 210 of the access device 200 according to the first embodiment.
  • the control unit 230 controls the control according to the first embodiment.
  • the access device 200 is different from the access device 200 in that a second specifying unit 231 is included instead of the second specifying unit 212 of the unit 210.
  • the second determining unit 131 of the placement determining device 120 and the second specifying unit 231 of the access device 220 express the address values ADDR_a and the address value ADDR_b as shown in the equation 5, and the equations 6 to 8 It differs from the 2nd determination part 112 and the 2nd specific
  • FIG. 9A is a diagram illustrating an example of a result of compressing each of M N-bit uncompressed codes.
  • FIG. 9B is a diagram showing an example of arrangement of each compressed code (A20 to D20) in the ROM 10.
  • the area area10 in the ROM 10 where each compressed code is arranged is composed of a first area area11 and a second area area12.
  • the first area area11 is an area in which the first data for each compressed code is arranged, as in the first area area1 according to the first embodiment, but the first data is the Xb bit of the compressed code. (Xb ⁇ N, and in this example, N / 2-2, that is, 6 bits) and a 2-bit flag are different from the first area area1.
  • the 2-bit flag indicates whether or not the data length of the compressed code is greater than Xb bits, and when the data length is greater than Xb bits, the remainder obtained by excluding Xb bits from the compressed code is the number 6 to number 8 It also indicates which of the three positions indicated by the result value is arranged.
  • the value of the flag when the data length of the compressed code is less than or equal to Xb bits is set to “00”, and when the data length of the compressed code is greater than Xb bits, the flag value is set as follows: Shall be set. That is, “10” is set when the formula 6 is used, “11” is set when the formula 7 is used, and “01” is set when the formula 8 is used. Shall.
  • the second area area12 is an area in which the second data of the specific compression code whose data length is larger than Xb bits among the respective compression codes is arranged, similarly to the first area area2 according to the first embodiment.
  • a compressed code having a data length larger than Xa bits among the respective compressed codes is called a specific compressed code.
  • a compressed code having a data length larger than Xb bits is specifically compressed. Call it a code.
  • the data length of the compression codes A20, C20, and D20 is larger than N / 2-2, and the data length of the compression code B20 is N / 2-2 or less.
  • the compressed codes A20, C20, and D20 are respectively divided into the first area area 11 and the second area area 12 of the ROM 10.
  • the second data arrangement determination method using Equations 6 to 8 is described in ⁇ 3. Operation> ⁇ 3-1. Arrangement Determination Process> and ⁇ 3-2. A specific example of the arrangement determination process will be described in detail below.
  • Placement determination process First, the arrangement determining process of the arrangement determining apparatus 120 will be described.
  • FIG. 10 is a flowchart showing the arrangement determining process of the arrangement determining apparatus 120.
  • the arrangement determining process of the arrangement determining apparatus 120 is replaced with the process of steps S6 to S8 in the arrangement determining process of the arrangement determining apparatus 100 according to the first embodiment shown in FIG.
  • This is different from the layout determination process of the layout determination apparatus 100 in that it includes the processes of S33. Therefore, the following description will focus on the processing of steps S31 to S33.
  • control unit 130 determines whether or not the data length indicated by the data length information received from the compression unit 102 in step S4 is greater than Xb bits (N / 2-2 bits in this example). Is determined (step S31).
  • step S6 shown in FIG. 4 the comparison with the Xa bit (N / 2-1 bit) is performed.
  • the flag included in the first data according to the second embodiment is 2 bits
  • step S31 Xb bits (N / 2 ⁇ 2 bits).
  • step S31: NO When the data length indicated by the data length information received from the compression unit 102 is equal to or less than Xb bits (step S31: NO), the control unit 130 uses the 2-bit flag and the compression code received in step S4 as step S5. The result value addr_a1 of the first calculation is written to the position in the compression code area 22 of the storage device 20 through the access unit 101 (step S33). The flag at this time is set to “00” to indicate that the data length of the compressed code is Xb bits or less.
  • step S31 when the data length indicated by the data length information received from the compression unit 102 is larger than Xb bits (step S31: YES), the second determination unit 131 of the control unit 130 performs the second calculation on the address value ADDR_a ( Step S32).
  • control unit 130 stores the 2-bit flag and the Xb bit of the compressed code received in step S4 in the compressed code area 22 of the storage device 20 indicated by the result value addr_a1 of the first calculation in step S5.
  • the position is written via the access unit 101.
  • the flag at this time is set according to which of the equations 6 to 8 is used in step S32. That is, it is set to “10” when the mathematical expression 6 is used, “11” when the mathematical expression 7 is used, and “01” when the mathematical expression 8 is used. .
  • control unit 130 moves the access unit 101 to the position in the compressed code area 22 indicated by the result value addr_a2 of the second calculation in step S32, after removing the Xb bits from the compressed code received in step S4. Through (step S33), the process proceeds to step S9.
  • the data length of the compressed code A20 obtained by compressing the uncompressed code A2 is larger than Xb bits (step S31: YES), and the address value ADDR_a of the uncompressed code A2 is “4”.
  • the result value addr_a2 of the second calculation is “M / 2”.
  • the control unit 130 uses the 2-bit flag (10) and the Xb bits (A21) of the compressed code (A20) received in step S4 as the first calculation in step S5.
  • the result value addr_a1 (0) is written to the position in the compression code area 22 of the storage device 20 via the access unit 101.
  • the control unit 130 obtains the remaining value (A22) obtained by removing the Xb bits from the compressed code (A20) received in step S4, as a result value addr_a2 of the second calculation in step S32. Write to the position in the compressed code area 22 indicated by (M / 2) via the access unit 101 (step S33).
  • step S31 Processing for uncompressed code B2
  • the data length of the compressed code B20 obtained by compressing the uncompressed code B2 is Xb bits or less (step S31: NO). Therefore, as shown in FIG. 9B, the control unit 130 uses the 2-bit flag (00) and the compressed code received in step S4 as the result value addr_a1 (1/2) of the first calculation in step S5. Is written via the access unit 101 in the position in the compressed code area 22 of the storage device 20 (step S33).
  • step S2 Processing for uncompressed code C2 Since the compressed code C20 obtained by compressing the uncompressed code C2 is processed in the same manner as the compressed code A20 (steps S2 to S5, S31 to S33, S9), detailed description will be given. Is omitted, but the result value addr_a1 of the first calculation in step S5 is “1”.
  • step S32 the calculation shown in Equation 7 is executed, and the result value addr_a2 of the second calculation becomes “M / 2 + 1/2”.
  • the reason why the calculation shown in Expression 7 is executed is because the calculation shown in Expression 6 is used in the compressed code A20 that already belongs to the same set.
  • the control unit 130 uses the 2-bit flag (11) and the Xb bits (C21) of the compressed code (C20) received in step S4 as the first calculation in step S5.
  • the result value addr_a1 (1) is written via the access unit 101 to the position in the compression code area 22 of the storage device 20.
  • the control unit 130 obtains the remaining value (C22) obtained by removing the Xb bits from the compressed code (C20) received in step S4, as a result value addr_a2 of the second calculation in step S32. Writing into the position in the compressed code area 22 indicated by (M / 2 + 1/2) through the access unit 101 (step S33).
  • the compressed code D20 obtained by compressing the uncompressed code D2 is also processed in the same manner as the compressed code A20.
  • the result value addr_a1 of the first operation in step S5 is “3 / 2 ”.
  • step S32 the calculation shown in Expression 8 is executed, and the result value addr_a2 of the second calculation is “3 ⁇ M / 4”.
  • the control unit 130 uses the 2-bit flag (01) and the Xb bits (D21) of the compressed code (D20) received in step S4 as the first calculation in step S5.
  • the result value addr_a1 (3/2) is written to the position in the compression code area 22 of the storage device 20 via the access unit 101.
  • the control unit 130 obtains the remaining value (D22) obtained by removing the Xb bits from the compressed code (D20) received in step S4, as a result value addr_a2 of the second calculation in step S32. Write to the position in the compressed code area 22 indicated by (3 ⁇ M / 4) via the access unit 101 (step S33).
  • FIG. 11 is a flowchart showing access processing of the access device 220.
  • the access processing of the access device 220 is the processing of steps S41 to S43 in place of steps S14, S15 and S17 in the access processing of the access device 200 according to the first embodiment shown in FIG. This is different from the access processing of the access device 200 in that Accordingly, the processing in steps S41 to S43 will be described below.
  • control unit 230 determines whether the data length of the compressed code is greater than Xb bits based on the value of the 2-bit flag of the first data read in step S13. (Step S41).
  • step S41 determines that the data length of the compressed code is Xb bits or less (step S41: NO), and the output unit 213 of the control unit 230 reads the read first
  • the compressed code included in one data is output to the decompression unit 203 (step S43).
  • step S43 the access device 220 proceeds to the process of step S18.
  • step S41 determines that the data length of the compressed code is longer than Xb bits (step S41: YES), and the second specifying unit 231 of the control unit 230 The second calculation is performed on the address value ADDR_b (step S42). That is, when the address value ADDR_b is expressed as shown in Formula 5, the second specifying unit 231 performs a calculation according to the flag value among the calculations shown in Formula 6 to Formula 8.
  • the control unit 230 reads the second data from the position indicated by the result value addr_b2 of the second calculation in the second area area12 of the ROM 10 via the reading unit 202 (step S16).
  • the output unit 213 of the control unit 230 outputs a compressed code composed of Xb bits of the compressed code included in the read first data and the second data to the decompressing unit 203 (step S43).
  • step S43 the access device 220 proceeds to the process of step S18.
  • the access processing of the access device 220 will be described by taking as an example a case where the address value ADDR_b “3” of the desired uncompressed code D2 is received from the processor 40.
  • control unit 230 determines that the data length of the compressed code is greater than Xb bits (step S41: YES).
  • the second specifying unit 231 of the control unit 230 performs a calculation according to the flag value among the calculations shown in Formula 6 to Formula 8. This is performed (step S42).
  • the calculation shown in Expression 8 is performed, and the result of the second calculation
  • the value addr_b2 is “3 ⁇ M / 4”.
  • the control unit 230 reads the second data (D21) from the position indicated by the result value addr_b2 (3 ⁇ M / 4) of the second calculation in the second area area12 of the ROM 10 via the reading unit 202 (step S16). .
  • the output unit 213 of the control unit 230 outputs a compressed code including the data (D21) obtained by removing the flag from the read first data and the second data (D22) to the decompression unit 203 (step S43).
  • the arrangement determining apparatus 120 According to the arrangement determining apparatus 120 according to the second embodiment, the area on the ROM 10 in which each compressed code is arranged while relaxing the conditions for the specific compressed code as compared with the case of the arrangement determining apparatus 100 according to the first embodiment. The capacity of the area 10 can be reduced.
  • the arrangement determining apparatus 100 can reduce the capacity by 25% on the condition that the compressed codes related to the two non-compressed codes having consecutive address values ADDR_a are not the specific compressed codes. there were.
  • the capacity reduction of 12.5% is performed on the condition that the compressed codes related to the four uncompressed codes having consecutive address values ADDR_a are not the specific compressed codes. Is possible.
  • FIG. 12 is a diagram illustrating a circuit configuration of the control circuit 230a of the access device according to the second modification.
  • control circuit 230a of the access device according to Modification 2 is a circuit including selectors 232a to 232f and D flip-flops 234a to 234c.
  • the decompression unit 203 uses the DATA output from the control circuit 230 a as valid. It is acquired and decompressed as a simple compressed code.
  • the selectors 232a and 232b select the input on the side that has the same value as NDATA_ENABLE [1: 0] among the three inputs “00”, “11”, and “01” or “10”. To choose.
  • selectors 232a to 232f have selected the input on the “00” side at the time when the address value ADDR is input from the processor 40 via the input unit 201.
  • control circuit 230a will be specifically described by taking as an example a case where the address value (3) of the uncompressed code D2 shown in FIG.
  • the ROM 10 In response to this addr [15: 0], the ROM 10 outputs the 16-bit data arranged in addr “1” in FIG. 9B as data [15: 8] and data [7: 0].
  • ADDR [0] 1 is output from the selector 232b as byte_select.
  • data [15: 8] (flags “01” and D21) is output from the selector 232e as data_sel [7: 0], and the input on the “00” side is selected in the selector 232f.
  • [1: 0] (01) is output from the selector 232f and input to the D flip-flop 234a.
  • NDATA_ENABLE [1: 0] is “01” at this timing (after 1 cycle from the input of the address value ADDR from the processor 40), the decompression unit 203 has not yet decompressed DATA. I will not.
  • ADDR [2] “0” is output as byte_select from the selector 232b
  • data [7: 0] (including D22) is output as data_sel [7: 0] from the selector 232e. .
  • NDATA_ENABLE [1: 0] is “01”
  • all 0 (“00”) is output from the selector 232f and input to the D flip-flop 234a.
  • DATA [5: 0] (D21) is output from the selector 232c and input to the D flip-flop 234b.
  • ⁇ 00, data_sel [7: 0] ⁇ is output from the selector 232d and input to the D flip-flop 234c.
  • D flip-flop 234c When there is a clock input to the D flip-flops 234a to 234c, “00” is output as NDATA_ENABLE [1: 0] from the D flip-flop 234a, and D21 is output as DATA [5: 0] from the D flip-flop 234b. Is done.
  • the D flip-flop 234c outputs data including D22 which is the remaining data obtained by removing D21 from the compressed code D20 as DATA [15: 6].
  • NDATA_ENABLE [1: 0] is “00” at this timing (after two cycles after the address value ADDR is input from the processor 40). Therefore, DATA (DATA [5: 0] and DATA [15: 6]) output from the control circuit 210a is acquired by the decompression unit 203 and decompressed.
  • Embodiment 3 ⁇ Embodiment 3 >> Hereinafter, an example in which the contents of the first calculation and the second calculation described in the first embodiment are changed will be described focusing on differences from the first embodiment.
  • FIG. 13 is a block diagram showing the functional configuration of the main part of the arrangement determining apparatus 140 according to the third embodiment
  • FIG. 14 is a block diagram showing the functional configuration of the main part of the access apparatus 240 according to the third embodiment. It is.
  • the arrangement determining apparatus 140 includes a control unit 150 instead of the control unit 110 of the arrangement determining apparatus 100 according to the first embodiment.
  • the control unit 150 includes a first determination unit 151 and a second determination unit 152 in place of the first determination unit 111 and the second determination unit 112 of the control unit 110 according to the first embodiment. 100 is different.
  • the access device 240 includes a control unit 250 instead of the control unit 210 of the access device 200 according to the first embodiment.
  • the control unit 250 includes the first specifying unit 251 and the second specifying unit 252 instead of the first specifying unit 211 and the second specifying unit 212 of the control unit 210 according to the first embodiment. Is different.
  • the first determination unit 151 of the arrangement determination device 140 and the first specification unit 251 of the access device 240 represent the address value ADDR_a and the address value ADDR_b as shown in Equation 5, they are expressed by Equation 9. It differs from the 1st determination part 111 and the 1st specific
  • FIG. 15A is a diagram illustrating a result of compressing each of M N-bit uncompressed codes.
  • FIG. 15B is a diagram showing an example of arrangement of each compressed code (A30 to H30) in the ROM 10.
  • the area area 20 in the ROM 10 where each compressed code is arranged has four consecutive addresses having the same value of j as “4 ⁇ j”, “4 ⁇ j + 1”, “4 ⁇ j + 2”, and “4 ⁇ j + 3”.
  • the first area of a set of four consecutive address values ADDR “0” to “3” is area 21a
  • the second area is area 22a
  • the first area of a set of four consecutive address values ADDR “4” to “7” is area 21b
  • the second area is area 22b.
  • each first area is an area for storing the first data of each compressed code corresponding to the set, similarly to the first area area1 according to the first embodiment.
  • each second area is the second of the specific compression code whose data length is larger than Xa bits among the respective compression codes corresponding to the set, similarly to the second area area 2 according to the first embodiment. This is the area where data is placed.
  • the data lengths of the compression codes C30 and E30 are larger than N / 2-1. Therefore, in the example of FIG. 15B, the compressed code C30 is in the first area area 21a and the second area area 22a of the ROM 10, and the compressed code E30 is in the first area area 21b of the ROM 10 and the second area.
  • the area 22b is divided and arranged.
  • Placement determination process First, the arrangement determining process of the arrangement determining apparatus 140 will be described.
  • FIG. 16 is a flowchart showing the arrangement determining process of the arrangement determining apparatus 140.
  • the arrangement determining process of the arrangement determining apparatus 140 is replaced with the process of steps S5 and S7 in the arrangement determining process of the arrangement determining apparatus 100 according to the first embodiment shown in FIG. And it differs from the arrangement
  • the first determination unit 151 of the control unit 150 performs the first calculation on the address value ADDR_a (step S51). That is, when the address value ADDR_a is expressed as shown in Equation 5, the first determining unit 151 performs an operation according to the value of k shown in Equation 9.
  • control unit 150 performs the determination process in step S6, and when the data length indicated by the data length information received from the compression unit 102 in step S4 is larger than Xa bits (step S6: YES), the control unit 150 The 2 determining unit 152 performs a second operation on the address value ADDR_a (step S52). That is, when the address value ADDR_a is expressed as shown in Equation 5, the second determination unit 152 performs an operation according to the value of k shown in Equation 10.
  • step S52 When the process of step S52 is completed, the control unit 150 proceeds to the process of step S8.
  • the data length indicated by the data length information received from the compression unit 102 is Xa bits or less (step S6: NO). Therefore, as shown in FIG. 15B, the control unit 150 indicates the flag (0) and the compression code (A30) received in step S4 by the result value addr_a1 (0) of the first calculation in step S51. The data is written into the position in the compressed code area 22 of the storage device 20 through the access unit 101 (step S8).
  • the compressed code B30 obtained by compressing the uncompressed code B3 is also processed in the same manner as the compressed code A30.
  • the result value addr_a1 is “1 ⁇ 2”. Accordingly, as shown in FIG. 15B, the flag (0) and the compression code (B30) received in step S4 are the compression code of the storage device 20 indicated by the result value addr_a1 (1/2) of the first calculation. It will be arranged at a position in the area 22 for use.
  • the result value addr_a2 of the second calculation is “1 + 1/2”.
  • the control unit 150 uses the flag (1) and the Xa bit (C31) of the compressed code (C30) received in step S4 as the first calculation in step S51.
  • the result value addr_a1 (2) is written via the access unit 101 to the position in the compression code area 22 of the storage device 20.
  • the control unit 150 obtains the data (C32) obtained by removing the Xa bits (C31) from the compressed code (C30) received in step S4 as the second operation of step S52.
  • the result value addr_a2 (1 + 1/2) is written via the access unit 101 to the position in the compression code area 22 of the storage device 20 (step S8).
  • the compressed code D30 obtained by compressing the uncompressed code D3 is also processed in the same manner as the compressed code A30.
  • the result value addr_a1 is “2 + 1/2”. Therefore, as shown in FIG. 15B, the compression code of the storage device 20 indicated by the flag (0) and the compression code (D30) received in step S4 is indicated by the result value addr_a1 (2 + 1/2) of the first calculation. It will be arranged at a position in the area 22 for use.
  • FIG. 17 is a flowchart showing access processing of the access device 240.
  • the access process of the access device 240 is the process of steps S61 and S62 instead of the process of steps S12 and S15 in the access process of the access device 200 according to the first embodiment shown in FIG. Is different from the access processing of the access device 200. Therefore, the following description will focus on the processing of steps S61 and S62.
  • step S11 When the address value ADDR_b of the desired uncompressed code is received from the processor 40 via the input unit 201 (step S11: YES), the first specifying unit 251 of the control unit 250 of the access device 240 sets the address value ADDR_b to the first value ADDR_b.
  • One operation is performed (step S61). That is, when the address value ADDR_a is expressed as shown in Equation 5, the first specifying unit 251 performs an operation according to the value of k shown in Equation 9.
  • control unit 250 performs the first data reading process in step S13 and the determination process in step S14. If the data length of the compressed code is greater than Xa bits (step S14: YES), the control unit 250 The specifying unit 252 performs the second calculation on the address value ADDR_b (step S62). That is, when the address value ADDR_b is expressed as shown in Equation 5, the second specifying unit 252 performs an operation according to the value of k shown in Equation 10.
  • step S62 When the process of step S62 is completed, the control unit 150 proceeds to the process of step S16.
  • the access processing of the access device 240 will be described by taking as an example a case where the address value ADDR_b “2” of the desired uncompressed code C3 is received from the processor 40.
  • step S11 When the address value ADDR_b “2” of the desired uncompressed code is received from the processor 40 via the input unit 201 (step S11: YES), the first specifying unit 251 of the control unit 250 of the access device 240 receives the address value.
  • a first calculation is performed on ADDR_b (step S61).
  • the result value addr_b1 of the first calculation is “2”.
  • control unit 250 reads the first data (flags “1” and C31) from the position in the first area area 21a of the ROM 10 indicated by the result value addr_b1 (2) of the first calculation via the reading unit 202 ( Step S13).
  • step S13 since the value of the flag of the first data read in step S13 is “1”, it is determined that the data length of the compressed code is greater than Xa bits (step S14: YES).
  • the second specifying unit 252 of the control unit 250 performs the second calculation on the address value ADDR_b (step S62).
  • control unit 250 reads the second data (including C32) from the position in the second area area 22a of the ROM 10 indicated by the result value addr_b2 (1 + 1/2) of the second calculation via the reading unit 202 (step 32). S16).
  • the access device 240 performs the processing of steps S17 to S19 in the same manner as the access device 200 according to Embodiment 1, and ends the access processing.
  • the first area and the second area are continuously arranged for each group. Therefore, when the access device 240 is provided with a ROM cache and the control unit 250 reads each compressed code from the ROM cache as in Modification 3 described below, the specific compressed code is obtained by one access. Can be read out.
  • the access control device includes a ROM cache 11 in addition to the control circuit 250a instead of the control unit 250 of the access device 240.
  • the ROM cache 11 stores a copy of at least a part of each compressed code on the ROM 10, and has an address value “addr [15: 0]” sent from the control circuit 250 a via the reading unit 202. On the other hand, the data stored in “addr + 0”, “addr + 1”, and “addr + 2” are output.
  • control circuit 250a reads the compressed code obtained by compressing the desired uncompressed code from the ROM cache 11 by the processor 40.
  • FIG. 18 is a diagram illustrating a circuit configuration of the control circuit 250a of the access device according to the third modification.
  • ADDR address value input from the processor 40 via the input unit 201
  • addr address value sent to the ROM cache 11 via the reading unit 202
  • ADDR and addr are 16 bits.
  • N is 16 bits
  • the ROM cache 11 outputs 16 bits of data0, data1, and data2 for 16 bits of addr.
  • control circuit 250a of the access device according to the modification 3 is a circuit including an adder 253, selectors 254a to 254c, and D flip-flops 255a and 255b.
  • the decompression unit 203 acquires and decompresses the DATA output from the control circuit 250a as an effective compressed code.
  • control circuit 250a will be described in detail by taking as an example the case where the address value (2) of the uncompressed code C3 shown in FIG.
  • ADDR [1: 0] is “10”
  • the input on the “10” side is selected in the selector 254a
  • data2 [7: 1] (C31) is output from the selector 254a as DATA [6: 0] and input to the D flip-flop 255a.
  • ADDR [1] is “1”
  • the input on the “1” side is selected in the selector 254b
  • the input on the “1” side is selected in the selector 254c because the INFO is “1”. . Therefore, ⁇ 0, data1 [15: 8] ⁇ including the data C32 is output from the selector 254c and input to the D flip-flop 255b.
  • the DATA (DATA [6: 0] and DATA [15: 7]) output from the control circuit 250a is acquired by the decompression unit 203 and decompressed.
  • the first region and the second region are continuously arranged for each group as illustrated in FIG.
  • the arrangement determining device, the arrangement determining method, the data structure, the memory, the access device, and the memory access method according to the present invention are based on each embodiment and each modification (hereinafter also simply referred to as “embodiment”).
  • the present invention can be modified as follows, and the present invention is limited to the arrangement determination device, the arrangement determination method, the data structure, the memory, the access device, and the memory access method as described in the above embodiment. Of course, this is not possible.
  • the N-bit uncompressed code shown in FIG. 3A, FIG. 9A, and FIG. As an example of the compressed data of less than M N bits according to the invention, the compressed codes of less than N bits shown in FIG. 3A, FIG. 9A, and FIG.
  • the M pieces of N-bit data and the compressed data of less than M pieces of N bits according to the present invention may be other data.
  • N 16 has been described as an example.
  • the present invention is not limited to this, and N may be larger or smaller than this.
  • the flag is 1 bit in the first and third embodiments and 2 bits in the second embodiment.
  • the present invention is not limited to this, and the bit length of the flag is larger than these examples. Also good.
  • the arrangement determining device according to the embodiment has been described as determining the arrangement of each compressed code on the ROM 10, and the access device according to the embodiment has been described as accessing the ROM 10. .
  • the arrangement determining apparatus according to the present invention is not limited to the ROM, and the arrangement of each compressed code in a memory other than the ROM may be determined.
  • the access apparatus according to the present invention may be other than the ROM.
  • the memory may be accessed.
  • the maximum data length of the first data is N / 2-1, and in the second embodiment, the maximum data length of the first data is N / 2-2. explained.
  • the maximum data length of the first data described in the embodiment is an example and may be other than this.
  • the maximum data length of the first data is determined by determining how many compressed codes an area for one address (N bits in the embodiment) of the address addr on the ROM 10 according to the embodiment is shared. It will be.
  • the maximum data length of the first data in the first and third embodiments can be set to N / i ⁇ 1.
  • the maximum data length of the data can be N / i-2.
  • the maximum data length of the second data described in the embodiment is an example and may be other than this.
  • the maximum data length of the second data can be set to N / 4, and one specific compressed data In the case of sharing the data, the maximum data length of the second data can be set to N. That is, the number of compressed data sharing an area corresponding to one address of the address addr on the ROM 10 in the first area where the first data is arranged, and the address addr on the ROM 10 in the second area where the second data is arranged.
  • the number of specific compressed data sharing an area for one address is not limited to the same case, and may be different.
  • the start address of the second data is M / 2 in the first embodiment (see Equations 2 and 4), and M / 2 and 3 ⁇ M / 4 in the second embodiment (see Equations 6 to 8). It was explained as being. However, these are only examples, and the start address can be changed as appropriate.
  • the second data is arranged between the areas (for example, area 21a in FIG. 15B) in which the first data of the respective compressed codes related to the four address values in the same set is arranged.
  • a region for example, area 22a in FIG. 15B
  • this arrangement is only an example, and it is sufficient that an area in which the second data is arranged is provided in the vicinity of the area in which the first data is arranged for each group.
  • the area where the first data is arranged may be set continuously, and the area where the second data is arranged may be set following the area, or the area where the second data may be arranged, You may set the area
  • the number of address values belonging to one set is not limited to this. Further, the address values belonging to one set do not necessarily have to be continuous.
  • the arrangement determining device according to the embodiment has been described as including the compression unit 102, and the access device according to the embodiment as including the expansion unit 203.
  • the compression unit 102 is not an essential configuration of the arrangement determining device, and may be realized by another device. In that case, for example, it is necessary to modify the storage device 20 so that each compressed code generated by another device and each data length information indicating the data length are stored in association with each other. Then, the arrangement determining device according to this modification stores each compressed code read from the storage device 20 in the determined code memory area 22 with the determined arrangement.
  • the decompression unit 203 is not an essential component of the access device, and may be realized by another device.
  • the ROM cache 11 stores a copy of at least a part of each compressed code on the ROM 10, and an address value “addr” sent from the control circuit 250a via the reading unit 202.
  • the data stored in “addr + 0”, “addr + 1”, and “addr + 2” has been described.
  • the ROM cache 11 may not be used. That is, the compressed code may be read directly from the ROM 10 as in the first and second modifications. However, in this case, two cycles are required after reading the address value ADDR from the processor 40 to read out one specific compressed code.
  • each specific compressed data is converted into X data (Xa bit in the first and third embodiments, Xb bit in the second embodiment) of the specific compressed data as the first data.
  • X data Xa bit in the first and third embodiments, Xb bit in the second embodiment.
  • the entire portion excluding the X bit from the specific compressed data has been described as being divided into two as the second data.
  • the number of divisions of each specific compressed data described in the embodiment is an example, and may be divided into three or more.
  • the portion of the specific compressed data excluding the Xc bits (Xc ⁇ N) included in the first data and the Y bits (Y ⁇ N) included in the second data Is placed in a memory location such as the ROM 10 indicated by a result value obtained by performing the third operation on the address value ADDR_a in the uncompressed block of the uncompressed code that is the basis of the specific compressed data.
  • a memory location such as the ROM 10 indicated by a result value obtained by performing the third operation on the address value ADDR_a in the uncompressed block of the uncompressed code that is the basis of the specific compressed data.
  • the third calculation is different from the first calculation and the second calculation.
  • the second data since the third data may not exist depending on the data length of the specific compressed data, in order to identify the presence of the third data, the second data has a data length of the specific compressed data from Xc + Y bits. It is necessary to include a flag (for example, 1 bit) indicating that it is large.
  • each component described in the first to third embodiments realizes its function by cooperating with the processors included in the arrangement determining device and the access device.
  • the program can be recorded on a recording medium or distributed and distributed via various communication paths.
  • a recording medium includes an IC card, a hard disk, an optical disk, a flexible disk, a ROM, a flash memory, and the like.
  • the distributed and distributed program is used by being stored in a memory or the like that can be read by a processor in the device, and the processor executes the program so that the arrangement determining apparatus described in the first to third embodiments is used. Each function of the access device is realized.
  • An arrangement determining apparatus determines an arrangement of memory for compressed data of less than M N bits compressed based on each of M N bit data constituting a data block. For each of the general compressed data whose data length is X bits (X ⁇ N) or less among the M pieces of compressed data, the entire general compressed data and at least the data length of the general compressed data are First data of L bits (X ⁇ L ⁇ N) or less including a flag indicating X bits or less is set to the address value in the data block of the N bit data that is the basis of the general compressed data. For each of the specific compressed data whose data length is larger than X bits among the M compressed data, it is decided to arrange at the memory location indicated by the result value obtained by the operation.
  • the L-bit first data consisting of X bits of the specific compressed data and at least a flag indicating that the data length of the specific compressed data is larger than X bits is used as the basis of the specific compressed data.
  • First determination means for determining to be arranged at a memory location indicated by a result value obtained by performing a first operation on an address value in the data block of bit data; and for each of the specific compressed data, the first data from the specific compressed data.
  • the second data including part or all of the portion excluding the X bits included in the second compressed data is different from the first operation in the address value in the data block of the N-bit data that is the basis of the specific compressed data.
  • Second determining means for determining to be arranged at a memory location indicated by a result value obtained by the operation, wherein the second operation includes M pieces of N-bit data, respectively.
  • the same result value is generated even if the second operation is performed on any address value in the same set, and It is an operation in which a result value different from a result value generated by performing the second operation on each address value in any other set is generated.
  • each result value indicates a different position in the first area in the memory.
  • each result value is set in the first area in the memory. It is good also as showing the position in the 2nd field which continues.
  • an arrangement determination method is an arrangement determination that determines a memory arrangement for compressed data of less than M N bits compressed based on each of M N bit data constituting a data block.
  • An arrangement determination method in an apparatus wherein among general compressed data having a data length of X bits (X ⁇ N) or less among M compressed data, the entire general compressed data and at least the general compressed data
  • the first data of L bits (X ⁇ L ⁇ N) or less comprising a flag indicating that the data length is X bits or less is used as the address value in the data block of the N bit data that is the basis of the general compressed data Is determined to be placed at the memory location indicated by the result value obtained by performing the first operation, and among the M compressed data, the specific compressed data having a data length larger than X bits is determined.
  • the L-bit first data consisting of X bits of the specific compressed data and at least a flag indicating that the data length of the specific compressed data is greater than X bits is used as the base of the specific compressed data.
  • the second calculation including the second data including a part or all of the portion excluding the X bit included in the first data is performed on the address value in the data block of the N-bit data that is the basis of the specific compressed data.
  • a second determination step of determining to arrange at a memory location indicated by a result value obtained by performing a different second operation includes: Of the address values in the data block for each of N pieces of N-bit data, the same operation is performed regardless of which address value in the same set is subjected to the second calculation for each set of K (K ⁇ M). And a result value different from the result value generated by performing the second operation on each address value in any other set.
  • each compressed data is a basis of the compressed data.
  • the N-bit data in the data block address value is determined to be arranged at a memory location indicated by a result value obtained by performing a predetermined operation (first operation or first operation and second operation).
  • the compressed data corresponding to the N-bit data desired by the processor is stored in the address value of the N-bit data from the memory in which each compressed data is arranged at the position determined by the arrangement determining device and the arrangement determining method. It is possible to read from the memory location indicated by the result value obtained by performing the above calculation. That is, compressed data corresponding to N-bit data desired by the processor can be read without using an address conversion table.
  • the second data includes a part of the portion excluding the X bit included in the first data
  • the X bit included in the first data and the specification included in the second data from the specific compressed data.
  • the third operation which is a portion excluding the data constituting the compressed data, is different from the first operation and the second operation in the address value in the data block of the N-bit data that is the basis of the specific compressed data What is necessary is just to determine to arrange
  • the compressed data corresponding to the N-bit data desired by the processor is stored in the address conversion table by placing it at the memory location indicated by the result value obtained by performing the first operation, the second operation and the third operation). Reading without using it becomes possible.
  • the first area is an area of N ⁇ M / 2 bits, and the first determining means sets the flag to F bits, and selects compressed data having a data length greater than N / 2 ⁇ F bits.
  • the specific compressed data for each of M compressed data, the first data is arranged at a memory location indicated by a result value obtained by dividing the address value in the data block of N-bit data that is the basis of the compressed data by 2. It is good also as deciding to do.
  • This arrangement determining device is a result of a simple operation of dividing the position in memory where the first data of each compressed data is arranged by dividing the address value in the data block of the N-bit data that is the basis of the compressed data by 2. Determined by
  • the first data of the compressed data corresponding to the N-bit data desired by the processor is used as the address value of the N-bit data from the memory in which each compressed data is arranged at the position determined by the arrangement determining device. It is possible to read from the memory location indicated by the result value obtained by performing the above simple calculation.
  • the second area is an N ⁇ M / 4-bit area, and the second operation is performed by setting two sets of two address values in the data block of each of M N-bit data. It is good also as the calculation which produces the result value which shows the memory position shifted
  • each area divided into N / 2 bits in the second area is shared as an area for arranging the second data of the two compressed data related to the two block address values belonging to the same set. It will be.
  • the arrangement determining apparatus can perform the compression corresponding to the N-bit data desired by the processor.
  • the memory capacity required for arranging the M pieces of compressed data can be suppressed without using an address conversion table.
  • the second area is an area of N ⁇ M ⁇ 3/8 bits, and the second operation is performed by calculating four out of the address values in the data block for each of the M N-bit data. This is an operation for generating a result value indicating three memory locations for each set, and the second determining means determines the second data of the specific compressed data for each specific compressed data. Among the three memory locations indicated by the result value obtained by performing the second operation on the address value in the data block of the N-bit data that is the basis of the compressed data, the second data of the other specific compressed data is not arranged. The flag included in the first data further determines that the second data of the specific compressed data including the first data is selected from any of the three memory locations.
  • memory The data may be 2-bit data indicating whether the data is arranged at the position.
  • three areas are shared as areas for arranging the second data of the four compressed data related to the address values in the four blocks belonging to the same set.
  • this arrangement determining device can handle the N-bit data desired by the processor.
  • the memory capacity required for arranging the M pieces of compressed data can be suppressed without using an address conversion table.
  • the compressed data corresponding to the N-bit data desired by the processor is the specific compressed data
  • the first data of the specific compressed data is read and the flag is referred to, so that any one of the above three areas is read. It is possible to easily determine whether the second data of the specific compressed data is arranged in the area.
  • the first calculation and the second calculation are performed for each set in which J (K ⁇ J ⁇ M) is one set out of the address values in the data block of M N-bit data.
  • J K ⁇ J ⁇ M
  • a result value indicating a position in the first area in the memory is generated, and each address value in the other set is set to each address value in the other set.
  • a result value indicating a position in a second area different from the first area in the memory may be generated.
  • the first data and the second data constituting the specific compressed data can be arranged in the vicinity.
  • the memory in which each compressed data is arranged at the position determined by this arrangement determining device can output data for a plurality of addresses, for example, for one address value specifying the memory position.
  • a memory having a so-called burst transfer function it is possible to increase the possibility that one specific compressed data can be read out by one access.
  • the first operation in the same set is performed for each set of four consecutive address values among the address values in the data block of each of the M N-bit data.
  • the same result value indicating the same position in the partial area in the first area is generated, and the third and fourth address values in the same set are generated.
  • the second operation is performed, the same position in the partial area shifted by N / 2 bits from the same memory position indicated by the result value obtained by performing the second operation on the first and second address values is obtained.
  • the first operation is performed for each address value for each set of 4 out of the address values in the data block for each of M N-bit data.
  • the front in the first area May be the operation result value indicating a different position occurs a partial region.
  • This arrangement determination device arranges each compressed data related to four address values having consecutive address values in a block in the same memory range.
  • the memory in which the compressed data is arranged at the position determined by the arrangement determining device is, for example, a memory having the above-described so-called burst transfer function
  • the four consecutive data can be accessed once.
  • the possibility that the compressed data related to the address value in the data block can be read together can be increased.
  • each compressed data determined by this arrangement determining apparatus is particularly useful in a case where compressed data related to a nearby address value is read.
  • the program execution has a property such as spatial locality, it can be used when the compressed data is a compressed program code.
  • the data structure according to an embodiment of the present invention has M data compressed based on each of M N-bit data as constituent elements of a program code block arranged and operated in a continuous memory area.
  • the L-bit first data composed of X bits of the specific compressed data and at least a flag indicating that the data length of the specific compressed data is larger than X bits
  • the N-bit data that is the basis of the specific compressed data is arranged at a memory location indicated by a result value obtained by performing a first operation on the address value in the continuous memory area.
  • the second data including a part or the whole of the portion excluding the X bits included in one data is converted into the address value in the continuous memory area of the N-bit data that is the basis of the specific compressed data, Are arranged at memory locations indicated by the result values obtained by performing different second operations, and the second operation is performed by adding each of M N-bit data.
  • the same result value is produced even if the second operation is performed on any address value in the same set, and any other value It is an operation in which a result value different from a result value generated by performing the second operation on each address value in the set is generated.
  • the processor when the second data is the whole of the portion excluding the X bits included in the first data, the processor can execute from the memory in which each compressed data is arranged in this data structure.
  • the compressed data corresponding to the desired N-bit data can be read without using the address conversion table.
  • a memory is a memory in which each of M pieces of compressed data less than N bits compressed based on each of M pieces of N bit data constituting a data block is arranged.
  • a first memory area and a second memory area, and the first memory area includes, for each of the general compressed data having a data length of X bits (X ⁇ N) or less among the M pieces of compressed data.
  • the general data in which the general compressed data is arranged and the first data having L bits (X ⁇ L ⁇ N) or less including at least a flag indicating that the data length of the general compressed data is X bits or less is arranged.
  • L-bit first data composed of X bits of the specific compressed data and at least a flag indicating that the data length of the specific compressed data is larger than X bits is arranged.
  • the second memory area is an area indicated by a result value obtained by performing a first operation on the address value in the data block of the N-bit data that is the basis of the specific compressed data, and the second memory area is the specific compressed data for each of the specific compressed data
  • the second data including a part or the whole of the data excluding the X bit included in the first data is arranged.
  • the memory may be a ROM (Read Only Memory).
  • the compressed data corresponding to the N-bit data desired by the processor is stored in the address conversion table. Reading without using it becomes possible.
  • An access device is an access device that accesses the memory described in (h) above, and receives an address value for accessing one N-bit data of the processor.
  • a first operation on the address value received by the input means, and the result value of the first operation indicates the entire compressed data or X bits compressed based on the one N-bit data;
  • First specifying means for specifying a position on the memory where first data of L bits or less comprising at least a flag indicating whether or not the compressed data is larger than X bits; and the first specifying means comprises:
  • a part or the whole of the portion obtained by performing a second operation different from the first operation on the received address value and excluding the X bit included in the first data from the compressed data indicated by the result value of the second operation The second specifying means for specifying the position on the memory where the second data including the data is arranged, and the first data included in the first data arranged
  • a memory access method is a memory access method in an access device that accesses a memory described in (h) above, and an address value for accessing one N-bit data of a processor is obtained.
  • An input step that is received, and a first operation is performed on the address value received in the input step, and the entire compressed data or X bit portion compressed based on the one N-bit data indicated by the result value of the first operation
  • a first specifying step for specifying a position on the memory where first data of L bits or less comprising at least a flag indicating whether or not the compressed data is larger than X bits, and the first specifying The flag in the first data arranged at the position on the memory identified in the step indicates that the compressed data is X bits.
  • the address value received in the input step is subjected to a second operation different from the first operation, and is included in the first data from the compressed data indicated by the result value of the second operation
  • a second specifying step for specifying the position on the memory where the second data including a part or all of the portion excluding the X bit is arranged, and the position on the memory specified in the first specifying step The entire first data or X bits of the arranged first data is output, and when the position on the memory is specified in the second specifying step, the first data arranged at the position on the memory is stored.
  • the same result value is generated even if the second operation is performed on any address value in the same group, and the result value generated by performing the second operation on each address value in any other group It is an operation that produces different result values.
  • the access device and the memory access method when the second data is the entire portion excluding the X bits included in the first data, the compressed data corresponding to the N-bit data desired by the processor is obtained. It becomes possible to read without using the address conversion table.
  • the access device may further include decompression means for decompressing the compressed data and sending the obtained N-bit data to the processor.
  • the processor can acquire desired N-bit data obtained by decompressing the compressed data.
  • the arrangement determining apparatus is used when determining a memory arrangement for compressed data.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Stored Programmes (AREA)

Abstract

配置決定装置は、データブロックを構成するＭ個のＮビットデータそれぞれを基に圧縮したＭ個のＮビット未満の圧縮データそれぞれについて、当該圧縮データの基となったＮビットデータの前記データブロック内アドレス値に第１演算を施した結果値が示すメモリ位置に、当該圧縮データのうちの最大でＸビット分と当該圧縮データがＸビットより大きいか否かを示すフラグとを配置するよう決定し、当該圧縮データがＸビットより大きい場合には、当該圧縮データについての前記アドレス値に第２演算を施した結果値が示すメモリ位置に、当該圧縮データのうちの残りのデータの一部又は全体を配置するよう決定する。

Description

配置決定装置、配置決定方法、データ構造、メモリ、アクセス装置及びメモリアクセス方法
　本発明は、プロセッサによるメモリアクセス技術に関する。
　複数のデータそれぞれを基に圧縮した複数の圧縮データが配置されたＲＯＭ等のメモリから、プロセッサが所望する任意の非圧縮データに対応する圧縮データを読み出す際の技術として、例えば特許文献１の技術が知られている。
　特許文献１の技術は、プロセッサが所望するプログラムコードを圧縮した可変長の圧縮プログラムコードを、アドレス変換テーブルを用いて読み出すものである。
　このアドレス変換テーブルには、プロセッサが各プログラムコードを読み出す際に用いる各アドレス値と、各プログラムコードに対応する各圧縮プログラムコードが配置されているメモリ上の位置を示すアドレス値とが対応付けて登録されている。
　即ち、特許文献１の技術は、プロセッサから取得した所望のプログラムコードを読み出すためのアドレス値を、このアドレス変換テーブルを用いて変換し、変換後のアドレス値が示すメモリ上の位置から、該当の圧縮プログラムコードを読み出すというものである。
特開２００７－２３４０４８号公報
　しかしながら、特許文献１の技術では、プロセッサが所望するプログラムコードに対応する圧縮プログラムコードをメモリから読み出すために、上記アドレス変換テーブルを参照する必要がある。従って、特許文献１の技術では、このアドレス変換テーブルを記憶するためのメモリ領域を確保しなければならない。
　そこで、本発明は、アドレス変換テーブルを用いることなく、プロセッサが所望するデータに対応する圧縮データを、メモリから読み出せるようにするための技術を提供することを目的とする。
　上記課題を解決するために、本発明に係る配置決定装置は、データブロックを構成するＭ個のＮビットデータそれぞれを基に圧縮したＭ個のＮビット未満の圧縮データについてのメモリ配置を決定する配置決定装置であって、Ｍ個の圧縮データのうち、データ長がＸビット（Ｘ＜Ｎ）以下である一般圧縮データそれぞれについては、当該一般圧縮データ全体と、少なくとも当該一般圧縮データのデータ長がＸビット以下であることを示すフラグとからなるＬビット（Ｘ＜Ｌ＜Ｎ）以下の第１データを、当該一般圧縮データの基となったＮビットデータの前記データブロック内アドレス値に第１演算を施した結果値が示すメモリ位置に配置するよう決定し、Ｍ個の圧縮データのうち、データ長がＸビットより大きい特定圧縮データそれぞれについては、当該特定圧縮データのうちのＸビット分と、少なくとも当該特定圧縮データのデータ長がＸビットより大きいことを示すフラグとからなるＬビットの第１データを、当該特定圧縮データの基となったＮビットデータの前記データブロック内アドレス値に第１演算を施した結果値が示すメモリ位置に配置するよう決定する第１決定手段と、前記特定圧縮データそれぞれについて、当該特定圧縮データから前記第１データに含まれるＸビットを除いた部分の一部又は全体を含む第２データを、当該特定圧縮データの基となったＮビットデータの前記データブロック内アドレス値に前記第１演算とは異なる第２演算を施した結果値が示すメモリ位置に配置するよう決定する第２決定手段とを備え、前記第２演算は、Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、Ｋ個（Ｋ≦Ｍ）を１組とした各組について、同じ組内のいずれのアドレス値に当該第２演算を施しても同一の結果値が生じ、かつ他のいずれの組内の各アドレス値に当該第２演算を施して生じた結果値とも異なる結果値が生じる演算であることを特徴とする。
　上記構成を備える本発明に係る配置決定装置によれば、この配置決定装置により決定された配置で各圧縮データが配置されているメモリから、プロセッサが所望するＮビットデータに対応する圧縮データを、アドレス変換テーブルを用いることなく読み出し得る。
実施の形態１に係る配置決定装置１００の主要部の機能構成を示すブロック図 実施の形態１に係るアクセス装置２００の主要部の機能構成を示すブロック図 Ｍ個のＮビットの非圧縮コードそれぞれを圧縮した結果例及び各圧縮コードのＲＯＭ１０への配置例を示す図 配置決定装置１００の配置決定処理を示すフローチャート アクセス装置２００のアクセス処理を示すフローチャート 変形例１に係るアクセス装置の制御回路２１０ａの回路構成を示す図 実施の形態２に係る配置決定装置１２０の主要部の機能構成を示すブロック図 実施の形態２に係るアクセス装置２２０の主要部の機能構成を示すブロック図 Ｍ個のＮビットの非圧縮コードそれぞれを圧縮した結果例及び各圧縮コードのＲＯＭ１０への配置例を示す図 配置決定装置１２０の配置決定処理を示すフローチャート アクセス装置２２０のアクセス処理を示すフローチャート 変形例２に係るアクセス装置の制御回路２３０ａの回路構成を示す図 実施の形態３に係る配置決定装置１４０の主要部の機能構成を示すブロック図 実施の形態３に係るアクセス装置２４０の主要部の機能構成を示すブロック図 Ｍ個のＮビットの非圧縮コードそれぞれを圧縮した結果例及び各圧縮コードのＲＯＭ１０への配置例を示す図 配置決定装置１４０の配置決定処理を示すフローチャート アクセス装置２４０のアクセス処理を示すフローチャート 変形例３に係るアクセス装置の制御回路２５０ａの回路構成を示す図
　以下、本発明に係る配置決定装置及びメモリアクセス装置の一実施形態を、図面を参照しながら説明する。
　≪実施の形態１≫
　＜１．概要＞
　実施の形態１に係る配置決定装置は、Ｍ個のＮビットの非圧縮プログラムコードそれぞれを基に圧縮したＭ個の圧縮プログラムコードの、本発明に係るメモリの一実施形態であるＲＯＭ（Read Only Memory）への配置を決定する装置である。以下、「プログラムコード」のことを単に「コード」ともいう。
　この配置決定装置は、上記Ｍ個の非圧縮コードからなる非圧縮ブロック内の各非圧縮コードのアドレス値に所定の演算を施した結果値に基づいて、各圧縮コードの配置を決定する。
　具体的には、この配置決定装置は、非圧縮ブロック内の各非圧縮コードのアドレス値に、第１演算を施した結果値に基づいて、各圧縮コードのうちのＸａビット（Ｘａ＜Ｎ）分の配置を決定する。また、この配置決定装置は、非圧縮ブロック内のデータ長がＸａビットより大きい各圧縮コード（以下、「特定圧縮コード」ともいう）のアドレス値に、第２演算を施した結果値に基づいて各特定圧縮コードから上記Ｘａビット分を除いた部分の配置を決定する。なお、第１演算及び第２演算の内容は後述する。
　また、実施の形態１に係るアクセス装置は、プロセッサが所望する非圧縮コードに対応する圧縮コード（以下、「対象圧縮コード」ともいう）が配置されている上記ＲＯＭ上の位置を特定して読み出し、読み出した対象圧縮コードを伸長して、プロセッサに送出する装置である。
　このアクセス装置も上記配置決定装置と同様に、第１演算及び第２演算を用いて、対象圧縮コードが配置されているＲＯＭ上の位置を特定する。
　このように、実施の形態１に係る配置決定装置及びアクセス装置によれば、アドレス変換テーブルを用いることなく、所定の演算（第１演算及び第２演算）を用いて圧縮コードの配置の決定し、圧縮コードの位置を特定することができる。
　＜２．機能構成＞
　　＜２－１．配置決定装置＞
　まず、配置決定装置１００の機能構成について説明する。
　図１は、実施の形態１に係る配置決定装置１００の主要部の機能構成を示すブロック図である。
　同図に示すように、配置決定装置１００は、記憶装置２０及び書込装置３０と接続しており、アクセス部１０１、圧縮部１０２及び制御部１１０を備える。なお、配置決定装置１００は、プロセッサ及びメモリを含むコンピュータであり、圧縮部１０２及び制御部１１０の各機能は、上記メモリに格納されたプログラムを上記プロセッサが実行することで実現される。
　アクセス部１０１は、制御部１１０の指示に従って、Ｍ個の非圧縮コード用のメモリ領域２１及びＭ個の圧縮コード用のメモリ領域２２を有する記憶装置２０にアクセスし、非圧縮コードの読み出し及び圧縮コードの書き込みを行う機能を有する。
　圧縮部１０２は、制御部１１０の指示に従って、アクセス部１０１が読み出したＮビット（例えば、１６ビット）の非圧縮コードに対し圧縮処理を行い、Ｎビット未満の圧縮コードを生成する機能を有する。圧縮部１０２は、生成した圧縮コード及びその圧縮コードのデータ長を示す情報（以下、「データ長情報」という）を、制御部１１０に送出する。
　制御部１１０は、配置決定装置１００内の各ブロックへの指示を行う機能の他、圧縮部１０２から受領した圧縮コードのＲＯＭ１０への配置を決定し、この決定した配置になるように、アクセス部１０１を介して、各圧縮コードを記憶装置２０の圧縮コード用のメモリ領域２２に格納する機能を有する。
　制御部１１０は、第１決定部１１１及び第２決定部１１２を含む。
　第１決定部１１１は、圧縮部１０２から受領した圧縮コードのうちのＸａビット（この例では、Ｎ／２－１、つまり７ビットとする）分を、その圧縮コードの基となった非圧縮コードの非圧縮ブロック内アドレス値ＡＤＤＲ＿ａに第１演算を施した結果値ａｄｄｒ＿ａ１が示すＲＯＭ１０上の位置に配置するよう決定する機能を有する。なお、このアドレス値ＡＤＤＲ＿ａは、Ｎビット単位について割り振られたものである。
　第１演算の一例を数１に示す。
　　［数１］
　ａｄｄｒ＿ａ１＝ＡＤＤＲ＿ａ／２
　第２決定部１１２は、圧縮部１０２から受領したＸａビットより大きい圧縮コード（特定圧縮コード）からＸａビット分のデータを除いた残りのデータを、その圧縮コードの基となった非圧縮コードの非圧縮ブロック中のアドレス値ＡＤＤＲ＿ａに第２演算を施した結果値ａｄｄｒ＿ａ２が示すＲＯＭ１０上の位置に配置するよう決定する機能を有する。第２演算の一例を数２に示す。
　　［数２］
　ａｄｄｒ＿ａ２＝Ｍ／２＋Ｒｏｕｎｄ1/2（ＡＤＤＲ＿ａ／４）
　ここで、Ｍは、非圧縮コードの個数であり、圧縮コードの個数でもある。また、Ｒｏｕｎｄ1/2（ＡＤＤＲ＿ａ／４）は、ＡＤＤＲ＿ａを４で除算した結果を、１／２単位で丸めた結果値を返す関数である。
　制御部１１０は、Ｍ個の圧縮コードそれぞれについて、第１決定部１１１及び第２決定部１１２で決定された配置になるように、アクセス部１０１を介して、記憶装置２０の圧縮コード用のメモリ領域２２に格納する。
　なお、制御部１１０は、各圧縮コードについて、その圧縮コードのうちのＸａビット（上述の例では、Ｎ／２－１）分に、その圧縮コードがＸａビットより大きいか否かを示す１ビットのフラグを付与して、第１決定部１１１が決定した配置になるように記憶装置２０に格納する。
　以下では、この圧縮コードのうちのＸａビット分と１ビットのフラグとからなるデータを、「第１データ」ともいい、Ｘａビットより大きい特定圧縮コードから、第１データに含まれるこのＸａビット分を除いた部分のデータを「第２データ」ともいう。
　制御部１１０は、アクセス部１０１を介して、Ｍ個の圧縮コード全てについての圧縮コード用のメモリ領域２２への格納が完了した際に、いわゆるＲＯＭライターである書込装置３０にＲＯＭ１０への書込指示を行う。
　この指示を受けた書込装置３０は、記憶装置２０の圧縮コード用のメモリ領域２２における配置を維持して、ＲＯＭ１０に各圧縮コードを書き込む。
　　＜２－２．アクセス装置＞
　図２は、実施の形態１に係るアクセス装置２００の主要部の機能構成を示すブロック図である。
　ここで、ＲＯＭ１０には、配置決定装置１００が決定した配置で各圧縮コードが格納されているものとする。
　同図に示すように、アクセス装置２００は、入力部２０１、読出部２０２、伸長部２０３及び制御部２１０を備える。なお、アクセス装置２００は、プロセッサ（プロセッサ４０とは別のプロセッサである）及びメモリを含むコンピュータであり、伸長部２０３及び制御部２１０の各機能は、上記メモリに格納されたプログラムを上記プロセッサが実行することで実現される。
　入力部２０１は、プロセッサ４０から、所望する非圧縮コードにアクセスするためのアドレス値ＡＤＤＲ＿ｂを受け付けて、制御部２１０に送出する機能を有する。
　なお、このアドレス値ＡＤＤＲ＿ｂは、Ｎビット単位について割り振られたものである。
　読出部２０２は、制御部２１０の指示に従って、ＲＯＭ１０から第１データ及び第２データを読み出し、制御部２１０に送出する機能を有する。
　伸長部２０３は、制御部２１０から送出された圧縮コードを伸長し、得られた非圧縮コードをプロセッサ４０に送出する機能を有する。
　制御部２１０は、アクセス装置２００内の各ブロックへの指示を行う機能の他、入力部２０１から受領したアドレス値ＡＤＤＲ＿ｂに基づいて、プロセッサ４０が所望する非圧縮コードに対応する圧縮コード（対象圧縮コード）を、読出部２０２を介して、ＲＯＭ１０から読み出し、伸長部２０３に送出する機能を有する。
　制御部２１０は、第１特定部２１１、第２特定部２１２及び出力部２１３を含む。
　第１特定部２１１は、入力部２０１から受領したアドレス値ＡＤＤＲ＿ｂに第１演算を施した結果値ａｄｄｒ＿ｂ１が示すＲＯＭ１０上の位置を、対象圧縮コードのうちのＸａビット分のデータを含む第１データが配置されている位置として特定する機能を有する。
　第１演算の一例を数３に示すが、この第１演算は、配置決定装置１００の第１決定部１１１による第１演算（数１参照）と同様のものである。
　　［数３］
　ａｄｄｒ＿ｂ１＝ＡＤＤＲ＿ｂ／２
　なお、第１特定部２１１は、特定したＲＯＭ１０上の位置に配置されている第１データを、読出部２０２を介して読み出す機能も有する。
　第２特定部２１２は、入力部２０１から受領したアドレス値ＡＤＤＲ＿ｂに第２演算を施した結果値ａｄｄｒ＿ｂ２が示すＲＯＭ１０上の位置を、Ｘａビットよりも大きい特定圧縮コードからＸａビット分を除いた第２データが配置されている位置として特定する機能を有する。
　第２演算の一例を数４に示すが、この第２演算は、配置決定装置１００の第２決定部１１２による第２演算（数２参照）と同様のものである。
　　［数４］
　ａｄｄｒ＿ｂ２＝Ｍ／２＋Ｒｏｕｎｄ1/2（ＡＤＤＲ＿ｂ／４）
　ここで、Ｍは、非圧縮コードであり、圧縮コードの個数でもある。また、Ｒｏｕｎｄ1/2（ＡＤＤＲ＿ｂ／４）は、ＡＤＤＲ＿ｂを４で除算した結果を、１／２単位で丸めた結果値を返す関数である。
　なお、第２特定部２１２は、特定したＲＯＭ１０上の位置に配置されている第２データを、読出部２０２を介して読み出す機能も有する。
　出力部２１３は、第１特定部２１１が読み出した第１データに含まれているＸａビット分の圧縮コードと、第２特定部２１２が読み出した第２データとからなる対象圧縮コードとを、伸長部２０３に送出する機能を有する。
　なお、対象圧縮コードのデータ長がＸａビット以下である場合には、第２データの読み出しは行われない。従って、この場合、出力部２１３は、第１特定部２１１が読み出した第１データに含まれている圧縮コードのみからなる対象圧縮コードを、伸長部２０３に送出することになる。
　＜３．データ＞
　以下では、ＲＯＭ１０のデータ構成について説明する。
　図３（ａ）は、Ｍ個のＮビットの非圧縮コードそれぞれを圧縮した結果例を示す図である。
　同図に示すＡＤＤＲは、各非圧縮コードについての非圧縮ブロック内アドレス値ＡＤＤＲ＿ａ又はプロセッサ４０が所望する非圧縮コードのアドレス値ＡＤＤＲ＿ｂを示している（後述する図９（ａ）、図１５（ａ）についても同様）。
　例えば、同図では、ＡＤＤＲが「０」である非圧縮コードＡ１を圧縮した結果、圧縮コードＡ１０が得られたことを示している。
　また、同図では、ＡＤＤＲがそれぞれ「０」、「１」、「２」である非圧縮コードＡ１、Ｂ１、Ｄ１を圧縮した圧縮コードＡ１０、Ｂ１０、Ｄ１０のデータ長は、Ｘａビット（この例では、Ｎ／２－１ビット）以下であることを示している。また、同図では、ＡＤＤＲが「２」である非圧縮コードＣ１を圧縮した圧縮コードＣ１０のデータ長が、Ｘａビット（この例では、Ｎ／２－１ビット）より大きいことを示している。
　また、図３（ｂ）は、各圧縮コード（Ａ１０～Ｄ１０）のＲＯＭ１０への配置例を示す図である。
　各圧縮コードが配置されるＲＯＭ１０内の領域ａｒｅａ０は、第１領域ａｒｅａ１と第２領域ａｒｅａ２とからなる。なお、同図に示すａｄｄｒは、ＲＯＭ１０上のアドレス値を示している（後述する図９（ｂ）、図１５（ｂ）についても同様）。
　第１領域ａｒｅａ１は、各圧縮コードについての、その圧縮コードのうちのＸａビット以下分と１ビットのフラグとからなる第１データが配置される物理的に連続した領域である。
　この例では、圧縮コードのデータ長がＸａビット以下である場合のフラグの値を「０」とし、Ｘａビットより大きい場合のフラグの値を「１」としている。
　第２領域ａｒｅａ２は、データ長がＸａビットより大きい各特定圧縮コードの第２データが配置される物理的に連続した領域である。
　即ち、データ長がＸａビット以下である各圧縮コードは、数１の結果値ａｄｄｒ＿ａ１が示す第１領域ａｒｅａ１内の位置に格納されることになる。また、データ長がビットより大きい各特定圧縮コードは、数１の結果値ａｄｄｒ＿ａ１が示す第１領域ａｒｅａ１内の位置と、数２の結果値ａｄｄｒ＿ａ２が示す第２領域ａｒｅａ２内の位置とに分割して格納されることになる。なお、数１及び数２を用いた各圧縮コードの配置決定方法については、以下の＜４．動作＞の＜４－１．配置決定処理＞及び＜４－２．配置決定処理の具体例＞において詳しく説明する。
　図３（ａ）の例では、圧縮コードＡ１０、Ｂ１０、Ｄ１０のデータ長はＮ／２－１以下であり、圧縮コードＣ１０のデータ長はＮ／２－１より大きい。従って、この例では、圧縮コードＣ１０についてのみ第２データが格納されることになる。
　即ち、図３（ｂ）の例では、圧縮コードＡ１０とＢ１０とがそれぞれ、ＲＯＭ１０の第１領域ａｒｅａ１内のａｄｄｒが「０」である領域の下位Ｎ／２ビット分の領域と上位Ｎ／２ビット分の領域とに配置される。また、圧縮コードＣ１０のＸａビット分のデータＣ１１と圧縮コードＤ１０とがそれぞれ、ＲＯＭ１０の第１領域ａｒｅａ１内のａｄｄｒが「１」である領域の下位Ｎ／２ビット分の領域と上位Ｎ／２ビット分の領域とに配置される。また、圧縮コードＣ１０からＸａビット分のデータＣ１１を除いた第２データＣ１２が、ＲＯＭ１０の第２領域ａｒｅａ２内のａｄｄｒが「Ｍ／２」である領域の上位Ｎ／２ビット分の領域に配置される。
　なお、図中では、各圧縮コードの有効データ長のイメージをハッチで示している（後述する図９（ｂ）、図１５（ｂ）についても同様）。実装においては、伸長部２０３で伸長したときに、元の固定長（Ｎビット）の非圧縮コードが得られれば足りるので、有効データ長の境界が明示される必要はない。
　＜４．動作＞
　次に、上記構成を備える配置決定装置１００及びアクセス装置２００の動作について説明する。
　　＜４－１．配置決定処理＞
　まずは、配置決定装置１００の配置決定処理について説明する。
　図４は、配置決定装置１００の配置決定処理を示すフローチャートである。
　まず、配置決定装置１００における制御部１１０は、処理対象の非圧縮コードの非圧縮ブロック内アドレス値ＡＤＤＲ＿ａ（変数）を「０」に初期化する（ステップＳ１）。
　制御部１１０は、Ｍ個の非圧縮コード全てについて、以下説明するステップＳ３以降の処理を完了した否かを判定する（ステップＳ２）。
　ステップＳ３以降の処理を完了していない場合に（ステップＳ２：ＮＯ）、制御部１１０は、アドレス値ＡＤＤＲ＿ａが示す記憶装置２０の非圧縮コード用の領域２１内の位置に格納されている非圧縮コードを、アクセス部１０１を介して読み出す（ステップＳ３）。
　制御部１１０は、読み出した非圧縮コードを圧縮部１０２に送出し、圧縮部１０２は、受領した非圧縮コードを圧縮し、圧縮コード及びその圧縮コードのデータ長を示すデータ長情報を、制御部１１０に送出する（ステップＳ４）。
　制御部１１０の第１決定部１１１は、アドレス値ＡＤＤＲ＿ａに第１演算（数１参照）を施し（ステップＳ５）、制御部１１０は、圧縮部１０２から受領したデータ長情報が示すデータ長がＸａビットより大きいか否かを判定する（ステップＳ６）。
　圧縮部１０２から受領したデータ長情報が示すデータ長がＸａビット以下である場合に（ステップＳ６：ＮＯ）、制御部１１０は、フラグとステップＳ４で受領した圧縮コードとを、ステップＳ５の第１演算の結果値ａｄｄｒ＿ａ１が示す記憶装置２０の圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む（ステップＳ８）。このときのフラグは、圧縮コードのデータ長がＸａビット以下であることを示すように「０」に設定される。
　一方、圧縮部１０２から受領したデータ長情報が示すデータ長がＸａビットより大きい場合に（ステップＳ６：ＹＥＳ）、制御部１１０の第２決定部１１２は、アドレス値ＡＤＤＲ＿ａに第２演算を施す（ステップＳ７）。
　続いて、制御部１１０は、フラグとステップＳ４で受領した圧縮コードのＸａビット分とを、ステップＳ５の第１演算の結果値ａｄｄｒ＿ａ１が示す記憶装置２０の圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む。このときのフラグは、圧縮コードのデータ長がＸａビットより大きいことを示すように「１」に設定される。また、制御部１１０は、ステップＳ４で受領した圧縮コードからＸａビット分を除いた残りを、ステップＳ７の第２演算の結果値ａｄｄｒ＿ａ２が示す圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む（ステップＳ８）。
　ステップＳ８の処理を完了すると、制御部１１０は、アドレス値ＡＤＤＲ＿ａを、１加算した値に更新し（ステップＳ９）、再びステップＳ２から処理を行う。
　Ｍ個の非圧縮コード全てについて、ステップＳ３以降の処理を完了した場合に（ステップＳ２：ＹＥＳ）、制御部１１０は、記憶装置２０の圧縮コード用の領域２２に配置されている各圧縮コードを、ＲＯＭ１０に書き込むよう書込装置３０に指示し（ステップＳ１０）、配置決定処理を終了する。
　なお、書込装置３０は、制御部１１０からのこの指示に従って、圧縮コード用の領域２２に配置されている各圧縮コードを、この配置のままＲＯＭ１０に書き込むことになる。
　　＜４－２．配置決定処理の具体例＞
　上述した配置決定装置１００の配置決定処理について、図３に示す例を用いて、図４に示すフローチャートに即して具体的に説明する。
　　（１）非圧縮コードＡ１についての処理
　まず、配置決定装置１００における制御部１１０は、処理対象の非圧縮コードの非圧縮ブロック内アドレス値ＡＤＤＲ＿ａを「０」に初期化する（ステップＳ１）。
　この例では、Ｍ個の非圧縮コード全てについて、ステップＳ３以降の処理を完了していないので（ステップＳ２：ＮＯ）、制御部１１０は、アドレス値ＡＤＤＲ＿ａ（０）が示す記憶装置２０の非圧縮コード用の領域２１内の位置に格納されている非圧縮コード（Ａ１）を、アクセス部１０１を介して読み出す（ステップＳ３）。
　制御部１１０は、読み出した非圧縮コード（Ａ１）を圧縮部１０２に送出し、圧縮部１０２は、受領した非圧縮コード（Ａ１）を圧縮し、圧縮コード（Ａ１０）及びその圧縮コードのデータ長を示すデータ長情報を、制御部１１０に送出する（ステップＳ４）。
　制御部１１０の第１決定部１１１は、アドレス値ＡＤＤＲ＿ａ（０）に第１演算（数１参照）を施す（ステップＳ５）。この第１演算の結果値ａｄｄｒ＿ａ１は、アドレス値ＡＤＤＲ＿ａ（０）／２で「０」になる。
　この例では、圧縮部１０２から受領したデータ長情報が示すデータ長は、Ｘａビット以下である（ステップＳ６：ＮＯ）。従って、制御部１１０は、図３（ｂ）に示すように、フラグ（０）とステップＳ４で受領した圧縮コード（Ａ１０）とを、ステップＳ５の第１演算の結果値ａｄｄｒ＿ａ１（０）が示す記憶装置２０の圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む（ステップＳ８）。
　制御部１１０は、アドレス値ＡＤＤＲ＿ａを、１加算した値（１）に更新し（ステップＳ９）、再びステップＳ２から処理を行う。
　　（２）非圧縮コードＢ１について
　非圧縮コードＢ１を圧縮した圧縮コードＢ１０についても、上記圧縮コードＡ１０と同様に処理されるため（ステップＳ２～Ｓ６、Ｓ８、Ｓ９）、詳細な説明は省略するが、ステップＳ５の第１演算の結果値ａｄｄｒ＿ａ１は、アドレス値ＡＤＤＲ＿ａ（１）／２で「１／２」になる。また、図３（ａ）の例では、圧縮コードＢ１０のデータ長は、Ｘａビット以下である。
　従って、図３（ｂ）に示すように、フラグ（０）とステップＳ４で受領した圧縮コード（Ｂ１０）とが、第１演算の結果値ａｄｄｒ＿ａ１（１／２）が示す記憶装置２０の圧縮コード用の領域２２内の位置に配置されることになる。
　　（３）非圧縮コードＣ１について
　この例では、Ｍ個の非圧縮コード全てについて、ステップＳ３以降の処理を完了していないので（ステップＳ２：ＮＯ）、制御部１１０は、アドレス値ＡＤＤＲ＿ａ（２）が示す記憶装置２０の非圧縮コード用の領域２１内の位置に格納されている非圧縮コード（Ｃ１）を、アクセス部１０１を介して読み出す（ステップＳ３）。
　制御部１１０は、読み出した非圧縮コード（Ｃ１）を圧縮部１０２に送出し、圧縮部１０２は、受領した非圧縮コード（Ｃ１）を圧縮し、圧縮コード（Ｃ１０）及びその圧縮コードのデータ長を示すデータ長情報を、制御部１１０に送出する（ステップＳ４）。
　制御部１１０の第１決定部１１１は、アドレス値ＡＤＤＲ＿ａ（２）に第１演算（数１参照）を施す（ステップＳ５）。この第１演算の結果値ａｄｄｒ＿ａ１は、アドレス値ＡＤＤＲ＿ａ（２）／２で「１」になる。
　この例では、圧縮部１０２から受領したデータ長情報が示すデータ長は、Ｘａビットより大きい（ステップＳ６：ＹＥＳ）。従って、制御部１１０の第２決定部１１２は、アドレス値ＡＤＤＲ＿ａに第２演算を施す（ステップＳ７）。この第２演算の結果値ａｄｄｒ＿ａ２は、Ｍ／２＋Ｒｏｕｎｄ1/2（ＡＤＤＲ＿ａ（２）／４）で、「Ｍ／２＋１／２」になる。
　続いて、制御部１１０は、図３（ｂ）に示すように、フラグ（１）とステップＳ４で受領した圧縮コード（Ｃ１０）のＸａビット分（Ｃ１１）とを、ステップＳ５の第１演算の結果値ａｄｄｒ＿ａ１（１）が示す記憶装置２０の圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む。また、制御部１１０は、図３（ｂ）に示すように、ステップＳ４で受領した圧縮コード（Ｃ１０）からＸａビット分を除いた残り（Ｃ１２）を、ステップＳ７の第２演算の結果値ａｄｄｒ＿ａ２（Ｍ／２＋１／２）が示す圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む（ステップＳ８）。
　ステップＳ８の処理を完了すると、制御部１１０は、アドレス値ＡＤＤＲを、１加算した値（３）に更新し（ステップＳ９）、再びステップＳ２から処理を行う。
　　（４）非圧縮コードＤ１について
　非圧縮コードＤ１を圧縮した圧縮コードＤ１０についても、上記圧縮コードＢ１０と同様に処理され、図３（ｂ）に示すように、フラグ（０）とステップＳ４で受領した圧縮コード（Ｄ１０）とが、第１演算の結果値ａｄｄｒ＿ａ１（３／２）が示す記憶装置２０の圧縮コード用の領域２２内の位置に配置されることになる。
　　＜４－３．アクセス処理＞
　次に、アクセス装置２００のアクセス処理について説明する。
　図５は、アクセス装置２００のアクセス処理を示すフローチャートである。
　まず、アクセス装置２００における制御部２１０は、入力部２０１を介して、プロセッサ４０から、所望する非圧縮コードのアドレス値ＡＤＤＲ＿ｂを受け付ける（ステップＳ１１：ＹＥＳ）。
　制御部２１０の第１特定部２１１は、アドレス値ＡＤＤＲ＿ｂに第１演算（数３参照）を施し（ステップＳ１２）、制御部２１０は、読出部２０２を介して、第１演算の結果値ａｄｄｒ＿ｂ１が示すＲＯＭ１０の第１領域ａｒｅａ１内の位置から第１データを読み出す（ステップＳ１３）。
　制御部２１０は、読み出した第１データのフラグの値に基づいて、圧縮コードのデータ長がＸａビットより大きいか否かを判定する（ステップＳ１４）。
　フラグの値が「０」の場合に、制御部２１０は、圧縮コードのデータ長がＸａビット以下であると判定し（ステップＳ１４：ＮＯ）、制御部２１０の出力部２１３は、読み出した第１データに含まれている圧縮コードを伸長部２０３に出力する（ステップＳ１７）。
　一方、フラグの値が「１」の場合に、制御部２１０は、圧縮コードのデータ長がＸａビットより大きいと判定し（ステップＳ１４：ＹＥＳ）、制御部２１０の第２特定部２１２は、アドレス値ＡＤＤＲ＿ｂに第２演算を施す（ステップＳ１５）。制御部２１０は、読出部２０２を介して、第２演算の結果値ａｄｄｒ＿ｂ２が示すＲＯＭ１０の第２領域ａｒｅａ２内の位置から第２データを読み出す（ステップＳ１６）。制御部２１０の出力部２１３は、読み出した第１データに含まれている圧縮コードのうちのＸａビット分と第２データとからなる圧縮コードを伸長部２０３に出力する（ステップＳ１７）。
　ステップＳ１７の処理を完了すると、伸長部２０３は、出力された圧縮コードを伸長し（ステップＳ１８）、非圧縮コードをプロセッサ４０に送出し（ステップＳ１９）、アクセス処理を終了する。
　　＜４－４．アクセス処理の具体例＞
　上述したアクセス装置２００のアクセス処理について、図３に示す例を用いて、図５に示すフローチャートに即して具体的に説明する。
　以下では、プロセッサ４０から、所望する非圧縮コードＣ１のアドレス値ＡＤＤＲ＿ｂ「２」を受領した場合を例にアクセス装置２００のアクセス処理を説明する。
　アクセス装置２００における制御部２１０は、入力部２０１を介して、プロセッサ４０から、所望する非圧縮コード（Ｃ１）のアドレス値ＡＤＤＲ＿ｂ（２）を受け付ける（ステップＳ１１）。
　制御部２１０の第１特定部２１１は、アドレス値ＡＤＤＲ＿ｂ（２）に第１演算（数３参照）を施す（ステップＳ１２）。この第１演算の結果値ａｄｄｒ＿ｂ１は、アドレス値ＡＤＤＲ＿ｂ（２）／２で「１」になる。
　制御部２１０は、読出部２０２を介して、第１演算の結果値ａｄｄｒ＿ｂ１（１）が示すＲＯＭ１０の第１領域ａｒｅａ１内の位置から第１データ（フラグ「１」とデータＣ１１）を読み出す（ステップＳ１３）。
　この例では、フラグの値が「１」なので、制御部２１０は、圧縮コードのデータ長がＸａビットより大きいと判定し（ステップＳ１４：ＹＥＳ）、制御部２１０の第２特定部２１２は、アドレス値ＡＤＤＲ＿ｂに第２演算を施す（ステップＳ１５）。この第２演算の結果値ａｄｄｒ＿ｂ２は、Ｍ／２＋Ｒｏｕｎｄ1/2（ＡＤＤＲ＿ｂ（２）／４）で、「Ｍ／２＋１／２」になる。
　制御部２１０は、読出部２０２を介して、第２演算の結果値ａｄｄｒ＿ｂ２（Ｍ／２＋１／２）が示すＲＯＭ１０の第２領域ａｒｅａ２内の位置から第２データ（Ｃ１２）を読み出す（ステップＳ１６）。制御部２１０の出力部２１３は、読み出した第１データに含まれる圧縮コードのＸａビット分（Ｃ１１）及び第２データ（Ｃ１２）からなる圧縮コードを伸長部２０３に出力する（ステップＳ１７）。
　ステップＳ１７の処理を完了すると、伸長部２０３は、出力された圧縮コードを伸長し（ステップＳ１８）、非圧縮コード（Ｃ１）をプロセッサ４０に送出し（ステップＳ１９）、アクセス処理を終了する。
　＜５．考察＞
　実施の形態１に係る配置決定装置１００によれば、アドレス変換テーブルを用いることなく、各圧縮コードのＲＯＭ１０上の配置の決定できると共に、一定条件下で、各圧縮コードを配置するＲＯＭ１０上の領域ａｒｅａ０の容量削減に利用できる。
　アドレス値ＡＤＤＲ＿ａが「２×ｊ」及び「２×ｊ＋１」（但し、ｊ＝０，１，・・・Ｍ／２）である２つの非圧縮コードを圧縮した各圧縮コードが共に特定圧縮コードでないことを条件に、各圧縮コードのＲＯＭ１０上の格納領域ａｒｅａ０（図３（ｂ）参照）の容量は、以下のようになる。
　即ち、格納領域ａｒｅａ０の容量は、第１領域ａｒｅａ１の容量（Ｍ×Ｎ／２ビット）＋第２領域ａｒｅａ２の容量（Ｍ×Ｎ／４ビット）＝Ｍ×Ｎ×３／４ビットとなる。
　つまり、アドレス変換テーブルを使わない方法として最も簡単な方法は、Ｍ個の圧縮コードそれぞれをＲＯＭ１０上のＮビットの領域にそのままに配置することが考えられるが、この場合の格納領域の容量Ｍ×Ｎと比較し、実施の形態１に係る配置決定装置１００によれば、２５％の容量削減が可能になる。
　また、実施の形態１に係るアクセス装置２００についても同様に、アドレス変換テーブルを用いることなく、所定の演算（第１演算及び第２演算）を用いて対象圧縮コードの位置の特定を行うことができる。
　≪変形例１≫
　実施の形態１では、アクセス装置２００の制御部２１０の機能は、アクセス装置２００のメモリに格納されたプログラムを、アクセス装置２００が備えるプロセッサが実行することで実現するものとして説明したが、以下では、比較的簡単な構成の回路で実現するように変形した例を説明する。
　図６は、変形例１に係るアクセス装置の制御回路２１０ａの回路構成を示す図である。
　なお、同図では、入力部２０１を介してプロセッサ４０から入力されるアドレス値を、「ＡＤＤＲ」と表記し、読出部２０２を介してＲＯＭ１０に送出されるアドレス値を「ａｄｄｒ」と表記し、ＡＤＤＲ及びａｄｄｒは１６ビットである例を示している。また、同図では、Ｎが１６ビットであり、ＲＯＭ１０が１６ビットのａｄｄｒに対して１６ビットのｄａｔａを出力する例を示している。これらについては、後述する変形例２についても同様である。
　同図に示すように、変形例１に係るアクセス装置の制御回路２１０ａは、セレクタ２１４ａ～２１４ｅと、ＡＮＤ回路２１５と、Ｄフリップフロップ２１６ａ～２１６ｃとを含んで構成される回路である。プロセッサ４０からアドレス値ＡＤＤＲが入力されてから１あるいは２ｃｙｃｌｅ後において、後述するＮＤＡＴＡ＿ＥＮＡＢＬＥが「０」である場合に、この制御回路２１０ａから出力されているＤＡＴＡを、伸長部２０３は、有効な圧縮コードとして取得し伸長することになる。
　ここで、セレクタ２１４ａ～２１４ｄは、「０」側と「１」側の２つの入力のうち、ＮＤＡＴＡ＿ＥＮＡＢＬＥと同値となる側の入力を選択するものである。また、セレクタ２１４ｅは、後述するｂｙｔｅ＿ｓｅｌｅｃｔと同値となる側の入力を選択するものである。
　入力部２０１を介してプロセッサ４０からアドレス値ＡＤＤＲが入力される時点において、各セレクタ（２１４ａ～２１４ｅ）は、「０」側の入力を選択しているものとする。
　以下では、プロセッサ４０から、アドレス値ＡＤＤＲとして、図３（ａ）に示す非圧縮コードＣ１のアドレス値（２）が入力された場合を例に、制御回路２１０ａの動作を具体的に説明する。
　（１）第１データの読み出し
　入力部２０１を介してプロセッサ４０から、０～１５ビット目までの１６ビットからなるアドレス値ＡＤＤＲ［１５：０］＝‘０・・・０１０’ｂ＝２が入力された時に、セレクタ２１４ａでは、「０」側の入力が選択されている。
　従って、このアドレス値ＡＤＤＲの１ビット目から１５ビット目まで（ＡＤＤＲ［１５：１］）と、最上位ビット「０」とからなる１６ビットのアドレス値｛０，ＡＤＤＲ［１５：１］｝＝‘０・・・００１’ｂ＝１がセレクタ２１４ａからａｄｄｒ［１５：０］として出力される。
　このａｄｄｒ［１５：０］に対して、ＲＯＭ１０は、図３（ｂ）のａｄｄｒ「１」に配置されている１６ビットデータの上位８ビットのｄａｔａ［１５：８］と下位８ビットのｄａｔａ［７：０］とを出力する。
　この図３（ｂ）の例では、ｄａｔａ［１５：８］はフラグ「０」及びＤ１０を含む８ビットデータであり、ｄａｔａ［７：０］は、フラグ「１」及びＣ１１からなる８ビットデータである。
　また、セレクタ２１４ｂでは、「０」側の入力が選択されている。従って、プロセッサからのアドレス値ＡＤＤＲの０ビット目（ＡＤＤＲ［０］）＝‘０’ｂが、セレクタ２１４ｂからｂｙｔｅ＿ｓｅｌｅｃｔとして出力される。
　従って、セレクタ２１４ｅからは、ｄａｔａ［７：０］（Ｃ１１を含む）がｄａｔａ＿ｓｅｌ［７：０］として出力される。
　この例では、ｄａｔａ＿ｓｅｌ［７：０］の０ビット目（ｄａｔａ＿ｓｅｌ［０］）は、フラグ「１」であり、ＮＤＡＴＡ＿ＥＮＡＢＬＥは「０」である。従って、ＡＮＤ回路２１５からは「１」が出力され、Ｄフリップフロップ２１６ａに入力される。
　また、セレクタ２１４ｃでは、「０」側の入力が選択されている。従って、ｄａｔａ＿ｓｅｌ［７：０］の１ビット目から７ビット目（ｄａｔａ＿ｓｅｌ［７：１］）がセレクタ２１４ｃから出力され、Ｄフリップフロップ２１６ｂに入力される。
　また、セレクタ２１４ｄでは、「０」側の入力が選択されている。従って、ａｌｌ　０（９ビットが全て０）がセレクタ２１４ｄから出力され、Ｄフリップフロップ２１６ｃに入力される。
　Ｄフリップフロップ２１６ａ～２１６ｃにクロックの入力があると、Ｄフリップフロップ２１６ａからは「１」がＮＤＡＴＡ＿ＥＮＡＢＬＥとして出力され、Ｄフリップフロップ２１６ｂからはｄａｔａ＿ｓｅｌ［７：１］（Ｃ１１）がＤＡＴＡ［６：０］として出力される。また、Ｄフリップフロップ２１６ｃからはａｌｌ　０（９ビットが全て０）がＤＡＴＡ［１５：７］として出力される。
　なお、この例においては、このタイミング（プロセッサ４０からアドレス値ＡＤＤＲが入力されてから１ｃｙｃｌｅ後）では、ＮＤＡＴＡ＿ＥＮＡＢＬＥが「１」であるため、伸長部２０３によるＤＡＴＡの伸長はまだ行われない。
　（２）第２データの読み出し
　上述の通り、ＮＤＡＴＡ＿ＥＮＡＢＬＥが「１」となったため、セレクタ２１４ａ～２１４ｄでは、「１」側の入力が選択されることになる。
　従って、プロセッサ４０からのアドレス値ＡＤＤＲの２ビット目から１５ビット目まで（ＡＤＤＲ［１５：２］）と、上位２ビット「１０」とからなる１６ビットのアドレス値｛１０，ＡＤＤＲ［１５：２］｝＝‘１０・・・０’ｂ＝２15がセレクタ２１４ａからａｄｄｒ［１５：０］として出力される。
　このａｄｄｒ［１５：０］に対して、ＲＯＭ１０は、図３（ｂ）のａｄｄｒ「Ｍ／２」に配置されている１６ビットデータの上位８ビットのｄａｔａ［１５：８］と下位８ビットのｄａｔａ［７：０］とを出力する。
　また、セレクタ２１４ｂからは、プロセッサからのアドレス値ＡＤＤＲの１ビット目（ＡＤＤＲ［１］）＝‘１’ｂがｂｙｔｅ＿ｓｅｌｅｃｔとして出力される。
　従って、セレクタ２１４ｅからは、ｄａｔａ［１５：８］（Ｃ１２を含む）がｄａｔａ＿ｓｅｌ［７：０］として出力される。
　ＮＤＡＴＡ＿ＥＮＡＢＬＥは「１」であるため、ＡＮＤ回路２１５からは「０」が出力され、Ｄフリップフロップ２１６ａに入力される。また、セレクタ２１４ｃからは、ＤＡＴＡ［６：０］（圧縮コードＣ１０の７ビット分であるＣ１１）が出力され、Ｄフリップフロップ２１６ｂに入力される。また、セレクタ２１４ｄからは、ｄａｔａ＿ｓｅｌ［７：０］（Ｃ１２を含む）と、最上位ビット「０」とからなる９ビットのデータが出力され、Ｄフリップフロップ２１６ｃに入力される。
　Ｄフリップフロップ２１６ａ～２１６ｃにクロックの入力があると、Ｄフリップフロップ２１６ａからは「０」がＮＤＡＴＡ＿ＥＮＡＢＬＥとして出力され、Ｄフリップフロップ２１６ｂからは圧縮コードＣ１０の７ビット分であるＣ１１がＤＡＴＡ［６：０］として出力される。また、Ｄフリップフロップ２１６ｃからは圧縮コードＣ１０からＣ１１を除いた残りのデータであるＣ１２を含むデータがＤＡＴＡ［１５：７］として出力される。
　なお、この例においては、このタイミング（プロセッサ４０からアドレス値ＡＤＤＲが入力されてから２ｃｙｃｌｅ後）で、ＮＤＡＴＡ＿ＥＮＡＢＬＥが「０」である。従って、この制御回路２１０ａから出力されたＤＡＴＡ（ＤＡＴＡ［６：０］及びＤＡＴＡ［１５：７］）が伸長部２０３により取得されて、伸長が行われることになる。
　≪実施の形態２≫
　以下では、実施の形態１で説明した第２演算の内容を変更した例を、実施の形態１との相違点を中心に説明する。
　＜１．機能構成＞
　図７は、実施の形態２に係る配置決定装置１２０の主要部の機能構成を示すブロック図であり、図８は、実施の形態２に係るアクセス装置２２０の主要部の機能構成を示すブロック図である。
　図７に示すように、配置決定装置１２０は、実施の形態１に係る配置決定装置１００の制御部１１０に代えて、制御部１３０を備え、この制御部１３０は、実施の形態１に係る制御部１１０の第２決定部１１２に代えて、第２決定部１３１を含む点で、配置決定装置１００とは異なる。
　また、図８に示すように、アクセス装置２２０は、実施の形態１に係るアクセス装置２００の制御部２１０に代えて、制御部２３０を備え、この制御部２３０は、実施の形態１に係る制御部２１０の第２特定部２１２に代えて、第２特定部２３１を含む点で、アクセス装置２００とは異なる。
　具体的には、配置決定装置１２０の第２決定部１３１及びアクセス装置２２０の第２特定部２３１は、アドレス値ＡＤＤＲ＿ａ及びアドレス値ＡＤＤＲ＿ｂを数５に示すように表した場合において、数６～８で示すいずれかの演算を第２演算として行う点で、第２決定部１１２及び第２特定部２１２とは異なる。
　　［数５］
　ＡＤＤＲ＿ａ＝ＡＤＤＲ＿ｂ＝４×ｊ＋ｋ
　　但し、ｊ＝０，１，・・・，Ｍ／４－１、ｋ＝０，１，２，３
　　［数６］
　ａｄｄｒ＿ａ２＝ａｄｄｒ＿ｂ２＝Ｍ／２＋ｊ
　　［数７］
　ａｄｄｒ＿ａ２＝ａｄｄｒ＿ｂ２＝Ｍ／２＋ｊ＋１／２
　　［数８］
　ａｄｄｒ＿ａ２＝ａｄｄｒ＿ｂ２＝３×Ｍ／４＋ｊ／２
　＜２．データ＞
　図９（ａ）は、Ｍ個のＮビットの非圧縮コードそれぞれを圧縮した結果例を示す図である。
　図９（ａ）では、ＡＤＤＲが「０」～「３」である非圧縮コードＡ２～Ｄ２を圧縮した結果、圧縮コードＡ２０～Ｄ２０が得られ、圧縮コードＡ２０、Ｃ２０、Ｄ２０のデータ長が、Ｎ／２－２ビットより大きいことを示している。
　また、図９（ｂ）は、各圧縮コード（Ａ２０～Ｄ２０）のＲＯＭ１０への配置例を示す図である。
　各圧縮コードが配置されるＲＯＭ１０内の領域ａｒｅａ１０は、第１領域ａｒｅａ１１と第２領域ａｒｅａ１２とからなる。
　ここで、第１領域ａｒｅａ１１は、実施の形態１に係る第１領域ａｒｅａ１と同様、各圧縮コードについての第１データが配置される領域であるが、第１データが圧縮コードのうちのＸｂビット（Ｘｂ＜Ｎであり、この例では、Ｎ／２－２、つまり６ビットとする）分と２ビットのフラグとからなる点で、第１領域ａｒｅａ１とは異なる。
　ここで、２ビットのフラグは、圧縮コードのデータ長がＸｂビットより大きいか否かを示すと共に、Ｘｂビットより大きい場合に、圧縮コードからＸｂビット分を除いた残りが、数６～数８の結果値が示す３つの位置のうちのいずれの位置に配置されているかをも示すものである。
　この例では、圧縮コードのデータ長がＸｂビット以下である場合のフラグの値を「００」に設定し、圧縮コードのデータ長がＸｂビットより大きい場合には、以下のようにフラグの値を設定するものとする。即ち、数６の演算が用いられた場合には「１０」に、数７の演算が用いられた場合には「１１」に、数８が用いられた場合には「０１」にそれぞれ設定するものとする。
　第２領域ａｒｅａ１２は、実施の形態１に係る第１領域ａｒｅａ２と同様、各圧縮コードのうちデータ長がＸｂビットより大きい特定圧縮コードの第２データが配置される領域である。なお、実施の形態１では、各圧縮コードのうちデータ長がＸａビットより大きい圧縮コードを特定圧縮コードと呼んでいたが、実施の形態２では、データ長がＸｂビットより大きい圧縮コードを特定圧縮コードと呼ぶ。
　図９（ａ）の例では、圧縮コードＡ２０、Ｃ２０、Ｄ２０のデータ長はＮ／２－２より大きく、圧縮コードＢ２０のデータ長はＮ／２－２以下である。
　従って、図９（ｂ）の例では、圧縮コードＡ２０、Ｃ２０及びＤ２０がそれぞれ、ＲＯＭ１０の第１領域ａｒｅａ１１内と、第２領域ａｒｅａ１２内とに分割して配置されている。なお、数６～８を用いた第２データの配置決定方法については、以下の＜３．動作＞の＜３－１．配置決定処理＞及び＜３－２．配置決定処理の具体例＞において詳しく説明する。
　＜３．動作＞
　次に、配置決定装置１２０及びアクセス装置２２０の動作について説明する。
　　＜３－１．配置決定処理＞
　まずは、配置決定装置１２０の配置決定処理について説明する。
　図１０は、配置決定装置１２０の配置決定処理を示すフローチャートである。
　同図に示すように、配置決定装置１２０の配置決定処理は、図４に示す実施の形態１に係る配置決定装置１００の配置決定処理のうちのステップＳ６～Ｓ８の処理に代えて、ステップＳ３１～Ｓ３３の処理を含む点で、配置決定装置１００の配置決定処理とは異なる。従って、以下では、ステップＳ３１～Ｓ３３の処理を中心に説明する。
　ステップＳ１～Ｓ５の処理を完了すると、制御部１３０は、ステップＳ４で圧縮部１０２から受領したデータ長情報が示すデータ長がＸｂビット（この例では、Ｎ／２－２ビット）より大きいか否かを判定する（ステップＳ３１）。
　図４に示すステップＳ６では、Ｘａビット（Ｎ／２－１ビット）との比較を行っていたが、実施の形態２に係る第１データに含まれるフラグは２ビットであるため、ステップＳ３１では、Ｘｂビット（Ｎ／２－２ビット）より大きいかを判定している。
　圧縮部１０２から受領したデータ長情報が示すデータ長がＸｂビット以下である場合に（ステップＳ３１：ＮＯ）、制御部１３０は、２ビットのフラグとステップＳ４で受領した圧縮コードとを、ステップＳ５の第１演算の結果値ａｄｄｒ＿ａ１が示す記憶装置２０の圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む（ステップＳ３３）。このときのフラグは、圧縮コードのデータ長がＸｂビット以下であることを示すように「００」に設定される。
　一方、圧縮部１０２から受領したデータ長情報が示すデータ長がＸｂビットより大きい場合に（ステップＳ３１：ＹＥＳ）、制御部１３０の第２決定部１３１は、アドレス値ＡＤＤＲ＿ａに第２演算を施す（ステップＳ３２）。
　即ち、ｊの値が共通する「４×ｊ」、「４×ｊ＋１」、「４×ｊ＋２」及び「４×ｊ＋３」となる連続する４つのアドレス値ＡＤＤＲ＿ａ（但し、ｊ＝０，１，・・・，Ｍ／４－１）を１組として、数６～８に示す各演算のうち、同じ組に含まれる他のアドレス値について選択されてない演算を行う。ここでは、一例として、数６、数７、数８の順で選択するものとする。詳細は、＜３－２．配置決定処理の具体例＞にて説明する。
　続いて、制御部１３０は、２ビットのフラグとステップＳ４で受領した圧縮コードのＸｂビット分を、ステップＳ５の第１演算の結果値ａｄｄｒ＿ａ１が示す記憶装置２０の圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む。このときのフラグは、ステップＳ３２で用いられた演算が、数６～数８のいずれであるかに応じて設定される。つまり、数６の演算が用いられた場合には「１０」に、数７の演算が用いられた場合には「１１」に、数８が用いられた場合には「０１」に設定される。
　また、制御部１３０は、ステップＳ４で受領した圧縮コードからＸｂビット分を除いた残りを、ステップＳ３２の第２演算の結果値ａｄｄｒ＿ａ２が示す圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込み（ステップＳ３３）、ステップＳ９の処理に進む。
　　＜３－２．配置決定処理の具体例＞
　上述した配置決定装置１２０の配置決定処理について、図９に示す例を用いて、図１０に示すステップＳ３１～Ｓ３３の処理内容を具体的に説明する。
　　（１）非圧縮コードＡ２についての処理
　この例では、非圧縮コードＡ２を圧縮した圧縮コードＡ２０のデータ長はＸｂビットより大きく（ステップＳ３１：ＹＥＳ）、非圧縮コードＡ２のアドレス値ＡＤＤＲ＿ａは「４×ｊ」（但しｊ＝０）である。従って、制御部１３０の第２決定部１３１は、数６に示す演算を第２演算として実行する（ステップＳ３２）。この第２演算の結果値ａｄｄｒ＿ａ２は、「Ｍ／２」になる。
　続いて、制御部１３０は、図９（ｂ）に示すように、２ビットフラグ（１０）とステップＳ４で受領した圧縮コード（Ａ２０）のＸｂビット分（Ａ２１）を、ステップＳ５の第１演算の結果値ａｄｄｒ＿ａ１（０）が示す記憶装置２０の圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む。また、制御部１３０は、図９（ｂ）に示すように、ステップＳ４で受領した圧縮コード（Ａ２０）からＸｂビット分を除いた残り（Ａ２２）を、ステップＳ３２の第２演算の結果値ａｄｄｒ＿ａ２（Ｍ／２）が示す圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む（ステップＳ３３）。
　　（２）非圧縮コードＢ２についての処理
　この例では、非圧縮コードＢ２を圧縮した圧縮コードＢ２０のデータ長はＸｂビット以下である（ステップＳ３１：ＮＯ）。従って、制御部１３０は、図９（ｂ）に示すように、２ビットのフラグ（００）とステップＳ４で受領した圧縮コードとを、ステップＳ５の第１演算の結果値ａｄｄｒ＿ａ１（１／２）が示す記憶装置２０の圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む（ステップＳ３３）。
　　（３）非圧縮コードＣ２についての処理
　非圧縮コードＣ２を圧縮した圧縮コードＣ２０についても、上記圧縮コードＡ２０と同様に処理されるため（ステップＳ２～Ｓ５、Ｓ３１～Ｓ３３、Ｓ９）、詳細な説明は省略するが、ステップＳ５の第１演算の結果値ａｄｄｒ＿ａ１は、「１」になる。
　また、ステップＳ３２では、数７に示す演算が実行され、第２演算の結果値ａｄｄｒ＿ａ２は、「Ｍ／２＋１／２」になる。ここで、数７に示す演算が実行されるのは、既に同じ組に属する圧縮コードＡ２０で数６に示す演算が用いられているためである。
　続いて、制御部１３０は、図９（ｂ）に示すように、２ビットフラグ（１１）とステップＳ４で受領した圧縮コード（Ｃ２０）のＸｂビット分（Ｃ２１）を、ステップＳ５の第１演算の結果値ａｄｄｒ＿ａ１（１）が示す記憶装置２０の圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む。また、制御部１３０は、図９（ｂ）に示すように、ステップＳ４で受領した圧縮コード（Ｃ２０）からＸｂビット分を除いた残り（Ｃ２２）を、ステップＳ３２の第２演算の結果値ａｄｄｒ＿ａ２（Ｍ／２＋１／２）が示す圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む（ステップＳ３３）。
　　（４）非圧縮コードＤ２についての処理
　非圧縮コードＤ２を圧縮した圧縮コードＤ２０についても、上記圧縮コードＡ２０と同様に処理され、特に、ステップＳ５の第１演算の結果値ａｄｄｒ＿ａ１は、「３／２」になる。
　また、ステップＳ３２では、数８に示す演算が実行され、第２演算の結果値ａｄｄｒ＿ａ２は、「３×Ｍ／４」になる。
　続いて、制御部１３０は、図９（ｂ）に示すように、２ビットフラグ（０１）とステップＳ４で受領した圧縮コード（Ｄ２０）のＸｂビット分（Ｄ２１）を、ステップＳ５の第１演算の結果値ａｄｄｒ＿ａ１（３／２）が示す記憶装置２０の圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む。また、制御部１３０は、図９（ｂ）に示すように、ステップＳ４で受領した圧縮コード（Ｄ２０）からＸｂビット分を除いた残り（Ｄ２２）を、ステップＳ３２の第２演算の結果値ａｄｄｒ＿ａ２（３×Ｍ／４）が示す圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む（ステップＳ３３）。
　　＜３－３．アクセス処理＞
　次に、アクセス装置２２０のアクセス処理について説明する。
　図１１は、アクセス装置２２０のアクセス処理を示すフローチャートである。
　同図に示すように、アクセス装置２２０のアクセス処理は、図５に示す実施の形態１に係るアクセス装置２００のアクセス処理のうち、ステップＳ１４、Ｓ１５及びＳ１７に代えて、ステップＳ４１～Ｓ４３の処理を含む点で、このアクセス装置２００のアクセス処理と異なる。従って、以下では、ステップＳ４１～Ｓ４３の処理について説明する。
　ステップＳ１１～Ｓ１３の処理を完了すると、制御部２３０は、ステップＳ１３で読み出した第１データの２ビットのフラグの値に基づいて、圧縮コードのデータ長がＸｂビットより大きいか否かを判定する（ステップＳ４１）。
　フラグの値が「００」である場合に、制御部２３０は、圧縮コードのデータ長がＸｂビット以下であると判定し（ステップＳ４１：ＮＯ）、制御部２３０の出力部２１３は、読み出した第１データに含まれている圧縮コードを伸長部２０３に出力する（ステップＳ４３）。ステップＳ４３の処理を完了すると、アクセス装置２２０は、ステップＳ１８の処理に進む。
　一方、フラグの値が「００」以外である場合に、制御部２３０は、圧縮コードのデータ長がＸｂビットより大きいと判定し（ステップＳ４１：ＹＥＳ）、制御部２３０の第２特定部２３１は、アドレス値ＡＤＤＲ＿ｂに第２演算を施す（ステップＳ４２）。即ち、第２特定部２３１は、第２演算として、アドレス値ＡＤＤＲ＿ｂを数５に示すように表した場合において、数６～数８に示す演算のうち、フラグの値に応じた演算を行う。
　つまり、フラグの値が「１０」である場合には数６の演算を、「１１」である場合には数７の演算を、「０１」である場合には数８の演算を行う。
　制御部２３０は、読出部２０２を介して、ＲＯＭ１０の第２領域ａｒｅａ１２内の第２演算の結果値ａｄｄｒ＿ｂ２が示す位置から第２データを読み出す（ステップＳ１６）。制御部２３０の出力部２１３は、読み出した第１データに含まれている圧縮コードのうちのＸｂビット分と第２データとからなる圧縮コードを伸長部２０３に出力する（ステップＳ４３）。ステップＳ４３の処理を完了すると、アクセス装置２２０は、ステップＳ１８の処理に進む。
　　＜３－４．アクセス処理の具体例＞
　上述したアクセス装置２２０のアクセス処理について、図９に示す例を用いて、図１１に示すＳ４１～Ｓ４３の処理内容を具体的に説明する。
　以下では、プロセッサ４０から、所望する非圧縮コードＤ２のアドレス値ＡＤＤＲ＿ｂ「３」を受領した場合を例にアクセス装置２２０のアクセス処理を説明する。
　この例では、ステップＳ１３で読み出した第１データのフラグは「０１」であるため、制御部２３０は、圧縮コードのデータ長がＸｂビットより大きいと判定する（ステップＳ４１：ＹＥＳ）。
　制御部２３０の第２特定部２３１は、第２演算として、アドレス値ＡＤＤＲ＿ｂを数５に示すように表した場合において、数６～数８に示す演算のうち、フラグの値に応じた演算を行う（ステップＳ４２）。この例では、非圧縮コードＤ２のアドレス値ＡＤＤＲ＿ｂは「４×ｊ＋３」（但しｊ＝０）であり、フラグは「０１」であるため、数８に示す演算を行い、この第２演算の結果値ａｄｄｒ＿ｂ２は、「３×Ｍ／４」になる。
　制御部２３０は、読出部２０２を介して、ＲＯＭ１０の第２領域ａｒｅａ１２内の第２演算の結果値ａｄｄｒ＿ｂ２（３×Ｍ／４）が示す位置から第２データ（Ｄ２１）を読み出す（ステップＳ１６）。制御部２３０の出力部２１３は、読み出した第１データからフラグを除いたデータ（Ｄ２１）及び第２データ（Ｄ２２）からなる圧縮コードを伸長部２０３に出力する（ステップＳ４３）。
　＜４．考察＞
　実施の形態２に係る配置決定装置１２０によれば、実施の形態１に係る配置決定装置１００の場合よりも特定圧縮コードについての条件を緩和しつつも、各圧縮コードを配置するＲＯＭ１０上の領域ａｒｅａ１０の容量を削減できる。
　アドレス値ＡＤＤＲ＿ａが「４×ｊ」、「４×ｊ＋１」、「４×ｊ＋２」及び「４×ｊ＋３」（但し、ｊ＝０，１，・・・，Ｍ／４－１）である４つの非圧縮コードを圧縮した各圧縮コードが共に特定圧縮コードでないことを条件に、各圧縮コードのＲＯＭ１０上の格納領域ａｒｅａ１０（図９（ｂ）参照）の容量は、以下のようになる。
　即ち、格納領域ａｒｅａ１０の容量は、第１領域ａｒｅａ１１の容量（Ｍ×Ｎ／２ビット）＋第２領域ａｒｅａ１２の容量（Ｍ×Ｎ／４ビット＋Ｍ×Ｎ／８ビット）＝７×Ｍ×Ｎ／８ビットとなる。
　上述のように、実施の形態１に係る配置決定装置１００では、アドレス値ＡＤＤＲ＿ａが連続する２つの非圧縮コードに係る圧縮コードが共に特定圧縮コードでないことを条件に２５％の容量削減が可能であった。
　一方、実施の形態２に係る配置決定装置１２０によれば、アドレス値ＡＤＤＲ＿ａが連続する４つの非圧縮コードに係る圧縮コードが共に特定圧縮コードでないことを条件に、１２．５％の容量削減が可能である。
　≪変形例２≫
　以下では、実施の形態２に係るアクセス装置２２０の制御部２３０を比較的簡単な構成の回路で実現するように変形した例を説明する。
　図１２は、変形例２に係るアクセス装置の制御回路２３０ａの回路構成を示す図である。
　同図に示すように、変形例２に係るアクセス装置の制御回路２３０ａは、セレクタ２３２ａ～２３２ｆと、Ｄフリップフロップ２３４ａ～２３４ｃとを含んで構成される回路である。
　プロセッサ４０からアドレス値ＡＤＤＲが入力されてから１あるいは２ｃｙｃｌｅ後において、ＮＤＡＴＡ＿ＥＮＡＢＬＥ［１：０］が「００」である場合に、この制御回路２３０ａから出力されているＤＡＴＡを、伸長部２０３は、有効な圧縮コードとして取得し伸長することになる。
　なお、セレクタ２３２ａ及び２３２ｂは、「００」側と、「１１」側と、「０１」又は「１０」側との３つの入力のうち、ＮＤＡＴＡ＿ＥＮＡＢＬＥ［１：０］と同値となる側の入力を選択するものである。
　入力部２０１を介してプロセッサ４０からアドレス値ＡＤＤＲが入力される時点において、セレクタ２３２ａ～２３２ｆは、「００」側の入力を選択しているものとする。
　以下では、プロセッサ４０から、図９（ａ）に示す非圧縮コードＤ２のアドレス値（３）が入力された場合を例に、制御回路２３０ａの動作を具体的に説明する。
　（１）第１データの読み出し
　入力部２０１を介してプロセッサ４０から、アドレス値ＡＤＤＲ［１５：０］＝‘０・・・０１１’ｂ＝３が入力された時、セレクタ２３２ａでは、「００」側の入力が選択されているので、１６ビットのアドレス値｛０，ＡＤＤＲ［１５：１］｝＝‘０・・・００１’ｂ＝１がセレクタ２３２ａからａｄｄｒ［１５：０］として出力される。
　このａｄｄｒ［１５：０］に対して、ＲＯＭ１０では、図９（ｂ）のａｄｄｒ「１」に配置されている１６ビットデータが、ｄａｔａ［１５：８］及びｄａｔａ［７：０］として出力される。
　また、セレクタ２３２ｂでは、「００」側の入力が選択されているので、ＡＤＤＲ［０］＝１が、セレクタ２３２ｂからｂｙｔｅ＿ｓｅｌｅｃｔとして出力される。
　従って、セレクタ２３２ｅからは、ｄａｔａ［１５：８］（フラグ「０１」及びＤ２１）がｄａｔａ＿ｓｅｌ［７：０］として出力され、セレクタ２３２ｆでは、「００」側の入力が選択されているので、ｄａｔａ＿ｓｅｌ［１：０］（０１）がセレクタ２３２ｆから出力され、Ｄフリップフロップ２３４ａに入力される。
　また、セレクタ２３２ｃでは、「００」側の入力が選択されているので、ｄａｔａ＿ｓｅｌ［７：２］（Ｄ２１）がセレクタ２３２ｃから出力され、Ｄフリップフロップ２３４ｂに入力される。また、セレクタ２３２ｄでは、「００」側の入力が選択されているので、ａｌｌ　０（１０ビットが全て０）がセレクタ２３２ｄから出力され、Ｄフリップフロップ２３４ｃに入力される。
　Ｄフリップフロップ２３４ａ～２３４ｃにクロックの入力があると、Ｄフリップフロップ２３４ａからは「０１」がＮＤＡＴＡ＿ＥＮＡＢＬＥ［１：０］として出力され、Ｄフリップフロップ２３４ｂからはｄａｔａ［７：２］（Ｄ２１）がＤＡＴＡ［５：０］として出力される。また、Ｄフリップフロップ２３４ｃからはａｌｌ　０（１０ビットが全て０）がＤＡＴＡ［１５：６］として出力される。
　なお、この例においては、このタイミング（プロセッサ４０からアドレス値ＡＤＤＲが入力されてから１ｃｙｃｌｅ後）では、ＮＤＡＴＡ＿ＥＮＡＢＬＥ［１：０］が「０１」であるため、伸長部２０３によるＤＡＴＡの伸長はまだ行われない。
　（２）第２データの読み出し
　上述の通り、ＮＤＡＴＡ＿ＥＮＡＢＬＥ［１：０］が「０１」となったため、セレクタ２３２ａ及び２３２ｂは、「０１」側の入力が選択され、セレクタ２３２ｃ、２３２ｄ及び２３２ｆでは、「（ｎｏｔ）００」側の入力が選択されることになる。
　１６ビットのアドレス値｛１１０，ＡＤＤＲ［１５：３］｝＝‘１１０・・・０’ｂ＝２15＋２14がセレクタ２３２ａからａｄｄｒ［１５：０］として出力され、ＲＯＭ１０は、図９（ｂ）のａｄｄｒ「３×Ｍ／４」に配置されている１６ビットデータがｄａｔａ［１５：８］及びｄａｔａ［７：０］として出力される。
　また、セレクタ２３２ｂからは、ＡＤＤＲ［２］＝「０」がｂｙｔｅ＿ｓｅｌｅｃｔとして出力されるので、セレクタ２３２ｅからは、ｄａｔａ［７：０］（Ｄ２２を含む）がｄａｔａ＿ｓｅｌ［７：０］として出力される。
　ＮＤＡＴＡ＿ＥＮＡＢＬＥ［１：０］は「０１」であるため、セレクタ２３２ｆからはａｌｌ　０（「００」）が出力され、Ｄフリップフロップ２３４ａに入力される。また、セレクタ２３２ｃからは、ＤＡＴＡ［５：０］（Ｄ２１）が出力され、Ｄフリップフロップ２３４ｂに入力される。また、セレクタ２３２ｄからは、｛００，ｄａｔａ＿ｓｅｌ［７：０］｝が出力され、Ｄフリップフロップ２３４ｃに入力される。
　Ｄフリップフロップ２３４ａ～２３４ｃにクロックの入力があると、Ｄフリップフロップ２３４ａからは「００」がＮＤＡＴＡ＿ＥＮＡＢＬＥ［１：０］として出力され、Ｄフリップフロップ２３４ｂからはＤ２１がＤＡＴＡ［５：０］として出力される。また、Ｄフリップフロップ２３４ｃからは圧縮コードＤ２０からＤ２１を除いた残りのデータであるＤ２２を含むデータがＤＡＴＡ［１５：６］として出力される。
　なお、この例においては、このタイミング（プロセッサ４０からアドレス値ＡＤＤＲが入力されてから２ｃｙｃｌｅ後）で、ＮＤＡＴＡ＿ＥＮＡＢＬＥ［１：０］が「００」である。従って、この制御回路２１０ａから出力されたＤＡＴＡ（ＤＡＴＡ［５：０］及びＤＡＴＡ［１５：６］）が伸長部２０３により取得されて、伸長が行われることになる。
　≪実施の形態３≫
　以下では、実施の形態１で説明した第１演算及び第２演算の内容を変更した例を、実施の形態１との相違点を中心に説明する。
　＜１．機能構成＞
　図１３は、実施の形態３に係る配置決定装置１４０の主要部の機能構成を示すブロック図であり、図１４は、実施の形態３に係るアクセス装置２４０の主要部の機能構成を示すブロック図である。
　図１３に示すように、配置決定装置１４０は、実施の形態１に係る配置決定装置１００の制御部１１０に代えて、制御部１５０を備える。この制御部１５０は、実施の形態１に係る制御部１１０の第１決定部１１１及び第２決定部１１２に代えて、第１決定部１５１及び第２決定部１５２を含む点で、配置決定装置１００とは異なる。
　また、図１４に示すように、アクセス装置２４０は、実施の形態１に係るアクセス装置２００の制御部２１０に代えて、制御部２５０を備える。この制御部２５０は、実施の形態１に係る制御部２１０の第１特定部２１１及び第２特定部２１２に代えて、第１特定部２５１及び第２特定部２５２を含む点で、アクセス装置２００とは異なる。
　具体的には、配置決定装置１４０の第１決定部１５１及びアクセス装置２４０の第１特定部２５１は、アドレス値ＡＤＤＲ＿ａ及びアドレス値ＡＤＤＲ＿ｂを数５に示すように表した場合において、数９で示すｋの値に応じた演算を第１演算として行う点で、第１決定部１１１及び第１特定部２１１とは異なる。
　　［数９］
　ｋ＝０：ａｄｄｒ＿ａ１＝ａｄｄｒ＿ｂ１＝３×ｊ
　ｋ＝１：ａｄｄｒ＿ａ１＝ａｄｄｒ＿ｂ１＝３×ｊ＋１／２
　ｋ＝２：ａｄｄｒ＿ａ１＝ａｄｄｒ＿ｂ１＝３×ｊ＋２
　ｋ＝３：ａｄｄｒ＿ａ１＝ａｄｄｒ＿ｂ１＝３×ｊ＋２＋１／２
　　但し、ｊ＝０，１，・・・，Ｍ／４－１
　また、配置決定装置１４０の第２決定部１５２及びアクセス装置２４０の第２特定部２５２は、アドレス値ＡＤＤＲ＿ａ及びアドレス値ＡＤＤＲ＿ｂを数５に示すように表した場合において、数１０で示すｋの値に応じた演算を第２演算として行う点で、第２決定部１１２及び第２特定部２１２と異なる。
　　［数１０］
　ｋ＝０，１：ａｄｄｒ＿ａ２＝ａｄｄｒ＿ｂ２＝３×ｊ＋１
　ｋ＝２，３：ａｄｄｒ＿ａ２＝ａｄｄｒ＿ｂ２＝３×ｊ＋１＋１／２
　　但し、ｊ＝０，１，・・・，Ｍ／４－１
　＜２．データ＞
　図１５（ａ）は、Ｍ個のＮビットの非圧縮コードそれぞれを圧縮した結果例を示す図である。
　同図では、ＡＤＤＲが「０」～「７」である非圧縮コードＡ３～Ｈ３を圧縮した結果、圧縮コードＡ３０～Ｈ３０が得られ、圧縮コードＣ３０及びＥ３０のデータ長が、Ｎ／２－１ビットより大きいことを示している。
　また、図１５（ｂ）は、各圧縮コード（Ａ３０～Ｈ３０）のＲＯＭ１０への配置例を示す図である。
　各圧縮コードが配置されるＲＯＭ１０内の領域ａｒｅａ２０は、ｊの値が共通する「４×ｊ」、「４×ｊ＋１」、「４×ｊ＋２」及び「４×ｊ＋３」となる連続する４つのアドレス値ＡＤＤＲ（但し、ｊ＝０，１，・・・，Ｍ／４－１）を１組として、組毎に第１領域と第２領域とを有する。
　例えば、「０」～「３」となる連続する４つのアドレス値ＡＤＤＲからなる組の第１領域はａｒｅａ２１ａであり、第２領域はａｒｅａ２２ａである。また、例えば、「４」～「７」となる連続する４つのアドレス値ＡＤＤＲからなる組の第１領域はａｒｅａ２１ｂであり、第２領域はａｒｅａ２２ｂである。
　なお、各第１領域（ａｒｅａ２１ａ、２１ｂ）は、実施の形態１に係る第１領域ａｒｅａ１と同様に、その組に対応する各圧縮コードの第１データを格納する領域である。また、各第２領域（ａｒｅａ２２ａ、２２ｂ）は、実施の形態１に係る第２領域ａｒｅａ２と同様に、その組に対応する各圧縮コードのうちデータ長がＸａビットより大きい特定圧縮コードの第２データが配置される領域である。
　図１５（ａ）の例では、圧縮コードＣ３０及びＥ３０のデータ長はＮ／２－１より大きい。従って、図１５（ｂ）の例では、圧縮コードＣ３０が、ＲＯＭ１０の第１領域ａｒｅａ２１ａ内と、第２領域ａｒｅａ２２ａ内とに、圧縮コードＥ３０が、ＲＯＭ１０の第１領域ａｒｅａ２１ｂ内と、第２領域ａｒｅａ２２ｂ内とに分割して配置されている。
　なお、数９を用いた第２データの配置決定方法については、以下の＜３．動作＞の＜３－１．配置決定処理＞及び＜３－２．配置決定処理の具体例＞において詳しく説明する。
　＜３．動作＞
　次に、配置決定装置１４０及びアクセス装置２４０の動作について説明する。
　　＜３－１．配置決定処理＞
　まずは、配置決定装置１４０の配置決定処理について説明する。
　図１６は、配置決定装置１４０の配置決定処理を示すフローチャートである。
　同図に示すように、配置決定装置１４０の配置決定処理は、図４に示す実施の形態１に係る配置決定装置１００の配置決定処理のうちのステップＳ５及びＳ７の処理に代えて、ステップＳ５１及びＳ５２の処理を含む点で、配置決定装置１００の配置決定処理とは異なる。従って、以下では、ステップＳ５１及びＳ５２の処理を中心に説明する。
　ステップＳ１～Ｓ４の処理を完了すると、制御部１５０の第１決定部１５１は、アドレス値ＡＤＤＲ＿ａに第１演算を施す（ステップＳ５１）。即ち、第１決定部１５１は、アドレス値ＡＤＤＲ＿ａを数５に示すように表した場合において、数９で示すｋの値に応じた演算を行う。
　また、制御部１５０は、ステップＳ６の判定処理を行い、ステップＳ４で圧縮部１０２から受領したデータ長情報が示すデータ長がＸａビットより大きい場合に（ステップＳ６：ＹＥＳ）、制御部１５０の第２決定部１５２は、アドレス値ＡＤＤＲ＿ａに第２演算を施す（ステップＳ５２）。即ち、第２決定部１５２は、アドレス値ＡＤＤＲ＿ａを数５に示すように表した場合において、数１０で示すｋの値に応じた演算を行う。
　ステップＳ５２の処理を完了すると、制御部１５０はステップＳ８の処理に進む。
　　＜３－２．配置決定処理の具体例＞
　上述した配置決定装置１４０の配置決定処理について、図１５に示す例を用いて、図１６に示すステップＳ５１及びＳ５２の処理内容を具体的に説明する。
　　（１）非圧縮コードＡ３についての処理
　この例では、非圧縮コードＡ３のアドレス値ＡＤＤＲ＿ａは「４×ｊ＋０」（但しｊ＝０）である。従って、第１決定部１５１は、数９に示すｋ＝０の場合の演算を第１演算として実行する（ステップＳ５１）。この第１演算の結果値ａｄｄｒ＿ａ１は、「０」になる。
　また、この例では、圧縮部１０２から受領したデータ長情報が示すデータ長は、Ｘａビット以下である（ステップＳ６：ＮＯ）。従って、制御部１５０は、図１５（ｂ）に示すように、フラグ（０）とステップＳ４で受領した圧縮コード（Ａ３０）とを、ステップＳ５１の第１演算の結果値ａｄｄｒ＿ａ１（０）が示す記憶装置２０の圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む（ステップＳ８）。
　　（２）非圧縮コードＢ３についての処理
　非圧縮コードＢ３を圧縮した圧縮コードＢ３０についても、上記圧縮コードＡ３０と同様に処理されるため、詳細な説明は省略するが、ステップＳ５１の第１演算の結果値ａｄｄｒ＿ａ１は、「１／２」になる。従って、図１５（ｂ）に示すように、フラグ（０）とステップＳ４で受領した圧縮コード（Ｂ３０）とが、第１演算の結果値ａｄｄｒ＿ａ１（１／２）が示す記憶装置２０の圧縮コード用の領域２２内の位置に配置されることになる。
　　（３）非圧縮コードＣ３についての処理
　この例では、非圧縮コードＣ３のアドレス値ＡＤＤＲ＿ａは「４×ｊ＋２」（但しｊ＝０）である。従って、第１決定部１５１は、数９に示すｋ＝２の場合の演算を第１演算として実行する（ステップＳ５１）。この第１演算の結果値ａｄｄｒ＿ａ１は、「２」になる。
　また、この例では、圧縮部１０２から受領したデータ長情報が示すデータ長は、Ｘａビットより大きい（ステップＳ６：ＹＥＳ）。従って、第２決定部１５１は、数１０に示すｋ＝２の場合の演算を第２演算として実行する（ステップＳ５２）。この第２演算の結果値ａｄｄｒ＿ａ２は、「１＋１／２」になる。
　従って、制御部１５０は、図１５（ｂ）に示すように、フラグ（１）とステップＳ４で受領した圧縮コード（Ｃ３０）のうちのＸａビット分（Ｃ３１）とを、ステップＳ５１の第１演算の結果値ａｄｄｒ＿ａ１（２）が示す記憶装置２０の圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む。また、制御部１５０は、図１５（ｂ）に示すように、ステップＳ４で受領した圧縮コード（Ｃ３０）からＸａビット分（Ｃ３１）を除いたデータ（Ｃ３２）を、ステップＳ５２の第２演算の結果値ａｄｄｒ＿ａ２（１＋１／２）が示す記憶装置２０の圧縮コード用の領域２２内の位置にアクセス部１０１を介して書き込む（ステップＳ８）。
　　（４）非圧縮コードＤ３についての処理
　非圧縮コードＤ３を圧縮した圧縮コードＤ３０についても、上記圧縮コードＡ３０と同様に処理されるため、詳細な説明は省略するが、ステップＳ５１の第１演算の結果値ａｄｄｒ＿ａ１は、「２＋１／２」になる。従って、図１５（ｂ）に示すように、フラグ（０）とステップＳ４で受領した圧縮コード（Ｄ３０）とが、第１演算の結果値ａｄｄｒ＿ａ１（２＋１／２）が示す記憶装置２０の圧縮コード用の領域２２内の位置に配置されることになる。
　　＜３－３．アクセス処理＞
　次に、アクセス装置２４０のアクセス処理について説明する。
　図１７は、アクセス装置２４０のアクセス処理を示すフローチャートである。
　同図に示すように、アクセス装置２４０のアクセス処理は、図５に示す実施の形態１に係るアクセス装置２００のアクセス処理のうちのステップＳ１２及びＳ１５の処理に代えて、ステップＳ６１及びＳ６２の処理を含む点で、アクセス装置２００のアクセス処理とは異なる。従って、以下では、ステップＳ６１及びＳ６２の処理を中心に説明する。
　入力部２０１を介して、プロセッサ４０から、所望する非圧縮コードのアドレス値ＡＤＤＲ＿ｂを受け付けると（ステップＳ１１：ＹＥＳ）、アクセス装置２４０の制御部２５０の第１特定部２５１は、アドレス値ＡＤＤＲ＿ｂに第１演算を施す（ステップＳ６１）。即ち、第１特定部２５１は、アドレス値ＡＤＤＲ＿ａを数５に示すように表した場合において、数９で示すｋの値に応じた演算を行う。
　また、制御部２５０は、ステップＳ１３の第１データの読出処理及びステップＳ１４の判定処理を行い、圧縮コードのデータ長がＸａビットより大きい場合に（ステップＳ１４：ＹＥＳ）、制御部２５０の第２特定部２５２は、アドレス値ＡＤＤＲ＿ｂに第２演算を施す（ステップＳ６２）。即ち、第２特定部２５２は、アドレス値ＡＤＤＲ＿ｂを数５に示すように表した場合において、数１０で示すｋの値に応じた演算を行う。
　ステップＳ６２の処理を完了すると、制御部１５０はステップＳ１６の処理に進む。
　　＜３－４．アクセス処理の具体例＞
　上述したアクセス装置２４０のアクセス処理について、図１５に示す例を用いて、図１７に示すＳ６１及びＳ６２の処理内容を具体的に説明する。
　以下では、プロセッサ４０から、所望する非圧縮コードＣ３のアドレス値ＡＤＤＲ＿ｂ「２」を受領した場合を例にアクセス装置２４０のアクセス処理を説明する。
　入力部２０１を介して、プロセッサ４０から、所望する非圧縮コードのアドレス値ＡＤＤＲ＿ｂ「２」を受け付けると（ステップＳ１１：ＹＥＳ）、アクセス装置２４０の制御部２５０の第１特定部２５１は、アドレス値ＡＤＤＲ＿ｂに第１演算を施す（ステップＳ６１）。この例では、非圧縮コードＣ２のアドレス値ＡＤＤＲ＿ｂは「４×ｊ＋２」（但しｊ＝０）であるため、数９に示すｋ＝２の場合の演算を第１演算として実行する。この第１演算の結果値ａｄｄｒ＿ｂ１は、「２」になる。
　従って、制御部２５０は、読出部２０２を介して、第１演算の結果値ａｄｄｒ＿ｂ１（２）が示すＲＯＭ１０の第１領域ａｒｅａ２１ａ内の位置から第１データ（フラグ「１」とＣ３１）を読み出す（ステップＳ１３）。
　また、この例では、ステップＳ１３で読み出した第１データのフラグの値が「１」なので、圧縮コードのデータ長がＸａビットより大きいと判定する（ステップＳ１４：ＹＥＳ）。
　従って、制御部２５０の第２特定部２５２は、アドレス値ＡＤＤＲ＿ｂに第２演算を施す（ステップＳ６２）。この例では、数１０に示すｋ＝２の場合の演算を第２演算として実行し、この第２演算の結果値ａｄｄｒ＿ｂ２は、「１＋１／２」になる。
　従って、制御部２５０は、読出部２０２を介して、第２演算の結果値ａｄｄｒ＿ｂ２（１＋１／２）が示すＲＯＭ１０の第２領域ａｒｅａ２２ａ内の位置から第２データ（Ｃ３２を含む）を読み出す（ステップＳ１６）。
　以降、アクセス装置２４０は、実施の形態１に係るアクセス装置２００と同様にステップＳ１７～Ｓ１９の処理を行い、アクセス処理を終了する。
　＜４．考察＞
　実施の形態３に係る配置決定装置１４０によれば、実施の形態１に係る配置決定装置１００の場合と同様に、アドレス値ＡＤＤＲ＿ａが「２×ｊ」及び「２×ｊ＋１」（但し、ｊ＝０，１，・・・Ｍ／２）である２つの非圧縮コードを圧縮した各圧縮コードが共に特定圧縮コードでないことを条件に、各圧縮コードのＲＯＭ１０上の格納領域ａｒｅａ２０（図１５（ｂ）参照）の容量は、３×Ｍ×Ｎ／４ビットとなる。
　なお、実施の形態３では、図１５（ｂ）に示すように、組毎に第１領域と第２領域とを連続して配置している。従って、以下説明する変形例３のように、アクセス装置２４０にＲＯＭキャッシュを備えるようにし、制御部２５０がこのＲＯＭキャッシュから各圧縮コードを読み出すようにした場合には、一度のアクセスで特定圧縮コードを読み出すことも可能になる。
　≪変形例３≫
　以下では、実施の形態３に係るアクセス装置２４０の制御部２５０を比較的簡単な構成の回路で実現するように変形した例を説明する。
　なお、この変形例３に係るアクセス制御装置は、アクセス装置２４０の制御部２５０に代えて、制御回路２５０ａを備える他、更にＲＯＭキャッシュ１１を備える。
　このＲＯＭキャッシュ１１は、ＲＯＭ１０上の各圧縮コードのうちの少なくとも一部のコピーを格納しており、制御回路２５０ａから読出部２０２を介して送出されるアドレス値「ａｄｄｒ［１５：０］」に対し、「ａｄｄｒ＋０」と、「ａｄｄｒ＋１」と、「ａｄｄｒ＋２」に格納されているデータを出力するものである。
　即ち、この例では、制御回路２５０ａは、プロセッサ４０が所望の非圧縮コードを圧縮した圧縮コードをＲＯＭキャッシュ１１から読み出す。
　なお、以下では、説明を簡単にするため、キャッシュミスは発生しないものとする。
　図１８は、変形例３に係るアクセス装置の制御回路２５０ａの回路構成を示す図である。
　なお、同図では、入力部２０１を介してプロセッサ４０から入力されるアドレス値を、「ＡＤＤＲ」と表記し、読出部２０２を介してＲＯＭキャッシュ１１に送出されるアドレス値を「ａｄｄｒ」と表記し、ＡＤＤＲ及びａｄｄｒは１６ビットである例を示している。また、同図では、Ｎが１６ビットであり、ＲＯＭキャッシュ１１が１６ビットのａｄｄｒに対してそれぞれが１６ビットのｄａｔａ０、ｄａｔａ１、ｄａｔａ２を出力する例を示している。
　同図に示すように、変形例３に係るアクセス装置の制御回路２５０ａは、加算器２５３と、セレクタ２５４ａ～２５４ｃと、Ｄフリップフロップ２５５ａ及び２５５ｂとを含んで構成される回路である。
　プロセッサ４０からアドレス値ＡＤＤＲが入力されてから１ｃｙｃｌｅ後において、この制御回路２５０ａから出力されているＤＡＴＡを、伸長部２０３は、有効な圧縮コードとして取得し伸長することになる。
　以下では、プロセッサ４０から、図１５（ａ）に示す非圧縮コードＣ３のアドレス値（２）が入力された場合を例に、制御回路２５０ａの動作を具体的に説明する。
　入力部２０１を介してプロセッサ４０から、アドレス値ＡＤＤＲ［１５：０］＝‘０・・・０１０’ｂ＝２が入力されると、｛００，ＡＤＤＲ［１５：２］｝＝‘０・・・０’ｂ＝０と、｛０，ＡＤＤＲ［１５：２］，０｝＝‘０・・・０’ｂ＝０とが加算器２５３に入力される。そして、加算器２５３から‘０・・・０’ｂ＝０がａｄｄｒ［１５：０］として出力される。
　このａｄｄｒ［１５：０］に対して、ＲＯＭキャッシュ１１からは、図１５（ｂ）のａｄｄｒ「０」、「１」及び「２」に配置されている各１６ビットデータが、ｄａｔａ０［１５：０］、ｄａｔａ１［１５：０］及びｄａｔａ２［１５：０］として出力される。
　ＡＤＤＲ［１：０］が「１０」なので、セレクタ２５４ａでは、「１０」側の入力が選択されており、ｄａｔａ２［０］＝１がＩＮＦＯとして、セレクタ２５４ａから出力される。また、ｄａｔａ２［７：１］（Ｃ３１）がＤＡＴＡ［６：０］としてセレクタ２５４ａから出力され、Ｄフリップフロップ２５５ａに入力される。
　また、ＡＤＤＲ［１］が「１」なので、セレクタ２５４ｂでは、「１」側の入力が選択されており、ＩＮＦＯが「１」なので、セレクタ２５４ｃでは、「１」側の入力が選択されている。従って、セレクタ２５４ｃからは、データＣ３２を含む｛０，ｄａｔａ１［１５：８］｝が出力され、Ｄフリップフロップ２５５ｂに入力される。
　Ｄフリップフロップ２５５ａ及び２５５ｂにクロックの入力があると、Ｄフリップフロップ２５５ａからはＤＡＴＡ［６：０］（Ｃ３１）が出力され、Ｄフリップフロップ２５５ｂからはＤＡＴＡ［１５：７］（Ｃ３２を含む）が出力される。
　この制御回路２５０ａから出力されたＤＡＴＡ（ＤＡＴＡ［６：０］及びＤＡＴＡ［１５：７］）が伸長部２０３により取得されて、伸長が行われることになる。
　以上説明したように、図１５（ｂ）に示すように、組毎に第１領域と第２領域とを連続して配置するようにすることで、変形例３に係る制御回路２５０ａによれば、第１領域と第２領域とに分割して配置されている１つの特定圧縮コードを１ｃｙｃｌｅで読み出すことが可能になる。
　≪補足≫
　以上、本発明に係る配置決定装置、配置決定方法、データ構造、メモリ、アクセス装置及びメモリアクセス方法を、各実施の形態及び各変形例（以下、単に「実施の形態」ともいう）に基づいて説明したが、以下のように変形することも可能であり、本発明は上述した実施の形態で示した通りの配置決定装置、配置決定方法、データ構造、メモリ、アクセス装置及びメモリアクセス方法に限られないことは勿論である。
　（１）実施の形態では、本発明に係るＭ個のＮビットデータの一例として、図３（ａ）、図９（ａ）及び図１５（ａ）に示すＮビットの非圧縮コードを、本発明に係るＭ個のＮビット未満の圧縮データの一例として、図３（ａ）、図９（ａ）及び図１５（ａ）に示すＮビット未満の圧縮コードを、それぞれ用いて説明した。しかしながら、本発明に係るＭ個のＮビットデータ及びＭ個のＮビット未満の圧縮データは、これ以外のデータであってもよい。
　また、実施の形態では、Ｎが１６である場合を例に説明したが、これに限らず、Ｎがこれより大きくても小さくてもよい。
　また、フラグは、実施の形態１及び３では１ビットであり、実施の形態２では２ビットである例を用いて説明したが、これに限らず、フラグのビット長はこれらの例より大きくてもよい。
　（２）実施の形態に係る配置決定装置は、各圧縮コードについてのＲＯＭ１０上の配置を決定するものとして説明し、また、実施の形態に係るアクセス装置は、このＲＯＭ１０にアクセスするものとして説明した。しかしながら、ＲＯＭに限らず、本発明に係る配置決定装置は、ＲＯＭ以外の他のメモリへの各圧縮コードの配置を決定してもよいし、本発明に係るアクセス装置は、ＲＯＭ以外の他のメモリへアクセスするものであってもよい。
　（３）実施の形態１及び３では、第１データの最大データ長がＮ／２－１であり、実施の形態２では、第１データの最大データ長がＮ／２－２であるものとして説明した。しかしながら、実施の形態で説明した第１データの最大データ長は一例であり、これ以外であってもよい。
　即ち、第１データの最大データ長は、実施の形態に係るＲＯＭ１０上のアドレスａｄｄｒの１アドレス分の領域（実施の形態ではＮビット）をいくつの圧縮コードで共有するかを決定することによって決まることになる。
　例えば、ｉ個の圧縮コードで共有すると決定した場合には、実施の形態１及び３の第１データの最大データ長は、Ｎ／ｉ－１とすることができ、実施の形態２の第１データの最大データ長は、Ｎ／ｉ―２とすることができる。
　実施の形態では、ＲＯＭ１０上のアドレスａｄｄｒの１アドレス分の領域（実施の形態ではＮビット）を、２個の特定圧縮データで共有するものとして、第２データの最大データ長がＮ／２である例を説明した。
　しかしながら、実施の形態で説明した第２データの最大データ長は一例であり、これ以外であってもよい。例えば、ＲＯＭ１０上のアドレスａｄｄｒの１アドレス分の領域を４個の特定圧縮データで共有する場合には、第２データの最大データ長をＮ／４とすることができ、１個の特定圧縮データで共有する場合には、第２データの最大データ長をＮとすることができる。即ち、第１データが配置される第１領域におけるＲＯＭ１０上のアドレスａｄｄｒの１アドレス分の領域を共有する圧縮データの数と、第２データが配置される第２領域におけるＲＯＭ１０上のアドレスａｄｄｒの１アドレス分の領域を共有する特定圧縮データの数とは、同一の場合に限らず、異なってもよい。
　また、第２データの先頭アドレスが、実施の形態１ではＭ／２（数２及び数４参照）、実施の形態２では、Ｍ／２及び３×Ｍ／４（数６～数８参照）であるものとして説明した。しかしながら、これらは一例であり、この先頭アドレスは適宜変更することができる。
　また、実施の形態３では、同じ組内の４つのアドレス値に係る各圧縮コードの第１データが配置される領域（例えば図１５（ｂ）のａｒｅａ２１ａ）の間に、第２データが配置される領域（例えば図１５（ｂ）のａｒｅａ２２ａ）が設定されるものとして説明した。しかしながら、この配置は一例であり、組毎に、第１データが配置される領域の近傍に第２データが配置される領域が設けられれば足りる。
　例えば、第１データが配置される領域を連続して設定し、その領域に続けて第２データが配置される領域を設定してもよいし、第２データが配置される領域に続けて、第１データが配置される領域を設定してもよい。
　また、実施の形態３では、１組に連続する４つのアドレス値が属するものとして説明したが、１組に属するアドレス値の数はこれに限らない。また、１組に属するアドレス値は、必ずしも連続しなくてもよい。
　（４）実施の形態に係る配置決定装置は圧縮部１０２を含み、また、実施の形態に係るアクセス装置は伸長部２０３を含むものとして説明した。
　しかしながら、圧縮部１０２は配置決定装置の必須の構成ではなく、他の装置で実現してもよい。その場合、例えば記憶装置２０に他の装置で生成された各圧縮コードとそのデータ長を示す各データ長情報とを対応付けて格納するように変形する必要がある。そして、この変形に係る配置決定装置は、記憶装置２０から読み出した各圧縮コードを圧縮コード用のメモリ領域２２に決定した配置で格納することになる。
　また、伸長部２０３はアクセス装置の必須の構成ではなく、他の装置で実現してもよい。
　（５）変形例３に係るＲＯＭキャッシュ１１は、ＲＯＭ１０上の各圧縮コードのうちの少なくとも一部のコピーを格納しており、制御回路２５０ａから読出部２０２を介して送出されるアドレス値「ａｄｄｒ」に対し、「ａｄｄｒ＋０」と、「ａｄｄｒ＋１」と、「ａｄｄｒ＋２」に格納されているデータを出力するものとして説明した。
　しかしながら、ＲＯＭキャッシュ１１を用いないようにしてもよい。即ち、変形例１及び２と同様にＲＯＭ１０から直接圧縮コードを読み出すようにしてもよい。但し、この場合、１つの特定圧縮コード全体の読出に、プロセッサ４０からアドレス値ＡＤＤＲが入力されてから２ｃｙｃｌｅ必要になる。
　また、各変形例では、説明の簡略化のために、厳密な入出力仕様については言及しなかったが、圧縮コードの読み書きのためのタイミングを調整するようにしたり、要求信号や応答信号等を追加したりしても勿論よい。
　（６）実施の形態では、各特定圧縮データを、その特定圧縮データのうちのＸビット（実施の形態１及び３では、Ｘａビット、実施の形態２では、Ｘｂビット）分を第１データに含め、その特定圧縮データからＸビットを除いた部分の全体を第２データとして、２つに分割して配置するものとして説明した。
　しかしながら、実施の形態で説明した各特定圧縮データの分割数は一例であり、３つ以上に分割するようにしてもよい。
　例えば、３つに分割する場合、特定圧縮データのうち、第１データに含まれるＸｃビット（Ｘｃ＜Ｎ）分と、第２データに含まれるＹビット（Ｙ＜Ｎ）分とを除いた部分の全体である第３データを、その特定圧縮データの基となった非圧縮コードの非圧縮ブロック中のアドレス値ＡＤＤＲ＿ａに第３演算を施した結果値が示すＲＯＭ１０等のメモリ位置に配置すればよい。
　なお、第３演算は、第１演算及び第２演算とは異なる演算である。また、特定圧縮データのデータ長によっては、第３データは存在しない場合もあるため、第３データの有無を識別するために、第２データには、その特定圧縮データのデータ長がＸｃ＋Ｙビットより大きいことを示すフラグ（例えば１ビット）を含める必要がある。
　（７）実施の形態において説明した各構成要素のうち、全部又は一部を１チップ又は複数チップの集積回路で実現してもよいし、コンピュータのプログラムで実現してもよいし、その他どのような形態で実現してもよい。
　また、実施の形態１～３において説明した各構成要素は、配置決定装置及びアクセス装置それぞれが有するプロセッサと協働することにより、その機能を実現する。
　（８）実施の形態１～３において説明した配置決定装置の配置決定処理（図４、１０、１６参照）及びアクセス装置のアクセス処理（図５、１１、１７参照）をプロセッサに実行させるためのプログラムを、記録媒体に記録し又は各種通信路等を介して、流通させ頒布することもできる。このような記録媒体には、ＩＣカード、ハードディスク、光ディスク、フレキシブルディスク、ＲＯＭ、フラッシュメモリ等がある。流通、頒布されたプログラムは、機器におけるプロセッサで読み取り可能なメモリ等に格納されることにより利用に供され、そのプロセッサがそのプログラムを実行することにより実施の形態１～３で示した配置決定装置及びアクセス装置の各機能が実現される。
　（９）実施の形態に係る配置決定装置及びアクセス装置に、上記（１）～（８）の一部又は全部の変形を組み合わせて適用してもよい。
　（１０）以下、更に本発明の一実施形態及びその変形例と各効果について説明する。
　（ａ）本発明の一実施形態に係る配置決定装置は、データブロックを構成するＭ個のＮビットデータそれぞれを基に圧縮したＭ個のＮビット未満の圧縮データについてのメモリ配置を決定する配置決定装置であって、Ｍ個の圧縮データのうち、データ長がＸビット（Ｘ＜Ｎ）以下である一般圧縮データそれぞれについては、当該一般圧縮データ全体と、少なくとも当該一般圧縮データのデータ長がＸビット以下であることを示すフラグとからなるＬビット（Ｘ＜Ｌ＜Ｎ）以下の第１データを、当該一般圧縮データの基となったＮビットデータの前記データブロック内アドレス値に第１演算を施した結果値が示すメモリ位置に配置するよう決定し、Ｍ個の圧縮データのうち、データ長がＸビットより大きい特定圧縮データそれぞれについては、当該特定圧縮データのうちのＸビット分と、少なくとも当該特定圧縮データのデータ長がＸビットより大きいことを示すフラグとからなるＬビットの第１データを、当該特定圧縮データの基となったＮビットデータの前記データブロック内アドレス値に第１演算を施した結果値が示すメモリ位置に配置するよう決定する第１決定手段と、前記特定圧縮データそれぞれについて、当該特定圧縮データから前記第１データに含まれるＸビットを除いた部分の一部又は全体を含む第２データを、当該特定圧縮データの基となったＮビットデータの前記データブロック内アドレス値に前記第１演算とは異なる第２演算を施した結果値が示すメモリ位置に配置するよう決定する第２決定手段とを備え、前記第２演算は、Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、Ｋ個（Ｋ≦Ｍ）を１組とした各組について、同じ組内のいずれのアドレス値に当該第２演算を施しても同一の結果値が生じ、かつ他のいずれの組内の各アドレス値に当該第２演算を施して生じた結果値とも異なる結果値が生じる演算であることを特徴とする。
　また、前記第１演算は、各結果値それぞれが、メモリ中の第１領域内の異なる位置を示すものであり、前記第２演算は、各結果値それぞれが、前記メモリ中の前記第１領域と連続する第２領域内の位置を示すものであることとしてもよい。
　また、本発明の一実施形態に係る配置決定方法は、データブロックを構成するＭ個のＮビットデータそれぞれを基に圧縮したＭ個のＮビット未満の圧縮データについてのメモリ配置を決定する配置決定装置における配置決定方法であって、Ｍ個の圧縮データのうち、データ長がＸビット（Ｘ＜Ｎ）以下である一般圧縮データそれぞれについては、当該一般圧縮データ全体と、少なくとも当該一般圧縮データのデータ長がＸビット以下であることを示すフラグとからなるＬビット（Ｘ＜Ｌ＜Ｎ）以下の第１データを、当該一般圧縮データの基となったＮビットデータの前記データブロック内アドレス値に第１演算を施した結果値が示すメモリ位置に配置するよう決定し、Ｍ個の圧縮データのうち、データ長がＸビットより大きい特定圧縮データそれぞれについては、当該特定圧縮データのうちのＸビット分と、少なくとも当該特定圧縮データのデータ長がＸビットより大きいことを示すフラグとからなるＬビットの第１データを、当該特定圧縮データの基となったＮビットデータの前記データブロック内アドレス値に第１演算を施した結果値が示すメモリ位置に配置するよう決定する第１決定ステップと、前記特定圧縮データそれぞれについて、当該特定圧縮データから前記第１データに含まれるＸビットを除いた部分の一部又は全体を含む第２データを、当該特定圧縮データの基となったＮビットデータの前記データブロック内アドレス値に前記第１演算とは異なる第２演算を施した結果値が示すメモリ位置に配置するよう決定する第２決定ステップとを含み、前記第２演算は、Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、Ｋ個（Ｋ≦Ｍ）を１組とした各組について、同じ組内のいずれのアドレス値に当該第２演算を施しても同一の結果値が生じ、かつ他のいずれの組内の各アドレス値に当該第２演算を施して生じた結果値とも異なる結果値が生じる演算であることを特徴とする。
　この配置決定装置及び配置決定方法によれば、第２データが、第１データに含まれるＸビットを除いた部分の全体であるとした場合において、各圧縮データを、その圧縮データの基となったＮビットデータのデータブロック内アドレス値に所定の演算（第１演算又は第１演算及び第２演算）を施した結果値が示すメモリ位置に配置するよう決定する。
　従って、この配置決定装置及び配置決定方法により決定された位置に各圧縮データが配置されているメモリから、プロセッサが所望するＮビットデータに対応する圧縮データを、そのＮビットデータのアドレス値に所定の演算を施した結果値が示すメモリ位置から読み出すことができる。つまり、プロセッサが所望するＮビットデータに対応する圧縮データを、アドレス変換テーブルを用いることなく読み出すことが可能になる。
　なお、第２データが、第１データに含まれるＸビットを除いた部分の一部を含むものであるときには、その特定圧縮データから、第１データに含まれるＸビットと第２データに含まれるその特定圧縮データを構成するデータとを除いた部分である第３データを、当該特定圧縮データの基となったＮビットデータの前記データブロック内アドレス値に前記第１演算及び前記第２演算とは異なる第３演算を施した結果値が示すメモリ位置に配置するよう決定すればよい。
　即ち、第２データが、第１データに含まれるＸビットを除いた部分の一部を含むものである場合においても、その圧縮データの基となったＮビットデータのデータブロック内アドレス値に所定の演算（この例では、第１演算、第２演算及び第３演算）を施した結果値が示すメモリ位置に配置することで、プロセッサが所望するＮビットデータに対応する圧縮データを、アドレス変換テーブルを用いることなく読み出すことが可能になる。
　（ｂ）また、前記第１領域は、Ｎ×Ｍ／２ビットの領域であり、前記第１決定手段は、前記フラグをＦビットとし、データ長がＮ／２－Ｆビットより大きい圧縮データを前記特定圧縮データとして、Ｍ個の圧縮データそれぞれについて、当該圧縮データの基となるＮビットデータの前記データブロック内アドレス値を２で除算した結果値が示すメモリ位置に、前記第１データを配置するよう決定することとしてもよい。
　この配置決定装置は、各圧縮データの第１データを配置するメモリ上の位置を、当該圧縮データの基となるＮビットデータのデータブロック内アドレス値を２で除算するという簡単な演算の結果値により決定する。
　即ち、この配置決定装置により決定された位置に各圧縮データが配置されているメモリから、プロセッサが所望するＮビットデータに対応する圧縮データのうちの第１データをそのＮビットデータのアドレス値に上述の簡単な演算を施した結果値が示すメモリ位置から読み出すことができる。
　（ｃ）また、前記第２領域は、Ｎ×Ｍ／４ビットの領域であり、前記第２演算は、Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、２個を１組とした組毎に、Ｎ／２ビットずつずれたメモリ位置を示す結果値が生じる演算であることとしてもよい。
　これにより、第２領域内をＮ／２ビット毎に分けた各領域は、同じ組に属する２個のブロック内アドレス値に係る２個の圧縮データの第２データを配置する領域として共有されることになる。
　従って、同じ組に属する２個のブロック内アドレス値に係る２個の圧縮データが共に特定圧縮データでないことを条件に、この配置決定装置によれば、プロセッサが所望するＮビットデータに対応する圧縮データを読み出す際にはアドレス変換テーブルを用いることなく、Ｍ個の圧縮データの配置に要するメモリ容量を抑えることができる。
　（ｄ）また、前記第２領域は、Ｎ×Ｍ×３／８ビットの領域であり、前記第２演算は、Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、４個を１組とした組毎に、３個のメモリ位置を示す結果値が生じる演算であり、前記第２決定手段は、各特定圧縮データそれぞれについて、当該特定圧縮データの前記第２データを、当該特定圧縮データの基となるＮビットデータの前記データブロック内アドレス値に第２演算を施した結果値が示す３個のメモリ位置のうち、他の特定圧縮データの前記第２データが配置されていない１つのメモリ位置に配置するよう決定し、前記第１データに含まれるフラグは、更に当該第１データを含む前記特定圧縮データの前記第２データが、前記３個のメモリ位置のうち、いずれのメモリ位置に配置されているかを示す２ビットのデータであることとしてもよい。
　これにより、同じ組に属する４個のブロック内アドレス値に係る４個の圧縮データの第２データを配置する領域として３つの領域が共有されることになる。
　従って、同じ組に属する４個のブロック内アドレス値に係る４個の圧縮データの全てが特定圧縮データでないことを条件に、この配置決定装置によれば、プロセッサが所望するＮビットデータに対応する圧縮データを読み出す際にはアドレス変換テーブルを用いることなく、Ｍ個の圧縮データの配置に要するメモリ容量を抑えることができる。
　また、プロセッサが所望するＮビットデータに対応する圧縮データが特定圧縮データである場合に、その特定圧縮データの第１データを読み出し、フラグを参照することで、上記３つの領域のうちのいずれの領域にその特定圧縮データの第２データが配置されているかを簡単に判断することができる。
　（ｅ）また、前記第１演算及び前記第２演算は、Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、Ｊ個（Ｋ≦Ｊ≦Ｍ）を１組とした各組について、同じ組内の各アドレス値に当該第１演算及び当該第２演算を施すと、メモリ中の第１領域内の位置を示す結果値が生じ、かつ他の１つの組内の各アドレス値に当該第１演算及び当該第２演算を施すと前記メモリ中の前記第１領域とは異なる第２領域内の位置を示す結果値が生じる演算であることとしてもよい。
　この配置決定装置によれば、特定圧縮データを構成する第１データ及び第２データを近傍に配置することができる。
　従って、この配置決定装置により決定された位置に各圧縮データが配置されているメモリが、例えば、メモリ位置を指定する１つのアドレス値に対して、複数アドレス分のデータを出力することが可能な、所謂バースト転送機能を有するメモリ等である場合には、一度のアクセスで、１つの特定圧縮データ全体を読み出せる可能性を高めることができる。
　（ｆ）また、前記第２演算は、Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、連続する４個のアドレス値を１組とした各組について、同じ組内の第１及び第２のアドレス値に当該第２演算を施すと、前記第１領域内の部分領域内の同一位置を示す同一の結果値が生じ、かつ当該同じ組内の第３及び第４のアドレス値に当該第２演算を施すと、前記第１及び第２のアドレス値に当該第２演算を施した結果値が示す同一のメモリ位置からＮ／２ビットずれた前記部分領域内の同一の位置を示す同一の結果値が生じる演算であり、前記第１演算は、Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、４個を１組とした各組について、各アドレス値に当該第１演算を施すと、前記第１領域内の前記部分領域とは異なる位置を示す結果値が生じる演算であることとしてもよい。
　この配置決定装置は、ブロック内アドレス値が連続する４つのアドレス値に係る各圧縮データを同一のメモリ範囲に配置する。
　従って、この配置決定装置により決定された位置に各圧縮データが配置されているメモリが、例えば、上述の所謂バースト転送機能を有するメモリ等である場合には、一度のアクセスで、連続する４つのデータブロック内アドレス値に係る各圧縮データをまとめて読み出せる可能性を高めることができる。
　よって、この配置決定装置により決定された各圧縮データの配置は、近傍のアドレス値に係る圧縮データを読み出すようなケースに特に有用である。例えば、プログラムの実行には、空間的局所性といった性質があるため、当該圧縮データが圧縮プログラムコードであるような場合に利用できる。
　（ｇ）また、本発明の一実施形態に係るデータ構造は、連続メモリ領域に配置されて動作するプログラムコードブロックの構成要素としてのＭ個のＮビットデータそれぞれを基に圧縮したＭ個のＮビット未満の圧縮データについてのメモリ配置用のデータ構造であって、Ｍ個の圧縮データのうち、データ長がＸビット（Ｘ＜Ｎ）以下である一般圧縮データそれぞれについては、当該一般圧縮データ全体と、少なくとも当該一般圧縮データのデータ長がＸビット以下であることを示すフラグとからなるＬビット（Ｘ＜Ｌ＜Ｎ）以下の第１データを、当該一般圧縮データの基となったＮビットデータの前記連続メモリ領域におけるアドレス値に第１演算を施した結果値が示すメモリ位置に配置し、Ｍ個の圧縮データのうち、データ長がＸビットより大きい特定圧縮データそれぞれについては、当該特定圧縮データのうちのＸビット分と、少なくとも当該特定圧縮データのデータ長がＸビットより大きいことを示すフラグとからなるＬビットの第１データを、当該特定圧縮データの基となったＮビットデータの前記連続メモリ領域におけるアドレス値に第１演算を施した結果値が示すメモリ位置に配置し、前記特定圧縮データそれぞれについて、当該特定圧縮データから前記第１データに含まれるＸビットを除いた部分の一部又は全体を含む第２データを、当該特定圧縮データの基となったＮビットデータの前記連続メモリ領域におけるアドレス値に、前記第１演算とは異なる第２演算を施した結果値が示すメモリ位置に配置し、前記第２演算は、Ｍ個のＮビットデータそれぞれのアドレス値のうち、Ｋ個（Ｋ≦Ｍ）を１組とした各組について、同じ組内のいずれのアドレス値に当該第２演算を施しても同一の結果値が生じ、かつ他のいずれの組内の各アドレス値に当該第２演算を施して生じた結果値とも異なる結果値が生じる演算であることを特徴とする。
　このデータ構造によれば、第２データが、第１データに含まれるＸビットを除いた部分の全体であるとした場合において、このデータ構造で各圧縮データが配置されているメモリから、プロセッサが所望するＮビットデータに対応する圧縮データを、アドレス変換テーブルを用いることなく読み出すことが可能になる。
　（ｈ）また、本発明の一実施形態に係るメモリは、データブロックを構成するＭ個のＮビットデータそれぞれを基に圧縮したＭ個のＮビット未満の圧縮データそれぞれが配置されたメモリであって、第１メモリ領域と第２メモリ領域とを有し、前記第１メモリ領域は、Ｍ個の圧縮データのうち、データ長がＸビット（Ｘ＜Ｎ）以下である一般圧縮データそれぞれについては、当該一般圧縮データ全体と、少なくとも当該一般圧縮データのデータ長がＸビット以下であることを示すフラグとからなるＬビット（Ｘ＜Ｌ＜Ｎ）以下の第１データが配置された、当該一般圧縮データの基となるＮビットデータの前記データブロック内アドレス値に第１演算を施した結果値が示す領域であり、Ｍ個の圧縮データのうち、データ長がＸビットより大きい特定圧縮データそれぞれについては、当該特定圧縮データのうちのＸビット分と、少なくとも当該特定圧縮データのデータ長がＸビットより大きいことを示すフラグとからなるＬビットの第１データが配置された、当該特定圧縮データの基となるＮビットデータの前記データブロック内アドレス値に第１演算を施した結果値が示す領域であり、前記第２メモリ領域は、前記特定圧縮データそれぞれについて、当該特定圧縮データから前記第１データに含まれるＸビットを除いた部分の一部又は全体を含む第２データが配置された、当該特定圧縮データの基となるＮビットデータの前記データブロック内アドレス値に前記第１演算とは異なる第２演算を施した結果値が示す領域であり、前記第２演算は、Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、Ｋ個（Ｋ≦Ｍ）を１組とした各組について、同じ組内のいずれのアドレス値に当該第２演算を施しても同一の結果値が生じ、かつ他のいずれの組内の各アドレス値に当該第２演算を施して生じた結果値とも異なる結果値が生じる演算であることを特徴とする。
　また、前記メモリはＲＯＭ（Read Only Memory）であることとしてもよい。
　このメモリによれば、第２データが、第１データに含まれるＸビットを除いた部分の全体であるとした場合において、プロセッサが所望するＮビットデータに対応する圧縮データを、アドレス変換テーブルを用いることなく読み出すことが可能になる。
　（ｉ）また、本発明の一実施形態に係るアクセス装置は、上記（ｈ）記載のメモリにアクセスするアクセス装置であって、プロセッサの１つのＮビットデータにアクセスするためのアドレス値を受け付ける入力手段と、前記入力手段が受け付けたアドレス値に第１演算を施し、当該第１演算の結果値が示す、前記１つのＮビットデータを基に圧縮した前記圧縮データの全体又はＸビット分と、少なくとも当該圧縮データがＸビットより大きいか否かを示すフラグとからなるＬビット以下の第１データが配置されている前記メモリ上の位置を特定する第１特定手段と、前記第１特定手段が特定した前記メモリ上の位置に配置されている前記第１データ内の前記フラグが、前記圧縮データがＸビットより大きいことを示す場合に、前記入力手段が受け付けたアドレス値に前記第１演算とは異なる第２演算を施し、当該第２演算の結果値が示す、前記圧縮データから前記第１データに含まれるＸビットを除いた部分の一部又は全体を含む第２データが配置されている前記メモリ上の位置を特定する第２特定手段と、前記第１特定手段が特定した前記メモリ上の位置に配置されている前記第１データに含まれる前記圧縮データの全体又はＸビット分を出力すると共に、前記第２特定手段が前記メモリ上の位置を特定した場合には、当該メモリ上の位置に配置されている第２データを出力する出力手段とを備え、前記第２演算は、Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、Ｋ個（Ｋ≦Ｍ）を１組とした各組について、同じ組内のいずれのアドレス値に当該第２演算を施しても同一の結果値が生じ、かつ他のいずれの組内の各アドレス値に当該第２演算を施して生じた結果値とも異なる結果値が生じる演算であることを特徴とする。
　また、本発明の一実施形態に係るメモリアクセス方法は、上記（ｈ）記載のメモリにアクセスするアクセス装置におけるメモリアクセス方法であって、プロセッサの１つのＮビットデータにアクセスするためのアドレス値を受け付ける入力ステップと、前記入力ステップで受け付けたアドレス値に第１演算を施し、当該第１演算の結果値が示す、前記１つのＮビットデータを基に圧縮した前記圧縮データの全体又はＸビット分と、少なくとも当該圧縮データがＸビットより大きいか否かを示すフラグとからなるＬビット以下の第１データが配置されている前記メモリ上の位置を特定する第１特定ステップと、前記第１特定ステップで特定した前記メモリ上の位置に配置されている前記第１データ内の前記フラグが、前記圧縮データがＸビットより大きいことを示す場合に、前記入力ステップで受け付けたアドレス値に前記第１演算とは異なる第２演算を施し、当該第２演算の結果値が示す、前記圧縮データから前記第１データに含まれるＸビットを除いた部分の一部又は全体を含む第２データが配置されている前記メモリ上の位置を特定する第２特定ステップと、前記第１特定ステップで特定した前記メモリ上の位置に配置されている前記第１データのうちの全体又はＸビット分を出力すると共に、前記第２特定ステップで前記メモリ上の位置を特定した場合には、当該メモリ上の位置に配置されている第２データを出力する出力ステップとを含み、前記第２演算は、Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、Ｋ個（Ｋ≦Ｍ）を１組とした各組について、同じ組内のいずれのアドレス値に当該第２演算を施しても同一の結果値が生じ、かつ他のいずれの組内の各アドレス値に当該第２演算を施して生じた結果値とも異なる結果値が生じる演算であることを特徴とする。
　このアクセス装置及びメモリアクセス方法によれば、第２データが、第１データに含まれるＸビットを除いた部分の全体であるとした場合において、プロセッサが所望するＮビットデータに対応する圧縮データを、アドレス変換テーブルを用いることなく読み出すことが可能になる。
　（ｊ）また、前記アクセス装置は、更に圧縮データを伸長し、得られたＮビットデータを前記プロセッサに送出する伸長手段を備えることとしてもよい。
　このアクセス装置によれば、プロセッサは、圧縮データを伸長して得られた所望のＮビットデータを取得することができる。
　本発明に係る配置決定装置は、圧縮データについてのメモリ配置を決定する際に利用される。
　　　１０　　ＲＯＭ
　　　２０　　記憶装置
　　　３０　　書込装置
　　１００、１２０、１４０　　配置決定装置
　　１０１　　アクセス部
　　１０２　　圧縮部
　　１１０、１３０、１５０、２１０、２３０、２５０　　制御部
　　１１１、１５１　第１決定部
　　１１２、１３１、１５２　　第２決定部
　　２００、２２０、２４０　　アクセス装置
　　２０１　　入力部
　　２０２　　読出部
　　２０３　　伸長部
　　２１１、２５１　　第１特定部
　　２１２、２３１、２５２　　第２特定部
　　２１３　　出力部

Claims (14)

  1. 　データブロックを構成するＭ個のＮビットデータそれぞれを基に圧縮したＭ個のＮビット未満の圧縮データについてのメモリ配置を決定する配置決定装置であって、
    　Ｍ個の圧縮データのうち、データ長がＸビット（Ｘ＜Ｎ）以下である一般圧縮データそれぞれについては、当該一般圧縮データ全体と、少なくとも当該一般圧縮データのデータ長がＸビット以下であることを示すフラグとからなるＬビット（Ｘ＜Ｌ＜Ｎ）以下の第１データを、当該一般圧縮データの基となったＮビットデータの前記データブロック内アドレス値に第１演算を施した結果値が示すメモリ位置に配置するよう決定し、
    　Ｍ個の圧縮データのうち、データ長がＸビットより大きい特定圧縮データそれぞれについては、当該特定圧縮データのうちのＸビット分と、少なくとも当該特定圧縮データのデータ長がＸビットより大きいことを示すフラグとからなるＬビットの第１データを、当該特定圧縮データの基となったＮビットデータの前記データブロック内アドレス値に第１演算を施した結果値が示すメモリ位置に配置するよう決定する第１決定手段と、
    　前記特定圧縮データそれぞれについて、当該特定圧縮データから前記第１データに含まれるＸビットを除いた部分の一部又は全体を含む第２データを、当該特定圧縮データの基となったＮビットデータの前記データブロック内アドレス値に前記第１演算とは異なる第２演算を施した結果値が示すメモリ位置に配置するよう決定する第２決定手段とを備え、
    　前記第２演算は、Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、Ｋ個（Ｋ≦Ｍ）を１組とした各組について、同じ組内のいずれのアドレス値に当該第２演算を施しても同一の結果値が生じ、かつ他のいずれの組内の各アドレス値に当該第２演算を施して生じた結果値とも異なる結果値が生じる演算である
    　ことを特徴とする配置決定装置。
  2. 　前記第１演算は、各結果値それぞれが、メモリ中の第１領域内の異なる位置を示すものであり、
    　前記第２演算は、各結果値それぞれが、前記メモリ中の前記第１領域と連続する第２領域内の位置を示すものである
    　ことを特徴とする請求項１記載の配置決定装置。
  3. 　前記第１領域は、Ｎ×Ｍ／２ビットの領域であり、
    　前記第１決定手段は、
    　前記フラグをＦビットとし、データ長がＮ／２－Ｆビットより大きい圧縮データを前記特定圧縮データとして、Ｍ個の圧縮データそれぞれについて、当該圧縮データの基となるＮビットデータの前記データブロック内アドレス値を２で除算した結果値が示すメモリ位置に、前記第１データを配置するよう決定する
    　ことを特徴とする請求項２記載の配置決定装置。
  4. 　前記第２領域は、Ｎ×Ｍ／４ビットの領域であり、
    　前記第２演算は、
    　Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、２個を１組とした組毎に、Ｎ／２ビットずつずれたメモリ位置を示す結果値が生じる演算である
    　ことを特徴とする請求項３記載の配置決定装置。
  5. 　前記第２領域は、Ｎ×Ｍ×３／８ビットの領域であり、
    　前記第２演算は、Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、４個を１組とした組毎に、３個のメモリ位置を示す結果値が生じる演算であり、
    　前記第２決定手段は、
    　各特定圧縮データそれぞれについて、当該特定圧縮データの前記第２データを、当該特定圧縮データの基となるＮビットデータの前記データブロック内アドレス値に第２演算を施した結果値が示す３個のメモリ位置のうち、他の特定圧縮データの前記第２データが配置されていない１つのメモリ位置に配置するよう決定し、
    　前記第１データに含まれるフラグは、更に
    　当該第１データを含む前記特定圧縮データの前記第２データが、前記３個のメモリ位置のうち、いずれのメモリ位置に配置されているかを示す２ビットのデータである
    　ことを特徴とする請求項３記載の配置決定装置。
  6. 　前記第１演算及び前記第２演算は、
    　Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、Ｊ個（Ｋ≦Ｊ≦Ｍ）を１組とした各組について、同じ組内の各アドレス値に当該第１演算及び当該第２演算を施すと、メモリ中の第１領域内の位置を示す結果値が生じ、かつ他の１つの組内の各アドレス値に当該第１演算及び当該第２演算を施すと前記メモリ中の前記第１領域とは異なる第２領域内の位置を示す結果値が生じる演算である
    　ことを特徴とする請求項１記載の配置決定装置。
  7. 　前記第２演算は、
    　Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、連続する４個のアドレス値を１組とした各組について、同じ組内の第１及び第２のアドレス値に当該第２演算を施すと、前記第１領域内の部分領域内の同一位置を示す同一の結果値が生じ、かつ当該同じ組内の第３及び第４のアドレス値に当該第２演算を施すと、前記第１及び第２のアドレス値に当該第２演算を施した結果値が示す同一のメモリ位置からＮ／２ビットずれた前記部分領域内の同一の位置を示す同一の結果値が生じる演算であり、
    　前記第１演算は、
    　Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、４個を１組とした各組について、各アドレス値に当該第１演算を施すと、前記第１領域内の前記部分領域とは異なる位置を示す結果値が生じる演算である
    　ことを特徴とする請求項６記載の配置決定装置。
  8. 　データブロックを構成するＭ個のＮビットデータそれぞれを基に圧縮したＭ個のＮビット未満の圧縮データについてのメモリ配置を決定する配置決定装置における配置決定方法であって、
    　Ｍ個の圧縮データのうち、データ長がＸビット（Ｘ＜Ｎ）以下である一般圧縮データそれぞれについては、当該一般圧縮データ全体と、少なくとも当該一般圧縮データのデータ長がＸビット以下であることを示すフラグとからなるＬビット（Ｘ＜Ｌ＜Ｎ）以下の第１データを、当該一般圧縮データの基となったＮビットデータの前記データブロック内アドレス値に第１演算を施した結果値が示すメモリ位置に配置するよう決定し、
    　Ｍ個の圧縮データのうち、データ長がＸビットより大きい特定圧縮データそれぞれについては、当該特定圧縮データのうちのＸビット分と、少なくとも当該特定圧縮データのデータ長がＸビットより大きいことを示すフラグとからなるＬビットの第１データを、当該特定圧縮データの基となったＮビットデータの前記データブロック内アドレス値に第１演算を施した結果値が示すメモリ位置に配置するよう決定する第１決定ステップと、
    　前記特定圧縮データそれぞれについて、当該特定圧縮データから前記第１データに含まれるＸビットを除いた部分の一部又は全体を含む第２データを、当該特定圧縮データの基となったＮビットデータの前記データブロック内アドレス値に前記第１演算とは異なる第２演算を施した結果値が示すメモリ位置に配置するよう決定する第２決定ステップとを含み、
    　前記第２演算は、Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、Ｋ個（Ｋ≦Ｍ）を１組とした各組について、同じ組内のいずれのアドレス値に当該第２演算を施しても同一の結果値が生じ、かつ他のいずれの組内の各アドレス値に当該第２演算を施して生じた結果値とも異なる結果値が生じる演算である
    　ことを特徴とする配置決定方法。
  9. 　連続メモリ領域に配置されて動作するプログラムコードブロックの構成要素としてのＭ個のＮビットデータそれぞれを基に圧縮したＭ個のＮビット未満の圧縮データについてのメモリ配置用のデータ構造であって、
    　Ｍ個の圧縮データのうち、データ長がＸビット（Ｘ＜Ｎ）以下である一般圧縮データそれぞれについては、当該一般圧縮データ全体と、少なくとも当該一般圧縮データのデータ長がＸビット以下であることを示すフラグとからなるＬビット（Ｘ＜Ｌ＜Ｎ）以下の第１データを、当該一般圧縮データの基となったＮビットデータの前記連続メモリ領域におけるアドレス値に第１演算を施した結果値が示すメモリ位置に配置し、
    　Ｍ個の圧縮データのうち、データ長がＸビットより大きい特定圧縮データそれぞれについては、当該特定圧縮データのうちのＸビット分と、少なくとも当該特定圧縮データのデータ長がＸビットより大きいことを示すフラグとからなるＬビットの第１データを、当該特定圧縮データの基となったＮビットデータの前記連続メモリ領域におけるアドレス値に第１演算を施した結果値が示すメモリ位置に配置し、
    　前記特定圧縮データそれぞれについて、当該特定圧縮データから前記第１データに含まれるＸビットを除いた部分の一部又は全体を含む第２データを、当該特定圧縮データの基となったＮビットデータの前記連続メモリ領域におけるアドレス値に、前記第１演算とは異なる第２演算を施した結果値が示すメモリ位置に配置し、
    　前記第２演算は、Ｍ個のＮビットデータそれぞれのアドレス値のうち、Ｋ個（Ｋ≦Ｍ）を１組とした各組について、同じ組内のいずれのアドレス値に当該第２演算を施しても同一の結果値が生じ、かつ他のいずれの組内の各アドレス値に当該第２演算を施して生じた結果値とも異なる結果値が生じる演算である
    　ことを特徴とするデータ構造。
  10. 　データブロックを構成するＭ個のＮビットデータそれぞれを基に圧縮したＭ個のＮビット未満の圧縮データそれぞれが配置されたメモリであって、
    　第１メモリ領域と第２メモリ領域とを有し、
    　前記第１メモリ領域は、
    　Ｍ個の圧縮データのうち、データ長がＸビット（Ｘ＜Ｎ）以下である一般圧縮データそれぞれについては、当該一般圧縮データ全体と、少なくとも当該一般圧縮データのデータ長がＸビット以下であることを示すフラグとからなるＬビット（Ｘ＜Ｌ＜Ｎ）以下の第１データが配置された、当該一般圧縮データの基となるＮビットデータの前記データブロック内アドレス値に第１演算を施した結果値が示す領域であり、
    　Ｍ個の圧縮データのうち、データ長がＸビットより大きい特定圧縮データそれぞれについては、当該特定圧縮データのうちのＸビット分と、少なくとも当該特定圧縮データのデータ長がＸビットより大きいことを示すフラグとからなるＬビットの第１データが配置された、当該特定圧縮データの基となるＮビットデータの前記データブロック内アドレス値に第１演算を施した結果値が示す領域であり、
    　前記第２メモリ領域は、
    　前記特定圧縮データそれぞれについて、当該特定圧縮データから前記第１データに含まれるＸビットを除いた部分の一部又は全体を含む第２データが配置された、当該特定圧縮データの基となるＮビットデータの前記データブロック内アドレス値に前記第１演算とは異なる第２演算を施した結果値が示す領域であり、
    　前記第２演算は、Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、Ｋ個（Ｋ≦Ｍ）を１組とした各組について、同じ組内のいずれのアドレス値に当該第２演算を施しても同一の結果値が生じ、かつ他のいずれの組内の各アドレス値に当該第２演算を施して生じた結果値とも異なる結果値が生じる演算である
    　ことを特徴とするメモリ。
  11. 　前記メモリはＲＯＭ（Read Only Memory）である
    　ことを特徴とする請求項１０のメモリ。
  12. 　請求項１０記載のメモリにアクセスするアクセス装置であって、
    　プロセッサの１つのＮビットデータにアクセスするためのアドレス値を受け付ける入力手段と、
    　前記入力手段が受け付けたアドレス値に第１演算を施し、当該第１演算の結果値が示す、前記１つのＮビットデータを基に圧縮した前記圧縮データの全体又はＸビット分と、少なくとも当該圧縮データがＸビットより大きいか否かを示すフラグとからなるＬビット以下の第１データが配置されている前記メモリ上の位置を特定する第１特定手段と、
    　前記第１特定手段が特定した前記メモリ上の位置に配置されている前記第１データ内の前記フラグが、前記圧縮データがＸビットより大きいことを示す場合に、前記入力手段が受け付けたアドレス値に前記第１演算とは異なる第２演算を施し、当該第２演算の結果値が示す、前記圧縮データから前記第１データに含まれるＸビットを除いた部分の一部又は全体を含む第２データが配置されている前記メモリ上の位置を特定する第２特定手段と、
    　前記第１特定手段が特定した前記メモリ上の位置に配置されている前記第１データに含まれる前記圧縮データの全体又はＸビット分を出力すると共に、前記第２特定手段が前記メモリ上の位置を特定した場合には、当該メモリ上の位置に配置されている第２データを出力する出力手段とを備え、
    　前記第２演算は、Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、Ｋ個（Ｋ≦Ｍ）を１組とした各組について、同じ組内のいずれのアドレス値に当該第２演算を施しても同一の結果値が生じ、かつ他のいずれの組内の各アドレス値に当該第２演算を施して生じた結果値とも異なる結果値が生じる演算である
    　ことを特徴とするアクセス装置。
  13. 　前記アクセス装置は、更に
    　圧縮データを伸長し、得られたＮビットデータを前記プロセッサに送出する伸長手段を備える
    　ことを特徴とする請求項１２記載のアクセス装置。
  14. 　請求項１０記載のメモリにアクセスするアクセス装置におけるメモリアクセス方法であって、
    　プロセッサの１つのＮビットデータにアクセスするためのアドレス値を受け付ける入力ステップと、
    　前記入力ステップで受け付けたアドレス値に第１演算を施し、当該第１演算の結果値が示す、前記１つのＮビットデータを基に圧縮した前記圧縮データの全体又はＸビット分と、少なくとも当該圧縮データがＸビットより大きいか否かを示すフラグとからなるＬビット以下の第１データが配置されている前記メモリ上の位置を特定する第１特定ステップと、
    　前記第１特定ステップで特定した前記メモリ上の位置に配置されている前記第１データ内の前記フラグが、前記圧縮データがＸビットより大きいことを示す場合に、前記入力ステップで受け付けたアドレス値に前記第１演算とは異なる第２演算を施し、当該第２演算の結果値が示す、前記圧縮データから前記第１データに含まれるＸビットを除いた部分の一部又は全体を含む第２データが配置されている前記メモリ上の位置を特定する第２特定ステップと、
    　前記第１特定ステップで特定した前記メモリ上の位置に配置されている前記第１データのうちの全体又はＸビット分を出力すると共に、前記第２特定ステップで前記メモリ上の位置を特定した場合には、当該メモリ上の位置に配置されている第２データを出力する出力ステップとを含み、
    　前記第２演算は、Ｍ個のＮビットデータそれぞれの前記データブロック内アドレス値のうち、Ｋ個（Ｋ≦Ｍ）を１組とした各組について、同じ組内のいずれのアドレス値に当該第２演算を施しても同一の結果値が生じ、かつ他のいずれの組内の各アドレス値に当該第２演算を施して生じた結果値とも異なる結果値が生じる演算である
    　ことを特徴とするメモリアクセス方法。
PCT/JP2012/003293 2011-06-10 2012-05-21 配置決定装置、配置決定方法、データ構造、メモリ、アクセス装置及びメモリアクセス方法 WO2012169124A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2013519363A JP5895229B2 (ja) 2011-06-10 2012-05-21 配置決定装置、配置決定方法、データ構造、メモリ、アクセス装置及びメモリアクセス方法
CN201280028496.2A CN103597454B (zh) 2011-06-10 2012-05-21 配置决定装置、配置决定方法、数据结构的构成方法、存储器、访问装置及存储器访问方法
US14/091,122 US9519599B2 (en) 2011-06-10 2013-11-26 Memory location determining device and method for determining locations of compressed data in a memory by using first and second arithmetic operations

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-130153 2011-06-10
JP2011130153 2011-06-10

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US14/091,122 Continuation US9519599B2 (en) 2011-06-10 2013-11-26 Memory location determining device and method for determining locations of compressed data in a memory by using first and second arithmetic operations

Publications (1)

Publication Number Publication Date
WO2012169124A1 true WO2012169124A1 (ja) 2012-12-13

Family

ID=47295717

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/003293 WO2012169124A1 (ja) 2011-06-10 2012-05-21 配置決定装置、配置決定方法、データ構造、メモリ、アクセス装置及びメモリアクセス方法

Country Status (4)

Country Link
US (1) US9519599B2 (ja)
JP (1) JP5895229B2 (ja)
CN (1) CN103597454B (ja)
WO (1) WO2012169124A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150095900A (ko) * 2012-12-19 2015-08-21 마벨 월드 트레이드 리미티드 스토리지 드라이브의 비휘발성 반도체 메모리에 그리고 상기 비휘발성 반도체 메모리로부터 데이터를 전달하기 위해 디스크립터들을 생성하는 장치 및 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0537789A (ja) * 1991-07-29 1993-02-12 Canon Inc 画像処理装置
JPH0922353A (ja) * 1995-07-05 1997-01-21 Toshiba Corp １チップ・マイクロコンピュータおよびその命令コード格納方法
JP2007234048A (ja) * 2002-12-05 2007-09-13 Nec Corp コード圧縮技術の高速プロトタイピングを可能にするプログラムのコード圧縮方法、プログラムのコード圧縮システム

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06222984A (ja) * 1993-01-22 1994-08-12 Mitsubishi Electric Corp 読み出し専用メモリ
CN1099081C (zh) * 1994-01-29 2003-01-15 世嘉企业股份有限公司 信息处理装置
JP3749507B2 (ja) * 2002-07-01 2006-03-01 株式会社ルネサステクノロジ 圧縮コードを処理するマイクロコントローラ
US7162584B2 (en) * 2003-12-29 2007-01-09 Intel Corporation Mechanism to include hints within compressed data
EP1745394B1 (en) 2004-04-26 2009-07-15 Storewiz, Inc. Method and system for compression of files for storage and operation on compressed files
US7533234B2 (en) * 2005-05-13 2009-05-12 Intel Corporation Method and apparatus for storing compressed code without an index table
EP1939751A1 (en) * 2006-12-22 2008-07-02 Telefonaktiebolaget LM Ericsson (publ) Storing compressed data
US8706951B2 (en) * 2008-07-18 2014-04-22 Marvell World Trade Ltd. Selectively accessing faster or slower multi-level cell memory
JP2010287114A (ja) * 2009-06-12 2010-12-24 Toshiba Corp データ格納方法及びデータ格納装置
CN101692349A (zh) * 2009-10-23 2010-04-07 中兴通讯股份有限公司 一种设备及其进行数据存储和启动的方法
TWI459197B (zh) * 2011-04-21 2014-11-01 Phison Electronics Corp 資料寫入方法、記憶體控制器與記憶體儲存裝置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0537789A (ja) * 1991-07-29 1993-02-12 Canon Inc 画像処理装置
JPH0922353A (ja) * 1995-07-05 1997-01-21 Toshiba Corp １チップ・マイクロコンピュータおよびその命令コード格納方法
JP2007234048A (ja) * 2002-12-05 2007-09-13 Nec Corp コード圧縮技術の高速プロトタイピングを可能にするプログラムのコード圧縮方法、プログラムのコード圧縮システム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150095900A (ko) * 2012-12-19 2015-08-21 마벨 월드 트레이드 리미티드 스토리지 드라이브의 비휘발성 반도체 메모리에 그리고 상기 비휘발성 반도체 메모리로부터 데이터를 전달하기 위해 디스크립터들을 생성하는 장치 및 방법
KR102217966B1 (ko) 2012-12-19 2021-02-22 마벨 월드 트레이드 리미티드 스토리지 드라이브의 비휘발성 반도체 메모리에 그리고 상기 비휘발성 반도체 메모리로부터 데이터를 전달하기 위해 디스크립터들을 생성하는 장치 및 방법

Also Published As

Publication number Publication date
US9519599B2 (en) 2016-12-13
US20140089622A1 (en) 2014-03-27
CN103597454A (zh) 2014-02-19
JPWO2012169124A1 (ja) 2015-02-23
CN103597454B (zh) 2016-02-03
JP5895229B2 (ja) 2016-03-30

Similar Documents

Publication Publication Date Title
JP6370988B2 (ja) 圧縮されたデータセグメントのキャッシュライン小型化
JP6768928B2 (ja) アドレスを圧縮するための方法及び装置
TWI705695B (zh) 針對片上系統中的圖像幀的中央凹型壓縮的系統和方法
CN102112973B (zh) 协调装置、协调系统、协调方法、半导体集成电路及图像处理装置
US20100250864A1 (en) Method And Apparatus For Compressing And Decompressing Data
US20130036426A1 (en) Information processing device and task switching method
CN104981771A (zh) 基于标量寄存器数据值的向量寄存器寻址和功能
JP2018503924A (ja) 中央処理ユニット（ｃｐｕ）ベースのシステム内の圧縮メモリコントローラ（ｃｍｃ）による連続読取り動作を使用するメモリ帯域幅圧縮の提供
US6684267B2 (en) Direct memory access controller, and direct memory access control method
JP5978259B2 (ja) 順次読み出し最適化可変サイズフラッシュトランスレーションレイヤ
US7598891B2 (en) Data development device and data development method
JP4693072B2 (ja) Ｊｐｅｇアプリケーションにおける可変長符号の復号
JP5895229B2 (ja) 配置決定装置、配置決定方法、データ構造、メモリ、アクセス装置及びメモリアクセス方法
US8688947B1 (en) Aligned data access
CN107451070A (zh) 一种数据的处理方法和服务器
JP2009093513A (ja) 命令ビット長削減方法
CN107480479B (zh) 应用程序的加固方法及装置、计算设备、计算机存储介质
JP2011076497A (ja) 情報処理装置、半導体記憶装置、及びプログラム
JP2023503034A (ja) パターンベースのキャッシュブロック圧縮
JP2004246889A (ja) シーケンシャルバッファを内蔵してｄｓｐのデータアクセス性能を向上させるコンピュータシステム及びそのコンピュータシステムのアクセス方法
US10880561B2 (en) Image processing method and image processing device
JP4479370B2 (ja) プロセッサ
JP2010287114A (ja) データ格納方法及びデータ格納装置
US8484437B2 (en) Data processing apparatus using pre-fetched data
CN109582589B (zh) 半导体设备及存储器访问方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12796431

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013519363

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12796431

Country of ref document: EP

Kind code of ref document: A1