JPH09219732A - データ同期装置のロック検出器およびその動作方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 効率的、正確かつ装置構成を簡単とする。 【解決手段】 データ同期装置において、タイミングエ
ラー推定装置は、受信データストリームをサンプルし、
最適のサンプリングを提供するためにクロックを発生
し、ロック検出器は、クロック及び受信データストリー
ムを監視して、最適のサンプリングが達成されたかの指
示を提供する。ロック検出器はクロックタイミングに基
づき、サンプルされ遅延された入力の間の差を処理す
る。これらの差は、次に非線形回路１４９，１５９，１
６９，１７９によって処理されて、所定のしきい値信号
と比較されたとき、最適のサンプリング指示を与えるた
めのロック信号指示を提供する。ロック検出器１７は、
実数１４５及び複素１６５入力に対して計算を行い、広
範囲の変調形式に両立する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は信号処理に関し、
かつより特定的には、データ同期装置のロック検出器お
よびその動作方法に関する。

【０００２】

【従来の技術】データ通信の分野においては、データを
通信するために多くの種類の変調機構が知られている。
これらの機構は種々の程度の速度、精度、および効率で
動作する。無線受信機、モデム、その他のような、通信
受信機は正確かつ効率的に受信された変調信号を分析し
てその中に符号化されたデータシンボルを識別できるべ
きである。「データシンボル」は送信および受信のため
に符号化される１つまたはそれ以上のビットのデータを
含む情報の単位を表す。

【０００３】通信受信機は受信データストリームのサン
プリングを最適化しかつ最終的に送信データの正確な複
製を生成するためにデータ同期装置を含むことができ
る。典型的なデータ同期装置はタイミングエラー推定装
置または算出装置を備え、そのタイミングエラー信号出
力は受信データストリームのサンプリングを調整するた
めに使用される。

【０００４】

【発明が解決しようとする課題】しばしば、通信受信機
のデータ同期装置がロック状態に到達したか否かについ
ての指示を提供することが必要であり、かついったんロ
ック状態に到達すると、データ同期装置がそのようなロ
ック状態を喪失しているか否かの指示が必要となる。シ
ンボル同期装置のロック検出器は一般に速度および信頼
性の間の妥協である。これは特に厳密な形式のろ波を使
用する信号にとって当てはまる。

【０００５】従って、サンプルされたデータと共に動作
しかつ効率的、正確であり、かつ複雑さ並びに実施のコ
ストが比較的低いタイミング推定装置のロック検出器を
提供する実質的な必要性が存在する。

【０００６】本発明は特に、添付の特許請求の範囲に指
摘されている。しかしながら、本発明の他の特徴は添付
の図面と共に以下の詳細な説明を参照することによりさ
らに明瞭になりかつ最も良く理解できるであろう。

【０００７】

【課題を解決するための手段】本発明はデータ同期装置
におけるロック検出のための改善された方法および装置
を提供する。データ同期装置においては、タイミングエ
ラー推定装置が受信されたデータの流れまたはデータス
トリームをサンプルし、かつこのデータストリームに最
適のサンプリングを提供するためにクロックを発生し、
かつロック検出器が前記クロックおよび受信データスト
リームを監視して最適のサンプリングが達成されたか否
かの指示を提供する。前記ロック検出器は前記クロック
のタイミングに基づきサンプルされた入力の遅延された
もの（ｖｅｒｓｉｏｎｓ）間の差を処理する。これらの
サンプルされた差異は次に非線形回路によって処理され
てロック信号指示を提供し、該ロック指示信号は、ある
しきい値信号と比較された時、最適のサンプリング指示
を提供するために使用される。

【０００８】

【発明の実施の形態】図１は、本発明に係わるロック検
出器を使用するサンプルシステム（ｓａｍｐｌｅｄ ｓ
ｙｓｔｅｍ）のブロック図を示す。図１において、入力
信号は復調器１２の入力として端子１０に供給される。

【０００９】復調器１２はキャリアを除去しあるいはさ
もなければ入力信号を振幅値が送信されたデータシンボ
ルを規定するアナログ信号（単数または複数）に変換す
る。従って、一連のデータシンボル（ａ ｓｅｑｕｅｎ
ｃｅ ｏｆ ｄａｔａ ｓｙｍｂｏｌｓ）が復調器１２
の出力によってアナログ信号の形式で提供される。好ま
しい実施形態では、前記一連のデータシンボルは実数成
分および虚数、または直角位相、成分を具備する。

【００１０】当業者には本発明はアナログ形式でもある
いはデジタル形式でも実施できることが理解されるであ
ろう。好ましい実施形態では、本発明はデジタル（サン
プルド：ｓａｍｐｌｅｄ）形式で構成される。

【００１１】復調器１２の出力はサンプラ１３の入力に
結合され、該サンプラ１３は好ましい実施形態では前記
シンボル期間または周期の２倍のレートで信号をＮビッ
トにデジタル化するアナログ−デジタル（Ａ／Ｄ）変換
器である。サンプラ１３の出力は端子１４にかつタイミ
ングエラー推定装置１６の入力に結合されている。タイ
ミングエラー信号はタイミングエラー推定装置１６から
の出力信号において提供される。タイミングエラー推定
装置１６の出力はデジタルループフィルタ１８の入力に
結合され、かつデジタルループフィルタ１８の出力は、
数値制御発振器のような、デジタルクロック発生器２０
の制御入力に結合されている。

【００１２】クロック発生器２０はモデムのためのサン
プルタイミングを提供し、該モデムは本発明を使用する
ことができる１つの形式の通信受信機の単なる例に過ぎ
ない。クロック発生器２０はいつ復調器１２からの出力
がサンプルされるか、即ち、復調された一連のデータシ
ンボルの所望の部分においてサンプルされるよう制御す
る信号を提供する。該サンプルは入力データストリー
ム、または復調器１２の出力から取られ所定の組の可能
なシンボルの内のどれがサンプルされた時点でデータス
トリームへと符号化されるかを決定する。適切な時点で
取られたサンプルはデータストリームにおいて符号化さ
れたシンボルを最も正確に反映する。

【００１３】クロック発生器２０からの出力は出力端子
２２へ、タイミングエラー推定装置１６のタイミング入
力へ、サンプラ１３へ、およびデジタルループフィルタ
１８へと結合されている。制御ループがタイミングエラ
ー推定装置１６、ループフィルタ１８、およびクロック
発生器２０の間で形成される。従って、タイミングエラ
ー推定装置１６からの前記タイミングエラー出力値はク
ロック発生器２０の位相および周波数を制御し、それに
よって復調器１２からの出力信号のサンプリングが最適
の時間に行われるようにする。例えば、増大している
（または減少している）タイミングエラー出力値によっ
て、クロック発生器２０はデータストリームのサンプリ
ングがより早く行われるように、これは従ってタイミン
グエラー出力値が減少（または増大）するようにする。

【００１４】タイミングエラー推定装置１６はデータの
送信にわたり動作し続け、かつこのデータをサンプルす
るクロック発生器２０によって発生される信号の位相は
この制御ループの影響のもとで絶えず調整されており、
それによって最適のサンプルタイミングが維持される。

【００１５】図５により詳細に示されかつ後に説明す
る、ロック検出回路１７は出力端子１５に「ロック（Ｌ
ＯＣＫ）」信号を発生し最適のサンプリングが達成され
たか否かの指示を与える。

【００１６】図２は本発明に係わるロック指示を発生す
る概略的な方法の流れ図を示す。

【００１７】ブロック３０において、適切な遅延回路
（例えば、遅延回路１４６、図５）が入力の復調された
一連のデータシンボルに応答しそして遅延されかつ復調
された一連のデータシンボルを提供する。

【００１８】次に、ブロック３２において、適切な加算
または差分回路（例えば、加算回路１４７、図５）が前
記遅延されかつ復調された一連のデータシンボルおよび
遅延されない復調された一連のデータシンボルに応答
し、かつ差分信号を発生する。

【００１９】次にブロック３４において、適切なサンプ
リング回路（例えば、クロック式ラッチ１４８および１
５８、図５）は前記差分信号に応答しかつオンタイム差
分（ｏｎ−ｔｉｍｅ ｄｉｆｆｅｒｅｎｃｅ）信号、
（例えば、ラッチ１４８がＣＬＫによってクロッキング
された時）および遅延時間差分（ｄｅｌａｙｅｄ−ｔｉ
ｍｅ ｄｉｆｆｅｒｅｎｃｅ）信号（例えば、ラッチ１
５８がＣＬＫ′によりクロッキングされた時）を発生す
る。

【００２０】次に、ブロック３６において、非線形機能
を行っている適切な信号プロセッサ回路は前記オンタイ
ム差分信号におよび前記遅延時間差分信号に応答してロ
ック指示を生成する。例えば、図５において、回路１４
９および１５９は、それぞれ、前記オンタイム差分信号
および前記遅延時間差分信号の絶対値を決定する。これ
らの値は次に加算回路１６０によって組み合わされて
「ロック」信号を生成する。（当業者には前記復調され
た一連のデータシンボルの実数成分にのみ対応する「ロ
ック」信号が特定のデータ同期装置回路に関して適切な
制御機能を提供するのに十分であることが理解されるで
あろう。）

【００２１】この処理はブロック３６からブロック３０
へ続くことによりそれ自体で絶えず反復される。

【００２２】図３は、本発明に係わるロック指示を発生
する方法のより詳細な流れ図を示す。図３に示される流
れ図は実数および虚数量成分を有する復調された一連の
データシンボルを取り扱うのに適している。

【００２３】ブロック４０において、適切な遅延回路
（例えば、遅延回路１４６、図５）は入力の復調された
一連のデータシンボルに応答しかつ実数成分に対する遅
延されたデータシンボルの復調シーケンスＩを提供す
る。

【００２４】次にブロック４２において、適切な遅延回
路（例えば、遅延回路１６６、図５）が入力の復調され
た一連のデータシンボルに応答しかつ虚数成分に対する
遅延されたデータシンボルの復調シーケンスＱを提供す
る。

【００２５】次に、ブロック４４において、適切な加算
または差分回路（例えば、加算回路１４７、図５）がデ
ータシンボルの遅延された復調シーケンスＩにかつデー
タシンボルの遅延されない復調シーケンスＩに応答しか
つ第１の差分信号を発生する。

【００２６】次に、ブロック４６において、適切な加算
または差分回路（例えば、加算回路１６７、図５）がデ
ータシンボルの遅延された復調シーケンスＱにかつデー
タシンボルの遅延されない復調シーケンスＱに応答しか
つ第２の差分信号を発生する。

【００２７】次に，ブロック４８において、適切なサン
プリング回路（例えば、クロック式ラッチ１４８および
１５８、図５）が前記第１の差分信号に応答しかつオン
タイム第１差分信号（例えば、ラッチ１４８がＣＬＫに
よりクロッキングされた時）および遅延時間第１差分信
号（例えば、ラッチ１５８がＣＬＫ′によりクロッキン
グされた時）を発生する。

【００２８】次に、ブロック５０において、適切なサン
プリング回路（例えば、クロック式ラッチ１６８および
１７８、図５）が前記第２の差分信号に応答してオンタ
イム第２差分信号（例えば、ラッチ１６８がＣＬＫによ
ってクロッキングされた時）および遅延時間第２差分信
号（例えば、ラッチ１７８がＣＬＫ′によりクロッキン
グされた時）を発生する。

【００２９】当業者には、虚数（Ｑ）チャネルに対する
最適のシンボルタイミングが実数（Ｉ）チャネルからち
ょうど２分の１のシンボルオフセットにあるという特性
を有するオフセットまたはスタガされた変調フォーマッ
トに対するロック検出器を使用する場合、ブロック５０
において使用されるＣＬＫおよびＣＬＫ′はブロック４
８において使用されるＣＬＫおよびＣＬＫ′信号に関し
てシンボル時間の半分だけ遅延されるべきであることが
理解されるであろう。

【００３０】次に、ブロック５２において、非線形関数
を行う適切な回路が前記オンタイム第１差分信号におよ
び前記遅延時間第１差分信号に応答して実数成分に対す
るロック指示を生成する。例えば、図５において、回路
１４９および１５９はそれぞれ前記オンタイム第１差分
信号および遅延時間第１差分信号の絶対値を計算する。
加算回路１６０はこれらの値の差分を発生してＬＯＣＫ
_Ｉ信号を生成する。次に、ブロック５４において、非線
形関数を行う適切な回路が前記オンタイム第２差分信号
におよび前記遅延時間第２差分信号に応答して虚数成分
Ｑに対するロック指示を生成する。例えば、図５におい
て、回路１６９および１７９はそれぞれオンタイム第２
差分信号および遅延時間第２差分信号の絶対値を決定す
る。加算回路１８０はこれらの値の間の差分を発生して
ＬＯＣＫ_Ｑ信号を生成する。当業者には非線形機能を行
うための代わりの適切な回路が絶対値回路１４９，１５
９，１６９および１７９を置き換えることができ、例え
ば信号入力の平方、フォースロー（ｆｏｕｒｔｈ ｌａ
ｗ）、または偶数べきの重み付けされた和（ｗｅｉｇｈ
ｔｅｄ ｓｕｍｍａｔｉｏｎ ｏｆ ｅｖｅｎ ｐｏｗ
ｅｒｓ）などである。

【００３１】次に、ブロック５６において、ロック指示
の値ＬＯＣＫ_ＩおよびＬＯＣＫ_Ｑが加算回路１８２によ
って加算されてＬＯＣＫ_Ｉ＋ＬＯＣＫ_Ｑの和信号を生成
する。

【００３２】次に、ブロック５８において、比較器１８
６（図５）のような適切な回路が前記ＬＯＣＫ_Ｉ＋ＬＯ
ＣＫ_Ｑの和信号にかつしきい値に応答し、かつもしＬＯ
ＣＫ_Ｉ＋ＬＯＣＫ_Ｑ信号が前記しきい値と異なっていれ
ば「ロック（ＬＯＣＫ）」出力を発生する。当業者に
は、本方法の性能を最適にするため、ＬＯＣＫ_Ｉ＋ＬＯ
ＣＫ_Ｑ信号の引き続く値は時間にわたり、即ち、回路の
所定の数の動作サイクルにわたり計算または推定されあ
るいは平均されることが理解されるであろう。

【００３３】プロセスはブロック５８からブロック４０
へと進むことにより絶えず反復する。

【００３４】図４は、本発明の好ましい実施例に係わ
る、および図５に示されるロック検出回路に関連してロ
ック指示を発生する方法の流れ図を示す。

【００３５】まず、処理はボックス１００において開始
され、Ｉ（ｔ）で表される時間ｔにおける実数、または
同相、信号成分の値およびＩ（ｔ−Ｔｓ）で表される時
間ｔ−Ｔｓにおける値の間の差分Ｄ^Ｉが瞬時的に計算さ
れている（例えば、図５の加算回路１４７により）。Ｔ
ｓはデータストリームにおける引き続くシンボルの間の
時間または期間を表す。

【００３６】また、Ｑ（ｔ）によって表される時間ｔに
おける虚数、または直角位相、信号成分の値とＱ（ｔ−
Ｔｓ）によって表される時間ｔ−Ｔｓにおける値の間の
差分Ｄ^Ｑも瞬時的に計算されている（例えば、図５の加
算回路１６７により）。

【００３７】好ましい実施形態においては、前記ＣＬＫ
信号は５０％のデューティサイクルを有し、即ち、ＣＬ
ＫおよびＣＬＫ′信号はお互いに関して１８０度位相外
れとなっている。しかしながら、当業者には他のデュー
ティサイクルも適切に使用できることが理解されるであ
ろう。

【００３８】次にボックス１０１において、Ｄ^Ｉおよび
Ｄ^Ｑの値がＣＬＫ信号の各々の立上り遷移に対してラッ
チされる。例えば、図５を参照すると、Ｄ_１ ^Ｉはラッチ
回路１４８へとラッチされ、かつＤ_１ ^Ｑはラッチ回路１
６８へとラッチされる。Ｄ_１ ^ＩおよびＤ_１ ^Ｑの値は次の
数式で与えられる。

【数１】 Ｄ_１ ^Ｉ＝Ｉ（ｔ−Ｔｓ）−Ｉ（ｔ）， ｔ＝ｔ_０

【数２】 Ｄ_１ ^Ｑ＝Ｑ（ｔ−Ｔｓ）−Ｑ（ｔ）， ｔ＝ｔ_０この場
合、ｔ_０はＣＬＫ信号の立上り（ｐｏｓｉｔｉｖｅ−ｇ
ｏｉｎｇ）遷移を表す。

【００３９】次に、ボックス１０２において、Ｄ_２ ^Ｉお
よびＤ_２ ^Ｑの値がＣＬＫ′信号の各々の立上り遷移に対
してラッチされる。例えば、図５を参照すると、Ｄ_２ ^Ｉ
はラッチ回路１５８へとラッチされ、かつＤ_２ ^Ｑはラッ
チ回路１７８へとラッチされる。Ｄ_２ ^ＩおよびＤ_２ ^Ｑの
値は次の数式で与えられる。

【数３】 Ｄ_２ ^Ｉ＝Ｉ（ｔ−Ｔｓ）−Ｉ（ｔ）， ｔ＝ｔ０＋Δｔ

【数４】 Ｄ_２ ^Ｑ＝Ｑ（ｔ−Ｔｓ）−Ｑ（ｔ）， ｔ＝ｔ０＋Δｔ
この場合、Δｔは遅延されたクロック信号ＣＬＫ′にお
ける遅延量を表す。

【００４０】当業者には虚数（Ｑ）チャネルに対する最
適のシンボルタイミングが実数（Ｉ）チャネルからちょ
うど２分の１のシンボルオフセットにあるという特性を
有するオフセットしたまたはスタガされた変調フォーマ
ットに対するロック検出器を使用する場合は、前記遅延
されたＣＬＫ′はボックス１０１においてＤ_１ ^Ｑをラッ
チするために使用されかつＣＬＫはボックス１０２にお
いてＤ_２ ^Ｑをラッチするために使用されるべきであるこ
とが理解されるであろう。

【００４１】次に、ボックス１０４において、Ｄ_１ ^Ｉ，
Ｄ_２ ^Ｉ、Ｄ_１ ^Ｑ、およびＤ_２ ^Ｑの大きさがそれぞれ絶対
値回路１４９，１５９，１６９および１７９（図５）に
よって計算される。

【００４２】次に、ボックス１０６において次の計算が
行われる。

【数５】ＬＯＣＫ_Ｉ＝｜Ｄ_１ ^Ｉ｜−｜Ｄ_２ ^Ｉ｜

【数６】ＬＯＣＫ_Ｑ＝｜Ｄ_１Ｑ｜−｜Ｄ_２ ^Ｑ｜

【００４３】数式５において、Ｄ_１ ^ＩおよびＤ_２ ^Ｉの絶
対値の間の差はＬＯＣＫ_Ｉ信号を発生する加算回路１６
０（図５）によって計算される。数式６において、Ｄ_１
^ＱおよびＤ_２ ^Ｑの予期または期待される値の間の差は加
算回路１８０によって計算され（図５）、これはＬＯＣ
Ｋ_Ｑ信号を発生する。

【００４４】次に、ボックス１０７において、ＬＯＣＫ
_ＩおよびＬＯＣＫ_Ｑが加算されて「ロック（ＬＯＣ
Ｋ）」を発生する（例えば、図５の加算回路１８２によ
り）。

【００４５】次に、ボックス１０８において、「ロック
（ＬＯＣＫ）」の平均（または期待）値が平均値推定ま
たは計算回路１８４（図５）によって計算される。当業
者には前記期待値または平均値は、ローパスフィルタ、
スライディングウィンドウ（ｓｌｉｄｉｎｇ ｗｉｎｄ
ｏｗ）、または適切なソフトウエアアルゴリズムを用い
ることのような、任意の適切な方法または適切に同等の
方法で決定できることは明らかであろう。

【００４６】次に、ボックス１１０において、「ロッ
ク」の平均値と所定のしきい値との間で比較が行われ
る。もし「ロック」の値が前記しきい値と異なれば、回
路出力は「真（ＴＲＵＥ）」にセットされ、さもなけれ
ば、回路出力は「偽（ＦＡＬＳＥ）」にセットされる。
処理は次にライン６０を介してボックス１００に戻る。
処理は一定のループで反復されることが理解されるであ
ろう。

【００４７】ロック検出信号を表す前記「ロック」出力
は、最適のサンプリングが達成されたか否かに関して、
例えば図１に示されるデータ同期装置によって適切に使
用される指示を提供する。

【００４８】当業者には、ロック指示性能を犠牲にして
数式の数が低減されることを希望する場合には、Ｉチャ
ネルの計算（数式１，３および５）のみを行いかつボッ
クス１０７は除去できることが理解されるであろう。

【００４９】図５は、本発明の好ましい実施形態に係わ
るロック検出回路のブロック図を示す。

【００５０】実数信号成分Ｉ（ｔ）はライン１４５を介
して加算回路１４７のマイナス入力に結合されている。
実数信号成分Ｉ（ｔ）はまた遅延回路１４６によってサ
ンプル期間Ｔｓだけ遅延され、結果として得られる遅延
された信号Ｉ（ｔ−Ｔｓ）は加算回路１４７のプラス入
力に結合されている。加算回路１４７の出力はラッチ１
４８および１５８へ供給される。ラッチ１４８および１
５８はそれぞれＣＬＫおよびＣＬＫ′によってクロッキ
ングされる。

【００５１】同様にして、虚数信号成分Ｑ（ｔ）はライ
ン１６５を介して加算回路１６７のマイナス入力に結合
されている。虚数信号成分Ｑ（ｔ）はまた遅延回路１６
６によってサンプル期間Ｔｓだけ遅延され、結果として
得られる遅延された信号Ｑ（ｔ−Ｔｓ）は加算回路１６
７のプラス入力に結合されている。加算回路１６７の出
力はラッチ１６８および１７８に供給される。ラッチ１
６８および１７８はそれぞれＣＬＫおよびＣＬＫ′によ
りクロッキングされる。

【００５２】ラッチ１４８および１５８の出力はそれぞ
れ絶対値回路１４９および１５９へ入力されかつラッチ
１６８および１７８の出力はそれぞれ絶対値回路１６９
および１７９に入力される。

【００５３】絶対値回路１４９および１５９の出力は加
算回路１６０の、それぞれ、プラスおよびマイナス入力
に入力される。加算回路１６０の出力はＬＯＣＫ_Ｉ信号
を表す。同様に、絶対値回路１６９および１７９の出力
は加算回路１８０の、それぞれ、プラスおよびマイナス
入力に供給される。加算回路１８０の出力はＬＯＣＫ_Ｑ
信号を表す。

【００５４】前記ＬＯＣＫ_ＩおよびＬＯＣＫ_Ｑ信号は加
算回路１８２の入力に供給される。加算回路１８２の出
力は平均値計算または推定回路１８４の入力に供給さ
れ、該回路１８４の出力は比較器１８６の正入力に結合
される。所定の適切な値のしきい値が比較器１８６の負
入力に結合される。比較器の出力は前記「ロック」出力
信号を表す。

【００５５】当業者には図５に示されかつ説明されたロ
ック検出回路はノンオフセットデータ形式を意図してい
ることが理解されるであろう。オフセットデータ形式と
共に使用するためには、前記ＣＬＫおよびＣＬＫ′信号
はＱチャネルにおけるラッチに対してのみ相互交換され
るべきである。

【００５６】当業者にはＢＰＳＫのような実数変調形式
に対しては、あるいはロック検出性能の低下の犠牲のも
とに回路の複雑さを低減することが望まれる場合は、Ｑ
チャネル回路（１６６〜１６９および１７８〜１８０）
は省略できることは理解されるであろう。その場合加算
回路１８２もまた省略でき、加算回路１６０の出力を直
接平均値計算回路１８４に結合すればよい。

【００５７】

【発明の効果】要するに、本発明の方法および装置は計
算機的に効率がよくかつより高い次数の形式に通常関連
する高度のろ波（ｈｅａｖｙ ｆｉｌｔｅｒｉｎｇ）と
共に動作する。本ロック検出器は実数および複素入力に
対して計算を行いかつ従って広範囲の変調形式に対応で
きる。本発明は単純な２進位相シフトキー（ＰＳＫ）か
ら２５６−ＱＡＭ（直交振幅変調）に及ぶ変調機構に加
えてオフセットおよびノンオフセット変調形式と共に動
作する。

【００５８】本ロック検出器はアナログまたはデジタル
回路のいずれでも実施でき、広い範囲のデータ同期装置
の用途に適用可能である。それは除算のような計算機集
約的な動作を必要とせず、従って最小数のゲートによっ
て実施できかつ従って比較的少ない電力および半導体チ
ップ領域を消費し、かつ比較的低コストである。

【００５９】当業者には開示された発明は数多くの方法
で変更できかつ上で特に述べかつ説明した好ましい形式
以外の数多くの実施形態を取り得ることは明らかであろ
う。例えば、本発明はデジタル回路またはプログラムさ
れたデジタルコンピュータのいずれでも実施できる。さ
らに、前記平均値計算回路およびラッチは前記ロック検
出回路内の任意の適切な場所に配置することができる。
さらに、非線形機能を行う任意の適切な信号処理回路も
適切に使用することができ、例えば平方、フォースロー
関数、その他を使用できる。

【００６０】従って、添付の特許請求の範囲は本発明の
真の精神および範囲内にある発明のすべてを変更をカバ
ーするものと考える。

【図面の簡単な説明】

【図１】本発明に係わるロック検出器を使用するサンプ
ルシステムを示すブロック図である。

【図２】本発明に係わるロック指示を発生する方法を示
す流れ図である。

【図３】本発明に係わるロック指示を発生する方法を示
すより詳細な流れ図である。

【図４】本発明の好ましい実施形態に係わるロック指示
を発生する方法を示す流れ図である。

【図５】本発明の好ましい実施形態に係わるロック検出
回路を示すブロック図である。

【符号の説明】

１０ 入力端子 １２ 復調器 １３ サンプラ １４，１５，２２ 出力端子 １６ タイミングエラー推定装置 １７ ロック検出器 １８ デジタルループフィルタ ２０ デジタルクロック発生器 １４５，１６５ 入力ライン １４６，１６６ 遅延回路 １４７，１６０，１６７，１８０，１８２ 加算回路 １４８，１５８，１６８，１７８ ラッチ １４９，１５９，１６９，１７９ 絶対値回路 １８４ 平均値計算または推定回路 １８６ 比較器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・アレクサンダー・バッチャー アメリカ合衆国アリゾナ州85284、テンプ、 イースト・ミーナ・レーン 1545

Claims (5)

【特許請求の範囲】
1. 【請求項１】 復調された一連のデータシンボルに応答
   する遅延回路（１４６）、 加算回路（１４７）、 サンプラ（１４８，１５８）、そして信号処理装置（１
   ４９，１５９）、 を具備するデータ同期装置のロック検出器（１７）にお
   ける、ロック検出信号を発生する方法であって、 前記遅延回路（１４６）が遅延された、復調された一連
   のデータシンボルを提供する段階（３０）、 前記加算回路（１４７）が前記遅延された、復調された
   一連のデータシンボルにかつ前記復調された一連のデー
   タシンボルに応答し、かつ差分信号を発生する段階（３
   ２）、 前記サンプラ（１４８，１５８）が前記差分信号に応答
   しかつオンタイム差分信号および遅延時間差分信号を発
   生する段階（３４）、 前記信号処理装置（１４９，１５９）が非線形関数を前
   記オンタイム差分信号にかつ前記遅延時間差分信号に適
   用してロック指示を生成する段階、 を具備することを特徴とするロック検出信号を発生する
   方法。
2. 【請求項２】 第１および第２の遅延回路（１４６，１
   ６６）、 第１、第２および第３の加算回路（１４７，１６７，１
   ８２）、 第１および第２のサンプラ（１４８，１５８，１６８，
   １７８）、 第１および第２の信号処理装置（１４９，１５９，１６
   ９，１７９）、そして比較器（１８６）、 を具備するデータ同期装置のロック検出器における、ロ
   ック検出信号を発生する方法であって、 （ａ）前記第１の遅延回路（１４６）が実数成分を備え
   た復調された一連のデータシンボルに応答しかつ前記実
   数成分に対する遅延され、復調されたシーケンスＩのデ
   ータシンボルを提供する段階、 （ｂ）前記第２の遅延回路（１６６）が虚数成分を備え
   た復調された一連のデータシンボルに応答しかつ前記虚
   数成分に対する遅延された、復調されたシーケンスＱの
   データシンボルを提供する段階、 （ｃ）前記第１の加算回路（１４７）が前記遅延され
   た、復調されたシーケンスＩにかつ前記復調されたシー
   ケンスＩに応答し、かつ第１の差分信号を発生する段階
   （４４）、 （ｄ）前記第２の加算回路（１６７）が前記遅延され、
   復調されたシーケンスＱにかつ前記復調されたシーケン
   スＱに応答し、かつ第２の差分信号を発生する段階（４
   ６）、 （ｅ）前記第１のサンプラ（１４８，１５８）が前記第
   １の差分信号に応答しかつオンタイム第１差分信号およ
   び遅延時間第１差分信号を発生する段階、 （ｆ）前記第２のサンプラ（１６８，１７８）が前記第
   ２の差分信号に応答しかつオンタイム第２差分信号およ
   び遅延時間第２差分信号を発生する段階、 （ｇ）前記第１の信号処理装置（１４９，１５９）が前
   記オンタイム第１差分信号にかつ前記遅延時間第１差分
   信号に非線形関数を適用して（５２）前記実数成分に対
   するロック指示を提供する段階、 （ｈ）前記第２の信号処理装置（１６９，１７９）が前
   記オンタイム第２差分信号にかつ前記遅延時間第２差分
   信号に非線形関数を適用して前記虚数成分に対するロッ
   ク指示を生成する段階、 （ｉ）前記第３の加算回路（１８２）が前記ロック指示
   に応答しかつ和信号を発生する段階（５６）、そして （ｊ）前記比較器（１８６）が前記和信号にかつあるし
   きい値に応答し、かつ前記和信号が前記しきい値と異な
   っていればロック出力を発生する段階（５８）、 を具備することを特徴とするロック検出信号の発生方
   法。
3. 【請求項３】 前記データ同期装置のロック検出器（１
   ７）はさらに平均回路（１８４）を具備し、かつ前記方
   法は、 （ｋ）前記段階（ａ）〜（ｉ）を所定の数のサイクル反
   復する段階、 （ｌ）前記平均回路（１８４）が前記サイクルの間に発
   生される前記和信号の値の平均を決定する段階（１０
   ８）、 を具備し、前記段階（ｊ）において前記比較器（１８
   ６）は前記和信号の値の平均にかつ前記しきい値に応答
   することを特徴とする請求項２に記載の方法。
4. 【請求項４】 復調された一連のデータシンボルに応答
   するデータ同期装置のロック検出器（１７）であって、 前記復調された一連のデータシンボルに応答する遅延回
   路（１４６）であって、該遅延回路は遅延され、復調さ
   れた一連のデータシンボルを提供する（３０）もの、 前記遅延され、復調された一連のデータシンボルにかつ
   前記復調された一連のデータシンボルに応答し、かつ差
   分信号を発生する（３２）加算回路（１４７）、 前記差分信号に応答しかつオンタイム差分信号および遅
   延時間差分信号を発生する（３４）サンプラ（１４８，
   １５８）、そして前記オンタイム差分信号にかつ前記遅
   延時間差分信号に非線形関数を適用してロック指示を提
   供する（３６）信号処理装置（１４９，１５９）、 を具備することを特徴とするデータ同期装置のロック検
   出器（１７）。
5. 【請求項５】 データ同期装置のロック検出器（１７）
   であって、第１および第２の遅延回路（１４６，１６
   ６）であって、前記第１の遅延回路は実数成分を備えた
   データシンボルの復調されたシーケンスに応答しかつ前
   記実数成分に対するデータシンボルの遅延され、復調さ
   れたシーケンスＩを提供し（４０）、かつ前記第２の遅
   延回路は虚数成分を備えたデータシンボルの復調された
   シーケンスに応答しかつ前記虚数成分に対するデータシ
   ンボルの遅延され、復調されたシーケンスＱを提供する
   （４２）もの、 第１および第２の加算回路（１４７，１６７）であっ
   て、前記第１の加算回路は前記遅延され、復調されたシ
   ーケンスＩにかつ前記復調されたシーケンスＩに応答
   し、かつ第１の差分信号を発生し（４４）、かつ前記第
   ２の加算回路は前記遅延され、復調されたシーケンスＱ
   にかつ前記復調されたシーケンスＱに応答し、かつ第２
   の差分信号を発生する（４６）もの、 第１および第２のサンプラ（１４８，１５８，１６８，
   １７８）であって、前記第１のサンプラは前記第１の差
   分信号に応答しかつオンタイム第１差分信号および遅延
   時間第１差分信号を発生し、かつ前記第２のサンプラは
   前記第２の差分信号に応答しかつオンタイム第２差分信
   号および遅延時間第２差分信号を発生する（５０）も
   の、 信号処理装置（１４９，１５９）であって、該信号処理
   装置は前記オンタイム第１差分信号にかつ前記遅延時間
   第１差分信号に非線形関数を適用して（５２）前記実数
   成分に対するロック指示を生成し、かつ前記信号処理装
   置は前記オンタイム第２差分信号にかつ前記遅延時間第
   ２差分信号に非線形関数を適用して（５４）前記虚数成
   分に対するロック指示を生成するもの、 第３の加算回路（１８２）であって、該第３の加算回路
   は前記ロック指示に応答しかつ和信号を発生する（５
   ６）もの、そして前記和信号にかつあるしきい値に応答
   し、かつ前記和信号が前記しきい値と異なっていればロ
   ック出力を発生する（５８）比較器（１８６）、 を具備することを特徴とするデータ同期装置のロック検
   出器（１７）。