JPH09219514A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09219514A JPH09219514A JP2393396A JP2393396A JPH09219514A JP H09219514 A JPH09219514 A JP H09219514A JP 2393396 A JP2393396 A JP 2393396A JP 2393396 A JP2393396 A JP 2393396A JP H09219514 A JPH09219514 A JP H09219514A
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Abstract
(57)【要約】
【課題】 抵抗値がほぼ均一でかつ低抵抗のシリサイド
膜を形成する。 【解決手段】 第１工程にてシリコン系材料からなる基
体１０表面に還元性を有する金属からなる還元金属膜１
を形成し、第２工程にて還元金属膜１を除去する。次い
で第３工程にて、基体１０表面にシリサイド膜３を形成
するためのシリサイド用金属膜２を形成し、第４工程に
て熱処理により、基体１０とシリサイド用金属膜２とを
シリサイド化反応させてシリサイド膜３を得る。そして
上記第２工程から第３工程までの間を連続して、非酸化
性でありかつ非窒化性である雰囲気とする。
膜を形成する。 【解決手段】 第１工程にてシリコン系材料からなる基
体１０表面に還元性を有する金属からなる還元金属膜１
を形成し、第２工程にて還元金属膜１を除去する。次い
で第３工程にて、基体１０表面にシリサイド膜３を形成
するためのシリサイド用金属膜２を形成し、第４工程に
て熱処理により、基体１０とシリサイド用金属膜２とを
シリサイド化反応させてシリサイド膜３を得る。そして
上記第２工程から第３工程までの間を連続して、非酸化
性でありかつ非窒化性である雰囲気とする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、サリサイドプロセスなどに適用される半
導体装置の製造方法に関するものである。
造方法に関し、サリサイドプロセスなどに適用される半
導体装置の製造方法に関するものである。
【０００２】
【従来の技術】昨今のデバイスの低抵抗化、高速化の要
望を受けて、ゲート、およびソース拡散層，ドレイン拡
散層（以下、ソース／ドレインと記す）上に低抵抗シリ
サイド膜を自己整合的に形成する、いわゆるサリサイド
（Self-Aligned Silicide;SALICIDE) プロセスが注目さ
れてる。また、デバイスの高集積化に伴って、拡散層の
深さがより浅くなる傾向にあり、その上に形成されるシ
リサイド膜もより薄膜化しなければならない状況にあ
る。
望を受けて、ゲート、およびソース拡散層，ドレイン拡
散層（以下、ソース／ドレインと記す）上に低抵抗シリ
サイド膜を自己整合的に形成する、いわゆるサリサイド
（Self-Aligned Silicide;SALICIDE) プロセスが注目さ
れてる。また、デバイスの高集積化に伴って、拡散層の
深さがより浅くなる傾向にあり、その上に形成されるシ
リサイド膜もより薄膜化しなければならない状況にあ
る。
【０００３】図３は従来のＭＯＳ型トランジスタからな
る半導体装置の製造において、特にサリサイドプロセス
を工程順に示した断面図である。サリサイドプロセスを
行うにあたっては、予め、図３（ａ）に示す基体１０を
用意する。この基体１０には、フィールド酸化膜１２で
囲まれた領域のシリコン（Ｓｉ）基板１１上に、ポリシ
リコン（Poly−Ｓｉ）からなるゲート電極１３が形成さ
れ、かつＳｉ基板１１の表層側にソース／ドレイン１４
が形成されている。またゲート電極１４の側壁部に，酸
化シリコン（ＳｉＯ2 ）からなるサイドウォール１５が
形成されている。
る半導体装置の製造において、特にサリサイドプロセス
を工程順に示した断面図である。サリサイドプロセスを
行うにあたっては、予め、図３（ａ）に示す基体１０を
用意する。この基体１０には、フィールド酸化膜１２で
囲まれた領域のシリコン（Ｓｉ）基板１１上に、ポリシ
リコン（Poly−Ｓｉ）からなるゲート電極１３が形成さ
れ、かつＳｉ基板１１の表層側にソース／ドレイン１４
が形成されている。またゲート電極１４の側壁部に，酸
化シリコン（ＳｉＯ2 ）からなるサイドウォール１５が
形成されている。
【０００４】サリサイドプロセスの第１工程は、上記の
ごとくゲート電極１２およびソース／ドレイン１３が形
成された基体１０の全面に、図３（ｂ）に示すように、
一様に金属膜を１６を成膜することから始まる。通常、
この金属膜１６はチタン（Ｔｉ）膜、コバルト（Ｃｏ）
膜、あるいはニッケル（Ｎｉ）膜である。次いで、第１
回目の熱処理としてＲＴＡ（Rapid Thermal Annealing)
処理を施す。このことにより、ゲート電極１３のPoly−
Ｓｉ，ソース／ドレイン１４表層部のＳｉと、金属膜１
６の金属とをそれぞれシリサイド化反応させ、図３
（ｃ）に示すようにゲート電極１３の上面とソース／ド
レイン１４の表層部とにそれぞれシリサイド膜１７を形
成する。このように、シリサイド膜１７は金属膜１６と
シリコンとが接した部分にのみ形成される一方、金属膜
１６とＳｉＯ2 とが反応し難いため、ＳｉＯ2 からなる
フィールド酸化膜１２およびサイドウォール１５の表面
上には形成されない。
ごとくゲート電極１２およびソース／ドレイン１３が形
成された基体１０の全面に、図３（ｂ）に示すように、
一様に金属膜を１６を成膜することから始まる。通常、
この金属膜１６はチタン（Ｔｉ）膜、コバルト（Ｃｏ）
膜、あるいはニッケル（Ｎｉ）膜である。次いで、第１
回目の熱処理としてＲＴＡ（Rapid Thermal Annealing)
処理を施す。このことにより、ゲート電極１３のPoly−
Ｓｉ，ソース／ドレイン１４表層部のＳｉと、金属膜１
６の金属とをそれぞれシリサイド化反応させ、図３
（ｃ）に示すようにゲート電極１３の上面とソース／ド
レイン１４の表層部とにそれぞれシリサイド膜１７を形
成する。このように、シリサイド膜１７は金属膜１６と
シリコンとが接した部分にのみ形成される一方、金属膜
１６とＳｉＯ2 とが反応し難いため、ＳｉＯ2 からなる
フィールド酸化膜１２およびサイドウォール１５の表面
上には形成されない。
【０００５】続いて図３（ｄ）に示すように、選択エッ
チングにより、フィールド酸化膜１２およびサイドウォ
ール１５の表面上のシリサイド化されなかった未反応の
金属膜１６を除去する。そして、シリサイド膜１７を低
抵抗化するため、第１回目よりも高温の熱処理である第
２回目のＲＴＡ処理を行う。以上の工程によって、ゲー
ト電極１３上とソース／ドレイン１４の表層部とに低抵
抗のシリサイド膜１７が形成される。
チングにより、フィールド酸化膜１２およびサイドウォ
ール１５の表面上のシリサイド化されなかった未反応の
金属膜１６を除去する。そして、シリサイド膜１７を低
抵抗化するため、第１回目よりも高温の熱処理である第
２回目のＲＴＡ処理を行う。以上の工程によって、ゲー
ト電極１３上とソース／ドレイン１４の表層部とに低抵
抗のシリサイド膜１７が形成される。
【０００６】なお、従来の半導体装置の製造では、図３
（ｂ）に示す金属膜１６の成膜に先立ち、基体１０表面
を洗浄する処理を行って、基体１０のＳｉが露出してい
る表面、すなわちゲート電極１３上とソース／ドレイン
１４の表層部とに形成された自然酸化膜を除去してい
る。
（ｂ）に示す金属膜１６の成膜に先立ち、基体１０表面
を洗浄する処理を行って、基体１０のＳｉが露出してい
る表面、すなわちゲート電極１３上とソース／ドレイン
１４の表層部とに形成された自然酸化膜を除去してい
る。
【０００７】
【発明が解決しようとする課題】ところが、従来の半導
体装置の製造方法では、図３に示したサリサイドプロセ
スにおける金属膜１６の成膜前に、基体１０表面を洗浄
しても、その後、金属膜１６の成膜装置のチャンバー内
に基体１０を配置するまでに基体１０表面が大気にさら
される。したがって実際には、洗浄後においても、図３
（ｂ）に示すようにゲート電極１３上とソース／ドレイ
ン１４の表層部とに薄い自然酸化膜１８が存在し、よっ
てこの自然酸化膜１８上に金属膜１６が成膜されてしま
う。
体装置の製造方法では、図３に示したサリサイドプロセ
スにおける金属膜１６の成膜前に、基体１０表面を洗浄
しても、その後、金属膜１６の成膜装置のチャンバー内
に基体１０を配置するまでに基体１０表面が大気にさら
される。したがって実際には、洗浄後においても、図３
（ｂ）に示すようにゲート電極１３上とソース／ドレイ
ン１４の表層部とに薄い自然酸化膜１８が存在し、よっ
てこの自然酸化膜１８上に金属膜１６が成膜されてしま
う。
【０００８】前述したごとく、シリサイド化反応はＳｉ
Ｏ2 膜上で起こり難いので、熱処理時には図４に示すよ
うに、自然酸化膜１８の膜厚の薄い部分から反応が進行
し、シリサイド膜１７ａを形成する。その結果、抵抗値
が不均一でかつ酸素を多量に含んだ高抵抗のシリサイド
膜１７が形成されてしまう。この現象は、金属膜１６が
薄いほど顕著であり、今後の高集積デバイスで一層問題
となる。したがって、抵抗値がほぼ均一でかつ低抵抗の
シリサイド膜を形成できる半導体装置の開発が切望され
ている。
Ｏ2 膜上で起こり難いので、熱処理時には図４に示すよ
うに、自然酸化膜１８の膜厚の薄い部分から反応が進行
し、シリサイド膜１７ａを形成する。その結果、抵抗値
が不均一でかつ酸素を多量に含んだ高抵抗のシリサイド
膜１７が形成されてしまう。この現象は、金属膜１６が
薄いほど顕著であり、今後の高集積デバイスで一層問題
となる。したがって、抵抗値がほぼ均一でかつ低抵抗の
シリサイド膜を形成できる半導体装置の開発が切望され
ている。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、上記課題を解決するために、第１工程に
てＳｉ系材料からなる基体表面に還元性を有する金属か
らなる還元金属膜を形成し、第２工程にて基体表面に存
在する自然酸化膜を還元した還元金属膜を除去する。次
いで第３工程にて、基体表面にシリサイド膜を形成する
ためのシリサイド用金属膜を形成し、第４工程にて熱処
理により、基体とシリサイド用金属膜とをシリサイド化
反応させてシリサイド膜を得る。そして上記第２工程か
ら第３工程までの間を連続して、非酸化性でありかつ非
窒化性である雰囲気とする。
の製造方法は、上記課題を解決するために、第１工程に
てＳｉ系材料からなる基体表面に還元性を有する金属か
らなる還元金属膜を形成し、第２工程にて基体表面に存
在する自然酸化膜を還元した還元金属膜を除去する。次
いで第３工程にて、基体表面にシリサイド膜を形成する
ためのシリサイド用金属膜を形成し、第４工程にて熱処
理により、基体とシリサイド用金属膜とをシリサイド化
反応させてシリサイド膜を得る。そして上記第２工程か
ら第３工程までの間を連続して、非酸化性でありかつ非
窒化性である雰囲気とする。
【００１０】この発明では、基体表面に還元金属膜を形
成すると、基体表面に存在する自然酸化膜のＳｉＯ2 が
還元金属膜の金属によって還元される反応が進行し、Ｓ
ｉと金属酸化物とが生成する。次いで第２工程にて還元
金属膜の除去を行うことで、生成した金属酸化物も除去
され、表面に自然酸化膜が存在しない基体が得られる。
そして、上記の還元金属膜の形成と除去とを、第３工程
のシリサイド用金属膜の形成に先立って行うため、基体
表面に直に接した状態でシリサイド用金属膜が成膜され
る。また第２工程から第３工程までの間を連続して非酸
化性でありかつ非窒化性である雰囲気としているため、
第２工程、第３工程およびこれらの間で、基体表面に自
然酸化膜が形成されることが防止される。よって、熱処
理時にはシリサイド化反応が均一に進行する。
成すると、基体表面に存在する自然酸化膜のＳｉＯ2 が
還元金属膜の金属によって還元される反応が進行し、Ｓ
ｉと金属酸化物とが生成する。次いで第２工程にて還元
金属膜の除去を行うことで、生成した金属酸化物も除去
され、表面に自然酸化膜が存在しない基体が得られる。
そして、上記の還元金属膜の形成と除去とを、第３工程
のシリサイド用金属膜の形成に先立って行うため、基体
表面に直に接した状態でシリサイド用金属膜が成膜され
る。また第２工程から第３工程までの間を連続して非酸
化性でありかつ非窒化性である雰囲気としているため、
第２工程、第３工程およびこれらの間で、基体表面に自
然酸化膜が形成されることが防止される。よって、熱処
理時にはシリサイド化反応が均一に進行する。
【００１１】
【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の実施の形態を図面に基づいて説明する。な
お、図において従来例と同一の形成要素には同一の符号
を付して説明を省略する。 図１（ａ）〜（ｄ）および
図２（ｅ），（ｆ）は、本発明の一実施形態を工程順に
示す要部側断面図であり、本発明をＭＯＳ型トランジス
タの製造における特にサリサイドの形成に適用した例を
示したものである。サリサイドを形成するにあたって
は、予め、従来法と同様に、Ｓｉ基板１１上にゲート電
極１３が形成されるとともに、Ｓｉ基板１１の表層側に
ソース／ドレイン１４が形成された、Ｓｉ系材料からな
る基体１０を用意する（図３（ａ）参照）。
製造方法の実施の形態を図面に基づいて説明する。な
お、図において従来例と同一の形成要素には同一の符号
を付して説明を省略する。 図１（ａ）〜（ｄ）および
図２（ｅ），（ｆ）は、本発明の一実施形態を工程順に
示す要部側断面図であり、本発明をＭＯＳ型トランジス
タの製造における特にサリサイドの形成に適用した例を
示したものである。サリサイドを形成するにあたって
は、予め、従来法と同様に、Ｓｉ基板１１上にゲート電
極１３が形成されるとともに、Ｓｉ基板１１の表層側に
ソース／ドレイン１４が形成された、Ｓｉ系材料からな
る基体１０を用意する（図３（ａ）参照）。
【００１２】そしてまず、図１（ａ）に示す第１工程に
て、例えばスパッタリング法により基体１０の全面に、
還元性を有する金属からなる還元金属膜１を成膜する。
この工程は、非酸化性でありかつ非窒化性である雰囲気
にて行う。ここで非酸化性である雰囲気とは、基体１０
表面のＳｉが酸化されない雰囲気であり、非窒化性であ
る雰囲気とは、基体１０表面のＳｉに窒素原子が吸着さ
れたりそのＳｉが窒化されない雰囲気である。また還元
金属膜１を構成する金属としては、還元性を有し、かつ
半導体装置に悪影響を与えないものであれば特に限定さ
れない。このような金属として、例えばＴｉ、ジルコニ
ウム（Ｚｒ）が挙げられる。
て、例えばスパッタリング法により基体１０の全面に、
還元性を有する金属からなる還元金属膜１を成膜する。
この工程は、非酸化性でありかつ非窒化性である雰囲気
にて行う。ここで非酸化性である雰囲気とは、基体１０
表面のＳｉが酸化されない雰囲気であり、非窒化性であ
る雰囲気とは、基体１０表面のＳｉに窒素原子が吸着さ
れたりそのＳｉが窒化されない雰囲気である。また還元
金属膜１を構成する金属としては、還元性を有し、かつ
半導体装置に悪影響を与えないものであれば特に限定さ
れない。このような金属として、例えばＴｉ、ジルコニ
ウム（Ｚｒ）が挙げられる。
【００１３】従来と同様、還元金属膜１を成膜するため
の装置内に基体１０を配置するまでに、基体１０表面の
Ｓｉが露出している箇所、つまりゲート電極１３上とソ
ース／ドレイン１４の表層部とにはわずかに自然酸化膜
１８が形成される。このため、上記還元金属膜１の成膜
に際しては、ゲート電極１３およびソース／ドレイン１
４位置において、自然酸化膜１８のＳｉＯ2 と還元金属
膜１の金属とが接触し、当該金属がＳｉＯ2 を還元する
反応が進行する。一例として、還元金属膜１の金属がＴ
ｉである場合のＳｉＯ2 とＴｉとの反応を下記式に示
す。
の装置内に基体１０を配置するまでに、基体１０表面の
Ｓｉが露出している箇所、つまりゲート電極１３上とソ
ース／ドレイン１４の表層部とにはわずかに自然酸化膜
１８が形成される。このため、上記還元金属膜１の成膜
に際しては、ゲート電極１３およびソース／ドレイン１
４位置において、自然酸化膜１８のＳｉＯ2 と還元金属
膜１の金属とが接触し、当該金属がＳｉＯ2 を還元する
反応が進行する。一例として、還元金属膜１の金属がＴ
ｉである場合のＳｉＯ2 とＴｉとの反応を下記式に示
す。
【００１４】
【化１】 Ｔｉ（ｓ）＋ＳｉＯ2 （ｓ）＝Ｓｉ（ｓ）＋ＴｉＯ2 ΔＧ＝−７kcal この式で、Ｇはギブスの自由エネルギーと言われるもの
で、ΔＧ（反応前後のギブスの自由エネルギーの差）が
負の値で、かつその絶対値が大きいほど反応が進行し易
い。ＴｉとＳｉＯ2 とが接した場合、ΔＧが−７kcalと
負の値を取るので、ＴｉによってＳｉＯ2 が還元される
反応が進行し、ＳｉとＴｉの酸化物（ＴｉＯ2 ）とが生
成する。なお、還元金属膜１の金属がＺｒである場合
も、ΔＧの値が異なるが、Ｔｉの場合と同様の反応が生
じる。
で、ΔＧ（反応前後のギブスの自由エネルギーの差）が
負の値で、かつその絶対値が大きいほど反応が進行し易
い。ＴｉとＳｉＯ2 とが接した場合、ΔＧが−７kcalと
負の値を取るので、ＴｉによってＳｉＯ2 が還元される
反応が進行し、ＳｉとＴｉの酸化物（ＴｉＯ2 ）とが生
成する。なお、還元金属膜１の金属がＺｒである場合
も、ΔＧの値が異なるが、Ｔｉの場合と同様の反応が生
じる。
【００１５】上記式に示した還元反応が進行する還元金
属膜１のスパッタリング法による成膜条件の一例を下記
に示す。 プロセスガスおよびその流量：Ａｒ＝１００ｓｃｃｍ 雰囲気圧力 ：０．４Ｐａ ＤＣパワー ：０．５ｋＷ 基体加熱温度 ：１５０℃ 膜厚 ：５ｎｍ この成膜条件にも示したように、特に基体１０の加熱温
度が１５０℃以上であると、上記したΔＧの絶対値が大
きくなり、還元反応が進行し易くなる。よって還元金属
膜１の成膜は、基体１０を１５０℃以上の温度で加熱し
た条件で行うことが好ましい。
属膜１のスパッタリング法による成膜条件の一例を下記
に示す。 プロセスガスおよびその流量：Ａｒ＝１００ｓｃｃｍ 雰囲気圧力 ：０．４Ｐａ ＤＣパワー ：０．５ｋＷ 基体加熱温度 ：１５０℃ 膜厚 ：５ｎｍ この成膜条件にも示したように、特に基体１０の加熱温
度が１５０℃以上であると、上記したΔＧの絶対値が大
きくなり、還元反応が進行し易くなる。よって還元金属
膜１の成膜は、基体１０を１５０℃以上の温度で加熱し
た条件で行うことが好ましい。
【００１６】還元金属膜１の成膜後は、図１（ｂ）に示
す第２工程を行う。第２工程では、非酸化性でありかつ
非窒化性である雰囲気にて、自然酸化膜１８を還元した
還元金属膜１の除去を行う。本実施形態では、非酸化性
でありかつ非窒化性である雰囲気とし、還元金属膜１の
成膜に用いた装置内を大気開放することなく、同じ装置
内で還元金属膜１の除去を行う。この場合、ソフトエッ
チングなど、Ｓｉ基板１１にダメージが入らないような
方法を用いる。エッチングによる還元金属膜１の除去条
件の一例を以下に示す。
す第２工程を行う。第２工程では、非酸化性でありかつ
非窒化性である雰囲気にて、自然酸化膜１８を還元した
還元金属膜１の除去を行う。本実施形態では、非酸化性
でありかつ非窒化性である雰囲気とし、還元金属膜１の
成膜に用いた装置内を大気開放することなく、同じ装置
内で還元金属膜１の除去を行う。この場合、ソフトエッ
チングなど、Ｓｉ基板１１にダメージが入らないような
方法を用いる。エッチングによる還元金属膜１の除去条
件の一例を以下に示す。
【００１７】 エッチングガスおよびその流量：Ａｒ＝５０ｓｃｃｍ 雰囲気圧力 ：０．４Ｐａ ＲＦパワー ：０．３ｋＷ 基体加熱温度 ：４００℃ この工程では、還元金属膜１を除去することで、先に生
成された還元金属膜１の金属の酸化物、例えばＴｉＯ2
も除去され、ゲート電極１３およびソース／ドレイン１
４表層部に自然酸化膜が存在しない基体１０を得ること
ができる。
成された還元金属膜１の金属の酸化物、例えばＴｉＯ2
も除去され、ゲート電極１３およびソース／ドレイン１
４表層部に自然酸化膜が存在しない基体１０を得ること
ができる。
【００１８】第２工程以降は、従来と同様のサリサイド
プロセスを行うが、第２工程から次の図１（ｃ）に示す
第３工程までの間は、非酸化性でありかつ非窒化性であ
る雰囲気を維持する。すなわち、第３工程では、第１工
程、第２工程に用いた装置の内部を大気開放することな
く、同じ装置内にて例えばスパッタリング法により、基
体１０表面にシリサイド膜を形成するためのシリサイド
用金属膜２を形成する。シリサイド用金属膜２として
は、Ｔｉ、Ｃｏ、Ｎｉなどを用いる。
プロセスを行うが、第２工程から次の図１（ｃ）に示す
第３工程までの間は、非酸化性でありかつ非窒化性であ
る雰囲気を維持する。すなわち、第３工程では、第１工
程、第２工程に用いた装置の内部を大気開放することな
く、同じ装置内にて例えばスパッタリング法により、基
体１０表面にシリサイド膜を形成するためのシリサイド
用金属膜２を形成する。シリサイド用金属膜２として
は、Ｔｉ、Ｃｏ、Ｎｉなどを用いる。
【００１９】第２工程から第３工程までの間を同一装置
内で実施しており、第２工程から第３工程までの間を、
連続して非酸化性でありかつ非窒化性である雰囲気に維
持しているため、ゲート電極１３上とソース／ドレイン
１４表層部とに自然酸化膜を形成することなく、基体１
０表面に直に接触した状態でシリサイド用金属膜２を形
成することができる。
内で実施しており、第２工程から第３工程までの間を、
連続して非酸化性でありかつ非窒化性である雰囲気に維
持しているため、ゲート電極１３上とソース／ドレイン
１４表層部とに自然酸化膜を形成することなく、基体１
０表面に直に接触した状態でシリサイド用金属膜２を形
成することができる。
【００２０】ここで、シリサイド用金属膜２の成膜に引
き続き、大気開放することなく同一装置内でこの膜２の
上層に窒化チタン（ＴｉＮ）膜を成膜してもよい。この
場合には、次工程のＲＴＡ処理を行うに先立ち、装置内
を大気開放してもシリサイド用金属膜２が大気に直接触
れないため、後述するごとく形成するシリサイド膜中の
酸素をより低減することができる。
き続き、大気開放することなく同一装置内でこの膜２の
上層に窒化チタン（ＴｉＮ）膜を成膜してもよい。この
場合には、次工程のＲＴＡ処理を行うに先立ち、装置内
を大気開放してもシリサイド用金属膜２が大気に直接触
れないため、後述するごとく形成するシリサイド膜中の
酸素をより低減することができる。
【００２１】スパッタリング法を用いたシリサイド用金
属膜２の成膜条件およびＴｉＮ膜の成膜条件の一例をそ
れぞれ下記に示す。 シリサイド用金属膜２の成膜条件； プロセスガスおよびその流量：Ａｒ＝１００ｓｃｃｍ 雰囲気圧力 ：０．４Ｐａ ＤＣパワー ：０．５ｋＷ 基体加熱温度 ：１５０℃ 膜厚 ：１０ｎｍ ＴｉＮ膜の成膜条件； プロセスガスおよびその流量：Ａｒ／Ｎ2＝３０ｓｃｃ
ｍ／１００ｓｃｃｍ 雰囲気圧力 ：０．４Ｐａ ＤＣパワー ：１ｋＷ 基体加熱温度 ：１５０℃ 膜厚 ：２０ｎｍ
属膜２の成膜条件およびＴｉＮ膜の成膜条件の一例をそ
れぞれ下記に示す。 シリサイド用金属膜２の成膜条件； プロセスガスおよびその流量：Ａｒ＝１００ｓｃｃｍ 雰囲気圧力 ：０．４Ｐａ ＤＣパワー ：０．５ｋＷ 基体加熱温度 ：１５０℃ 膜厚 ：１０ｎｍ ＴｉＮ膜の成膜条件； プロセスガスおよびその流量：Ａｒ／Ｎ2＝３０ｓｃｃ
ｍ／１００ｓｃｃｍ 雰囲気圧力 ：０．４Ｐａ ＤＣパワー ：１ｋＷ 基体加熱温度 ：１５０℃ 膜厚 ：２０ｎｍ
【００２２】次に第４工程では従来と同様、熱処理とし
て第１回目のＲＴＡ処理を行い、ゲート電極１３のPoly
−Ｓｉ，ソース／ドレイン１４表層部のＳｉと、シリサ
イド用金属膜２の金属とをそれぞれシリサイド化反応さ
せる。このことにより、図１（ｄ）に示すようにゲート
電極１３の上面とソース／ドレイン１４の表層部とにそ
れぞれシリサイド膜３が形成される。前述したように、
ゲート電極１３上とソース／ドレイン１４表層部とに、
シリサイド用金属膜２が直に形成されており、これらの
界面に自然酸化膜が存在しないため、上記シリサイド化
反応がほぼ均一に進行し、抵抗値がほぼ均一なシリサイ
ド膜３を形成することができる。また界面に自然酸化膜
が存在しないため、酸素含有量の少ない低抵抗のシリサ
イド膜３に形成することができる。
て第１回目のＲＴＡ処理を行い、ゲート電極１３のPoly
−Ｓｉ，ソース／ドレイン１４表層部のＳｉと、シリサ
イド用金属膜２の金属とをそれぞれシリサイド化反応さ
せる。このことにより、図１（ｄ）に示すようにゲート
電極１３の上面とソース／ドレイン１４の表層部とにそ
れぞれシリサイド膜３が形成される。前述したように、
ゲート電極１３上とソース／ドレイン１４表層部とに、
シリサイド用金属膜２が直に形成されており、これらの
界面に自然酸化膜が存在しないため、上記シリサイド化
反応がほぼ均一に進行し、抵抗値がほぼ均一なシリサイ
ド膜３を形成することができる。また界面に自然酸化膜
が存在しないため、酸素含有量の少ない低抵抗のシリサ
イド膜３に形成することができる。
【００２３】第４工程後は、従来と同様にして、選択エ
ッチングにより、図２（ｅ）に示すように、フィールド
酸化膜１２およびサイドウォール１５の表面上のシリサ
イド化されなかった未反応のシリサイド用金属膜２を除
去する。そして、第１回目よりも高温の熱処理である第
２回目のＲＴＡ処理を行って、図２（ｆ）に示すように
低抵抗なシリサイド膜３を形成する。
ッチングにより、図２（ｅ）に示すように、フィールド
酸化膜１２およびサイドウォール１５の表面上のシリサ
イド化されなかった未反応のシリサイド用金属膜２を除
去する。そして、第１回目よりも高温の熱処理である第
２回目のＲＴＡ処理を行って、図２（ｆ）に示すように
低抵抗なシリサイド膜３を形成する。
【００２４】このように本実施形態では、ゲート電極１
３上とソース／ドレイン１４表層部と、シリサイド用金
属膜２との界面に自然酸化膜を形成させることなく、シ
リサイド膜３を形成できるので、抵抗値の均一化および
抵抗値の低減を図ることができる。したがって、深さが
０．１μｍ以下の浅い接合上に抵抗値がほぼ均一で低抵
抗のシリサイド膜を形成できるので、本実施形態はデバ
イスの高集積化を図るうえで非常に有効な方法になる。
また還元金属膜１の形成からシリサイド用金属膜２の形
成までを、既存の装置でしかも同一装置内で実施できる
ので、工程が煩雑にならず、簡易に行うことができる。
３上とソース／ドレイン１４表層部と、シリサイド用金
属膜２との界面に自然酸化膜を形成させることなく、シ
リサイド膜３を形成できるので、抵抗値の均一化および
抵抗値の低減を図ることができる。したがって、深さが
０．１μｍ以下の浅い接合上に抵抗値がほぼ均一で低抵
抗のシリサイド膜を形成できるので、本実施形態はデバ
イスの高集積化を図るうえで非常に有効な方法になる。
また還元金属膜１の形成からシリサイド用金属膜２の形
成までを、既存の装置でしかも同一装置内で実施できる
ので、工程が煩雑にならず、簡易に行うことができる。
【００２５】なお、本実施形態では、本発明の基体を、
Ｓｉ基板上にゲート電極が形成され、かつＳｉ基板にソ
ース／ドレインが形成されたものとしたが、Ｓｉ系材料
で形成されていればこの例に限定されない。例えばＳｉ
基板のみであっても、Ｓｉ系材料からなるゲート電極な
どの導電部のみであっても、これらが組み合わされたも
のであってもよい。
Ｓｉ基板上にゲート電極が形成され、かつＳｉ基板にソ
ース／ドレインが形成されたものとしたが、Ｓｉ系材料
で形成されていればこの例に限定されない。例えばＳｉ
基板のみであっても、Ｓｉ系材料からなるゲート電極な
どの導電部のみであっても、これらが組み合わされたも
のであってもよい。
【００２６】
【発明の効果】以上説明したように本発明に係る半導体
装置の製造方法では、第１工程にて基体表面に還元金属
膜を形成して、基体表面に存在する自然酸化膜を還元
し、次いで第２工程にて自然酸化膜を還元した還元金属
膜を除去するので、第３工程では、界面に自然酸化膜が
存在せず、基体表面に直に接するシリサイド用金属膜を
成膜することができる。また第２工程から第３工程まで
の間が連続して非酸化性でありかつ非窒化性である雰囲
気であるため、第２工程、第３工程およびこれらの間で
の、基体表面における自然酸化膜の形成を防止すること
ができる。よって、第４工程の熱処理時には、シリサイ
ド化反応がほぼ均一に進行し、抵抗値がほぼ均一なシリ
サイド膜を形成できるとともに、このシリサイド膜を酸
素含有量の少ない低抵抗の膜に形成できるので、本発明
は、デバイスの高集積化を図るうえで非常に有効な方法
になる。
装置の製造方法では、第１工程にて基体表面に還元金属
膜を形成して、基体表面に存在する自然酸化膜を還元
し、次いで第２工程にて自然酸化膜を還元した還元金属
膜を除去するので、第３工程では、界面に自然酸化膜が
存在せず、基体表面に直に接するシリサイド用金属膜を
成膜することができる。また第２工程から第３工程まで
の間が連続して非酸化性でありかつ非窒化性である雰囲
気であるため、第２工程、第３工程およびこれらの間で
の、基体表面における自然酸化膜の形成を防止すること
ができる。よって、第４工程の熱処理時には、シリサイ
ド化反応がほぼ均一に進行し、抵抗値がほぼ均一なシリ
サイド膜を形成できるとともに、このシリサイド膜を酸
素含有量の少ない低抵抗の膜に形成できるので、本発明
は、デバイスの高集積化を図るうえで非常に有効な方法
になる。
【図１】（ａ）〜（ｄ）は、本発明に係る半導体装置の
製造方法の一実施形態を工程順に示す要部側断面図（そ
の１）である。
製造方法の一実施形態を工程順に示す要部側断面図（そ
の１）である。
【図２】（ｅ），（ｆ）は、本発明に係る半導体装置の
製造方法の一実施形態を工程順に示す要部側断面図（そ
の２）である。
製造方法の一実施形態を工程順に示す要部側断面図（そ
の２）である。
【図３】（ａ）〜（ｄ）は、従来の半導体装置の製造方
法の一例を工程順に示す要部側断面図である。
法の一例を工程順に示す要部側断面図である。
【図４】ＲＴＡ後の図３（ｂ）におけるＡ部の拡大図で
ある。
ある。
１ 還元性金属膜 ２ シリサイド用金属膜 ３
シリサイド膜 １０ 基体
シリサイド膜 １０ 基体
Claims (1)
- 【請求項１】 シリコン系材料からなる基体表面にシリ
サイド膜を形成する半導体装置の製造方法において、 前記基体表面に還元性を有する金属からなる還元金属膜
を形成する第１工程と、 前記還元金属膜を除去する第２工程と、 前記基体表面に前記シリサイド膜を形成するためのシリ
サイド用金属膜を形成する第３工程と、 熱処理によって、前記基体と前記シリサイド用金属膜と
をシリサイド化反応させて前記シリサイド膜を得る第４
工程とを備え、 前記第２工程から前記第３工程までの間が連続して非酸
化性でありかつ非窒化性である雰囲気であることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2393396A JPH09219514A (ja) | 1996-02-09 | 1996-02-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2393396A JPH09219514A (ja) | 1996-02-09 | 1996-02-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219514A true JPH09219514A (ja) | 1997-08-19 |
Family
ID=12124339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2393396A Pending JPH09219514A (ja) | 1996-02-09 | 1996-02-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09219514A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008022027A (ja) * | 1998-12-01 | 2008-01-31 | Samsung Electronics Co Ltd | 半導体装置のセルフアラインシリサイドの形成方法 |
-
1996
- 1996-02-09 JP JP2393396A patent/JPH09219514A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008022027A (ja) * | 1998-12-01 | 2008-01-31 | Samsung Electronics Co Ltd | 半導体装置のセルフアラインシリサイドの形成方法 |
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