JPH09218828A - データ処理システム内の周辺構成要素の分離によるエラー回復 - Google Patents
データ処理システム内の周辺構成要素の分離によるエラー回復Info
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- JPH09218828A JPH09218828A JP8279727A JP27972796A JPH09218828A JP H09218828 A JPH09218828 A JP H09218828A JP 8279727 A JP8279727 A JP 8279727A JP 27972796 A JP27972796 A JP 27972796A JP H09218828 A JPH09218828 A JP H09218828A
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- G06F13/4027—Coupling between buses using bus bridges
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 複数のカードのうちのどれがエラー信号を出
したかをユーザが識別できるようにするためのコンピュ
ータ・システムを提供する。 【解決手段】 エラー信号を出した装置は分離され、エ
ラー条件を有する装置についてのみエラー回復技法（ま
たは再初期設定）が実施される。コンピュータ・システ
ムは、様々な情報バスを相互接続するブリッジ・チップ
と、入出力、メモリなどの特定の機能を実施するカード
を受け入れるための少なくとも１つのコネクタ・スロッ
トとともに、追加の制御論理回路を含む。エラー信号が
存在すると判定されると、システム・ハードウェアは、
エラー信号を出した装置へのリセット信号を活動化し、
保持する。さらに、ブリッジ・チップ内のレジスタの状
況ビットが設定される。次に、エラー信号を出した装置
に対応するデバイス・ドライバが状況ビットを読み取
り、エラーが発生したことを検証し、ブリッジをリセッ
トし、エラー条件を有する装置のみをリセットまたは初
期設定する。
したかをユーザが識別できるようにするためのコンピュ
ータ・システムを提供する。 【解決手段】 エラー信号を出した装置は分離され、エ
ラー条件を有する装置についてのみエラー回復技法（ま
たは再初期設定）が実施される。コンピュータ・システ
ムは、様々な情報バスを相互接続するブリッジ・チップ
と、入出力、メモリなどの特定の機能を実施するカード
を受け入れるための少なくとも１つのコネクタ・スロッ
トとともに、追加の制御論理回路を含む。エラー信号が
存在すると判定されると、システム・ハードウェアは、
エラー信号を出した装置へのリセット信号を活動化し、
保持する。さらに、ブリッジ・チップ内のレジスタの状
況ビットが設定される。次に、エラー信号を出した装置
に対応するデバイス・ドライバが状況ビットを読み取
り、エラーが発生したことを検証し、ブリッジをリセッ
トし、エラー条件を有する装置のみをリセットまたは初
期設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には、中央
演算処理装置（ＣＰＵ）と、特定のシステム機能を実行
するための複数の装置またはカードとを有するコンピュ
ータ・システムに関する。より具体的には、ＣＰＵが装
置の１つのエラー条件を識別し、エラー回復のためにそ
の装置を分離できるようにするシステムを開示する。
演算処理装置（ＣＰＵ）と、特定のシステム機能を実行
するための複数の装置またはカードとを有するコンピュ
ータ・システムに関する。より具体的には、ＣＰＵが装
置の１つのエラー条件を識別し、エラー回復のためにそ
の装置を分離できるようにするシステムを開示する。
【０００２】
【従来の技術】典型的なコンピュータ・システムは、配
線層によって互いに電気的に接続されたメモリ制御装
置、入出力制御装置などの他の特定用途向け集積回路
（ＡＳＩＣ）と、マイクロプロセッサとを含む、システ
ム・ボードを含んでいる。また、多くのコンピュータ
は、カード上のチップをマイクロプロセッサやシステム
・ボード上の他のチップに接続してコンピュータ・シス
テムに追加機能を提供することができる、追加のアダプ
タ・カード用のスロットも含んでいる。ユーザがコンピ
ュータに追加すると思われる典型的な機能としては、拡
張メモリ、ファックス／モデム機能、サウンド・カー
ド、グラフィック・カードなどがある。一般に、システ
ム・ボード上に含まれるスロットは、アダプタ・カード
上の露出タブを受け入れるための導電ランドを有するイ
ンライン電気コネクタを含んでいる。カード上のチップ
の入出力は、このタブに接続される。次に、コネクタ
は、前述の配線層によりマイクロプロセッサなどに電気
的に接続される。
線層によって互いに電気的に接続されたメモリ制御装
置、入出力制御装置などの他の特定用途向け集積回路
（ＡＳＩＣ）と、マイクロプロセッサとを含む、システ
ム・ボードを含んでいる。また、多くのコンピュータ
は、カード上のチップをマイクロプロセッサやシステム
・ボード上の他のチップに接続してコンピュータ・シス
テムに追加機能を提供することができる、追加のアダプ
タ・カード用のスロットも含んでいる。ユーザがコンピ
ュータに追加すると思われる典型的な機能としては、拡
張メモリ、ファックス／モデム機能、サウンド・カー
ド、グラフィック・カードなどがある。一般に、システ
ム・ボード上に含まれるスロットは、アダプタ・カード
上の露出タブを受け入れるための導電ランドを有するイ
ンライン電気コネクタを含んでいる。カード上のチップ
の入出力は、このタブに接続される。次に、コネクタ
は、前述の配線層によりマイクロプロセッサなどに電気
的に接続される。
【０００３】通常、従来のコンピュータ・システムで
は、アダプタ・カードの１つの装置の１つでエラー条件
が発生すると、ＣＰＵはどの装置がエラー信号を発生し
たかを判定することができない。というのは、アダプタ
・カードからのエラー信号が論理ＯＲ演算によって合成
されるからである。したがって、ユーザまたはシステム
管理者は、カードの１つの単一装置だけがエラー条件を
持っている場合でもシステム全体のＩＰＬをリセットし
なければならない。システムがサーバである場合、１つ
のマシン、すなわち、サーバのみのエラーによって多く
のクライアント・システムが影響を受ける可能性がある
ことが分かるだろう。さらに、マルチタスク・クライア
ント・システムでは、複数の機能が同時に行われている
可能性があるので、システムをリセットすると、単一装
置のエラーによってすべてのコンピュータ機能が終了す
る恐れがある。
は、アダプタ・カードの１つの装置の１つでエラー条件
が発生すると、ＣＰＵはどの装置がエラー信号を発生し
たかを判定することができない。というのは、アダプタ
・カードからのエラー信号が論理ＯＲ演算によって合成
されるからである。したがって、ユーザまたはシステム
管理者は、カードの１つの単一装置だけがエラー条件を
持っている場合でもシステム全体のＩＰＬをリセットし
なければならない。システムがサーバである場合、１つ
のマシン、すなわち、サーバのみのエラーによって多く
のクライアント・システムが影響を受ける可能性がある
ことが分かるだろう。さらに、マルチタスク・クライア
ント・システムでは、複数の機能が同時に行われている
可能性があるので、システムをリセットすると、単一装
置のエラーによってすべてのコンピュータ機能が終了す
る恐れがある。
【０００４】したがって、特定のアダプタ・カード上の
どの特定の装置がエラー信号を生成したかをＣＰＵが識
別できるようなシステムの必要性が存在することが分か
るだろう。また、エラー信号を生成する特定の装置に対
してエラー回復技法を実施できるように、エラー信号が
生成されたカードを分離することが望ましいと思われ
る。その結果、エラー信号を出した装置についてエラー
回復動作が実施される間に、残りの装置は通常動作を続
行できるはずである。これは、特定のカードが故障して
いると判定された後でコンピュータのハードウェア構成
を変更することと、その後、コンピュータ・システムに
新しいカードを取り付けることを含むことができる。こ
のようなシステム・ハードウェア構成の変更は、コンピ
ュータ・システムから実際のカバーを取り外し、システ
ム全体の電力を低下させたり、またはコンピュータをオ
フライン化する必要もなく、実施できるはずである。
どの特定の装置がエラー信号を生成したかをＣＰＵが識
別できるようなシステムの必要性が存在することが分か
るだろう。また、エラー信号を生成する特定の装置に対
してエラー回復技法を実施できるように、エラー信号が
生成されたカードを分離することが望ましいと思われ
る。その結果、エラー信号を出した装置についてエラー
回復動作が実施される間に、残りの装置は通常動作を続
行できるはずである。これは、特定のカードが故障して
いると判定された後でコンピュータのハードウェア構成
を変更することと、その後、コンピュータ・システムに
新しいカードを取り付けることを含むことができる。こ
のようなシステム・ハードウェア構成の変更は、コンピ
ュータ・システムから実際のカバーを取り外し、システ
ム全体の電力を低下させたり、またはコンピュータをオ
フライン化する必要もなく、実施できるはずである。
【０００５】
【発明が解決しようとする課題】先行技術とは対照的
に、本発明は、複数のカードのうちのどれがエラー信号
を出したかをユーザが識別できるようにするためのコン
ピュータ・システムを提供する。次に、エラー信号を出
した装置が分離され、エラー条件を有する装置について
のみエラー回復技法が実施される。必要であれば、本発
明では、コンピュータ・システム全体の電力を低下させ
る必要がなく、特定のカードを取り外したり交換するこ
とができるように、個々のコネクタを使用禁止にするこ
ともできる。
に、本発明は、複数のカードのうちのどれがエラー信号
を出したかをユーザが識別できるようにするためのコン
ピュータ・システムを提供する。次に、エラー信号を出
した装置が分離され、エラー条件を有する装置について
のみエラー回復技法が実施される。必要であれば、本発
明では、コンピュータ・システム全体の電力を低下させ
る必要がなく、特定のカードを取り外したり交換するこ
とができるように、個々のコネクタを使用禁止にするこ
ともできる。
【０００６】
【課題を解決するための手段】概して、追加の制御論理
回路を有するコンピュータ・システムには、ブリッジ・
チップと、入出力、メモリなどの特定の機能を実施する
カードを受け入れるための少なくとも１つのコネクタ・
スロットが設けられている。エラー信号が存在すると判
定されると、システム・ハードウェアは、エラー信号を
出した装置へのリセット信号を活動化し、保持する。さ
らに、ブリッジ・チップ内のレジスタの状況ビットが設
定される。次に、エラー信号を出した装置に対応するデ
バイス・ドライバが状況ビットを読み取り、エラーが発
生したことを検証し、ブリッジをリセットし、エラー条
件を有する装置のみをリセットまたは初期設定する。
回路を有するコンピュータ・システムには、ブリッジ・
チップと、入出力、メモリなどの特定の機能を実施する
カードを受け入れるための少なくとも１つのコネクタ・
スロットが設けられている。エラー信号が存在すると判
定されると、システム・ハードウェアは、エラー信号を
出した装置へのリセット信号を活動化し、保持する。さ
らに、ブリッジ・チップ内のレジスタの状況ビットが設
定される。次に、エラー信号を出した装置に対応するデ
バイス・ドライバが状況ビットを読み取り、エラーが発
生したことを検証し、ブリッジをリセットし、エラー条
件を有する装置のみをリセットまたは初期設定する。
【０００７】上記の概要によると、本発明の目的、特
徴、および利点は、添付図面に関連して示される以下の
説明および特許請求の範囲により当業者に明らかになる
だろう。
徴、および利点は、添付図面に関連して示される以下の
説明および特許請求の範囲により当業者に明らかになる
だろう。
【０００８】
【発明の実施の形態】図１を参照すると、同図には、シ
ステム・ボード１と機構またはアダプタ・カード５の斜
視図が示されている。ボード１は、たとえば、ＩＢＭか
ら販売されているＰｏｗｅｒＰＣマイクロプロセッサ
（ＰｏｗｅｒＰＣはＩＢＭの商標である）などのマイク
ロプロセッサ２や、メモリ、入出力制御装置などの他の
特定用途向け集積回路３などの、様々な集積回路チップ
を含んでいる。また、システム・ボード１に接続された
インライン・コネクタ４および４ａも示されている。こ
れらのコネクタは、システム・ボード内に存在する配線
層によりボード１上のＩＣに電気的に接続されている。
コネクタ４および４ａには導電ランド１０が存在し、こ
れがカード上の導電タブと相互接続する。デバイス５と
も呼ばれるカード５は、遠近法で示され、そこに導電タ
ブ９を有する相互接続部８を含んでいる。これらのタブ
９は、システム・ボード１上の様々な構成要素とカード
５上に存在するチップとの間に電気接続ができるよう
に、コネクタ４内のランド１０と接触する。カード５上
のチップ６および７は、コンピュータ・システムに追加
機能を提供するような複数の集積回路のいずれでもよ
い。たとえば、このようなチップ６および７は、メモ
リ、グラフィック・アクセレレータ、数値計算補助プロ
セッサ、モデムなどのＩＣにすることができる。この場
合も、カード５がコネクタ４に挿入されたときにカード
５上のチップ６および７をシステム・ボード上のマイク
ロプロセッサ２およびチップ３と接続するような、配線
層がカード５に存在する。カード５とシステム・ボード
１が、ＦＲ４など、複数の基板のいずれでもよく、それ
がバイアによって互いに接続された導電性かつ交互に絶
縁する材料の層を含むことは、当業者には理解されるだ
ろう。ボード１およびカード５の層は、表面パッドに引
き出され、次に、制御済み崩壊チップ接続（Ｃ４）、は
んだボール接続（ＳＢＣ）ワイヤ結合、表面実装技術
（ＳＭＴ）などの数多くの相互接続方法の１つを使用し
て様々なチップ上の入出力点に接続される。
ステム・ボード１と機構またはアダプタ・カード５の斜
視図が示されている。ボード１は、たとえば、ＩＢＭか
ら販売されているＰｏｗｅｒＰＣマイクロプロセッサ
（ＰｏｗｅｒＰＣはＩＢＭの商標である）などのマイク
ロプロセッサ２や、メモリ、入出力制御装置などの他の
特定用途向け集積回路３などの、様々な集積回路チップ
を含んでいる。また、システム・ボード１に接続された
インライン・コネクタ４および４ａも示されている。こ
れらのコネクタは、システム・ボード内に存在する配線
層によりボード１上のＩＣに電気的に接続されている。
コネクタ４および４ａには導電ランド１０が存在し、こ
れがカード上の導電タブと相互接続する。デバイス５と
も呼ばれるカード５は、遠近法で示され、そこに導電タ
ブ９を有する相互接続部８を含んでいる。これらのタブ
９は、システム・ボード１上の様々な構成要素とカード
５上に存在するチップとの間に電気接続ができるよう
に、コネクタ４内のランド１０と接触する。カード５上
のチップ６および７は、コンピュータ・システムに追加
機能を提供するような複数の集積回路のいずれでもよ
い。たとえば、このようなチップ６および７は、メモ
リ、グラフィック・アクセレレータ、数値計算補助プロ
セッサ、モデムなどのＩＣにすることができる。この場
合も、カード５がコネクタ４に挿入されたときにカード
５上のチップ６および７をシステム・ボード上のマイク
ロプロセッサ２およびチップ３と接続するような、配線
層がカード５に存在する。カード５とシステム・ボード
１が、ＦＲ４など、複数の基板のいずれでもよく、それ
がバイアによって互いに接続された導電性かつ交互に絶
縁する材料の層を含むことは、当業者には理解されるだ
ろう。ボード１およびカード５の層は、表面パッドに引
き出され、次に、制御済み崩壊チップ接続（Ｃ４）、は
んだボール接続（ＳＢＣ）ワイヤ結合、表面実装技術
（ＳＭＴ）などの数多くの相互接続方法の１つを使用し
て様々なチップ上の入出力点に接続される。
【０００９】図２は、本発明のガイド手段の好ましい実
施例を示している。アダプタ・カード５は、図１に関し
て記載したのと同じように導電タブ９を有するものとし
て示されている。さらに、摩擦ばめ、クランプ、ねじ、
その他の取付け手段によりカード５に付加されたカード
・ガイド３１が示されている。ただし、業界で一般的な
半分のサイズのアダプタ・カードを収容するために、ガ
イド３１を短縮するか、またはその他の変更を加えるこ
とができることに留意されたい。全サイズのアダプタ・
カードを使用して本発明について説明するが、本発明の
範囲では半分のサイズのカードが考慮されることに留意
されたい。ガイド３１は、取付け手段３０によってアダ
プタ・カード５の両端に付加された端部２９および２７
を含んでいる。
施例を示している。アダプタ・カード５は、図１に関し
て記載したのと同じように導電タブ９を有するものとし
て示されている。さらに、摩擦ばめ、クランプ、ねじ、
その他の取付け手段によりカード５に付加されたカード
・ガイド３１が示されている。ただし、業界で一般的な
半分のサイズのアダプタ・カードを収容するために、ガ
イド３１を短縮するか、またはその他の変更を加えるこ
とができることに留意されたい。全サイズのアダプタ・
カードを使用して本発明について説明するが、本発明の
範囲では半分のサイズのカードが考慮されることに留意
されたい。ガイド３１は、取付け手段３０によってアダ
プタ・カード５の両端に付加された端部２９および２７
を含んでいる。
【００１０】図４に詳しく示すように、カード・ガイド
３１をスライド式に受け入れるガイド・レール２８が設
けられている。ガイド・レール２８の内部表面にぴった
り合うかまたは適合する少なくとも１つの肩部３３が含
まれている（図４を参照）。ガイド・レール２８には、
ピボット点２４および２５がしっかり付加されている。
ピボット２５は、レバー部２６を有する細長い力伝達部
材２０にも回転式に取り付けられている。第２の力伝達
部材２１は、一方の端ではピボット２４に回転式に取り
付けられ、もう一方の端付近では部材２０にしっかり付
加されたピボット２３に回転式に取り付けられている。
レバー部２６の反対側にある力伝達部材２０の端部は、
図５に示すようにフレーム部材４３などにしっかり付加
されたピボット部材４２に回転式に取り付けられてい
る。ただし、ピボット点２２および２３は、カード５を
持ち上げたり下げたりすることによってカード５をコネ
クタ４から取り外したり、コネクタ４に挿入したときに
（図２の矢印が示す方向に）何らかのスライド運動を行
うように、そこに挿入されたピボット・ピンの周りのス
ロット付き開口部も含むことに留意されたい。
３１をスライド式に受け入れるガイド・レール２８が設
けられている。ガイド・レール２８の内部表面にぴった
り合うかまたは適合する少なくとも１つの肩部３３が含
まれている（図４を参照）。ガイド・レール２８には、
ピボット点２４および２５がしっかり付加されている。
ピボット２５は、レバー部２６を有する細長い力伝達部
材２０にも回転式に取り付けられている。第２の力伝達
部材２１は、一方の端ではピボット２４に回転式に取り
付けられ、もう一方の端付近では部材２０にしっかり付
加されたピボット２３に回転式に取り付けられている。
レバー部２６の反対側にある力伝達部材２０の端部は、
図５に示すようにフレーム部材４３などにしっかり付加
されたピボット部材４２に回転式に取り付けられてい
る。ただし、ピボット点２２および２３は、カード５を
持ち上げたり下げたりすることによってカード５をコネ
クタ４から取り外したり、コネクタ４に挿入したときに
（図２の矢印が示す方向に）何らかのスライド運動を行
うように、そこに挿入されたピボット・ピンの周りのス
ロット付き開口部も含むことに留意されたい。
【００１１】導電タブ９が図１のインライン・コネクタ
４にぴったりはまり、接続するように、図２の配置は矢
印Ｃが示すようにカード５の下方向垂直運動を提供する
ことが分かるだろう。当業者は、カード５がピボットに
直接取り付けられている場合、タブ９が傾斜してコネク
タ４に接近し、カード５をコネクタ４に挿入して信頼性
の高い機械的かつ電気的接続を行うのが極めて難しくな
ることを理解するだろう。
４にぴったりはまり、接続するように、図２の配置は矢
印Ｃが示すようにカード５の下方向垂直運動を提供する
ことが分かるだろう。当業者は、カード５がピボットに
直接取り付けられている場合、タブ９が傾斜してコネク
タ４に接近し、カード５をコネクタ４に挿入して信頼性
の高い機械的かつ電気的接続を行うのが極めて難しくな
ることを理解するだろう。
【００１２】図２に示すように、アダプタ・カードを解
除するためにレバー２６で上方向に力が加わると、ピボ
ット２５で上方向垂直力が発生し、それが電気接続タブ
９と位置合せされた点でカード５に直接伝達される。同
時に、上方向の力は、ピボット２３により部材２１に印
加され、ピボット点２４でカード５に伝達される。これ
により、カード５にわずかな上方向の力が加わり、カー
ドをコネクタ４から取り外すときにカードが回転するの
を防止し、電気的かつ機械的にカードがコネクタから容
易に解除されるようにする。カード５をシステム・ボー
ド１上のコネクタ４に挿入する必要がある場合は、プロ
セスが逆になる。ガイド３１は、カード５に取り付けら
れた後、ガイド・レール２８にスライド挿入される。次
に、レバー２６に下方向の力が印加され、この力がピボ
ット２５によりカード５に伝達される。ピボット２５が
タブ９と位置合せされているので、この下方向の力は接
続タブに垂直に直接加わる。また、レバー２６上の下方
向の力によって、ピボット２３を介して部材２１に下方
向の力が加わる。この力は、アダプタ・カードがコネク
タ４に接近したときにアダプタ・カードが回転するのを
防止するため、ピボット２４によりカード５にわずかな
下方向の力として伝達される。したがって、前述のよう
に、図２の装置により、コンピュータ・システム・ボー
ド上に存在するインライン・コネクタにアダプタ・カー
ドを垂直に挿入し、そこから取り外す方法が分かるだろ
う。上記の説明は本発明の好ましい一実施例であるが、
当業者は、カム・ギヤなどのその他の機構を使用して、
アダプタ・カードのコネクタへの垂直挿入とコネクタか
らの取外しを可能にするような装置を提供する方法を容
易に理解するだろう。
除するためにレバー２６で上方向に力が加わると、ピボ
ット２５で上方向垂直力が発生し、それが電気接続タブ
９と位置合せされた点でカード５に直接伝達される。同
時に、上方向の力は、ピボット２３により部材２１に印
加され、ピボット点２４でカード５に伝達される。これ
により、カード５にわずかな上方向の力が加わり、カー
ドをコネクタ４から取り外すときにカードが回転するの
を防止し、電気的かつ機械的にカードがコネクタから容
易に解除されるようにする。カード５をシステム・ボー
ド１上のコネクタ４に挿入する必要がある場合は、プロ
セスが逆になる。ガイド３１は、カード５に取り付けら
れた後、ガイド・レール２８にスライド挿入される。次
に、レバー２６に下方向の力が印加され、この力がピボ
ット２５によりカード５に伝達される。ピボット２５が
タブ９と位置合せされているので、この下方向の力は接
続タブに垂直に直接加わる。また、レバー２６上の下方
向の力によって、ピボット２３を介して部材２１に下方
向の力が加わる。この力は、アダプタ・カードがコネク
タ４に接近したときにアダプタ・カードが回転するのを
防止するため、ピボット２４によりカード５にわずかな
下方向の力として伝達される。したがって、前述のよう
に、図２の装置により、コンピュータ・システム・ボー
ド上に存在するインライン・コネクタにアダプタ・カー
ドを垂直に挿入し、そこから取り外す方法が分かるだろ
う。上記の説明は本発明の好ましい一実施例であるが、
当業者は、カム・ギヤなどのその他の機構を使用して、
アダプタ・カードのコネクタへの垂直挿入とコネクタか
らの取外しを可能にするような装置を提供する方法を容
易に理解するだろう。
【００１３】図３は、図２の線Ａ−Ａに沿って示すカー
ド５の図であり、端部２７および２９とともにガイド部
材３１がねじ３０などの取付け手段を使用してカードに
取り付けられている状態を示している。図４は、図２の
線Ｂ−Ｂに沿って示すカード５の側面図である。この図
は、その端部２９と取付け手段３０とともにガイド部材
３１を示したものである。上記の通り、ガイド部材３１
の肩部３３は、カード５がそれに取り付けられたガイド
３１をスライド可能な配置でガイド・レール２８に縦に
挿入できるように、ガイド・レール２８の内部表面３５
に適合している。図４にはピボット手段２５も示されて
いるが、これは図２に示すのと同じ方法でガイド・レー
ル２８に付加されている。
ド５の図であり、端部２７および２９とともにガイド部
材３１がねじ３０などの取付け手段を使用してカードに
取り付けられている状態を示している。図４は、図２の
線Ｂ−Ｂに沿って示すカード５の側面図である。この図
は、その端部２９と取付け手段３０とともにガイド部材
３１を示したものである。上記の通り、ガイド部材３１
の肩部３３は、カード５がそれに取り付けられたガイド
３１をスライド可能な配置でガイド・レール２８に縦に
挿入できるように、ガイド・レール２８の内部表面３５
に適合している。図４にはピボット手段２５も示されて
いるが、これは図２に示すのと同じ方法でガイド・レー
ル２８に付加されている。
【００１４】図５は、スロット４１がそこに形成された
カバー４０を有するコンピュータ・システムの斜視図で
ある。図５には、２つのスロット４１が示されている。
しかし、所望の数のアダプタ・カード５を収容するため
にカバー４０には任意の数のスロット４１を形成できる
ものとする。コンピュータ内部のシステム・ボード１
（または他の適当なサポート）に付加されたフレーム部
材４３が示されている。また、フレーム部材４３上に配
置され、図２のガイド手段のピボット点２２に回転式に
取り付けられているピボット手段４２も示されている。
また、ピボット点４５は、図２のガイド手段に追加の機
械的サポートを提供するためにフレーム部材４３または
他の適当なサポートに回転式に取り付けられている。図
５のカバー４０が図１のシステム・ボード１を取り囲む
ように配置されている場合、スロット４１はコネクタ４
および４ａと位置合せされた関係になる。ガイド・レー
ル２８はフレーム部材４３にスライド挿入され、ピボッ
ト点２２はピボット４２に接続されるのに対し、ピボッ
ト点４５はピボット４６に接続される。このようにし
て、図２のカード・ガイド手段もシステム・ボード１の
コネクタ４および４ａと位置合せされる。次に、ガイド
部材３１がアダプタ・カード５に取り付けられ、アセン
ブリ全体がガイド・レール２８にスライド挿入され、レ
バー２６がスロット４１から外側に伸びる。コンピュー
タ・システム内にアダプタ・カード５を電気的に取り付
けるためには、アダプタ・カード５の導電タブ９が、た
とえば、コネクタ４のランド１０と電気接続されるま
で、レバー２６に下方向の圧力が加えられる。カードを
取り外すか、またはあるアダプタ・カードを他のものに
交換するためには、プロセスが逆になる。すなわち、レ
バー２６には上方向の圧力が加えられ、カード５のタブ
９がコネクタ４のランド１０から切断される。次に、ガ
イド・レール３１を備えたカード５がガイド・レール２
８からスライドして外され、新しいカードまたは交換用
カードがガイド・レール２８にスライド挿入される。こ
の場合も、新しいカードを機械的かつ電気的に取り付け
るために、下方向の圧力がレバー２６に加えられる。
カバー４０を有するコンピュータ・システムの斜視図で
ある。図５には、２つのスロット４１が示されている。
しかし、所望の数のアダプタ・カード５を収容するため
にカバー４０には任意の数のスロット４１を形成できる
ものとする。コンピュータ内部のシステム・ボード１
（または他の適当なサポート）に付加されたフレーム部
材４３が示されている。また、フレーム部材４３上に配
置され、図２のガイド手段のピボット点２２に回転式に
取り付けられているピボット手段４２も示されている。
また、ピボット点４５は、図２のガイド手段に追加の機
械的サポートを提供するためにフレーム部材４３または
他の適当なサポートに回転式に取り付けられている。図
５のカバー４０が図１のシステム・ボード１を取り囲む
ように配置されている場合、スロット４１はコネクタ４
および４ａと位置合せされた関係になる。ガイド・レー
ル２８はフレーム部材４３にスライド挿入され、ピボッ
ト点２２はピボット４２に接続されるのに対し、ピボッ
ト点４５はピボット４６に接続される。このようにし
て、図２のカード・ガイド手段もシステム・ボード１の
コネクタ４および４ａと位置合せされる。次に、ガイド
部材３１がアダプタ・カード５に取り付けられ、アセン
ブリ全体がガイド・レール２８にスライド挿入され、レ
バー２６がスロット４１から外側に伸びる。コンピュー
タ・システム内にアダプタ・カード５を電気的に取り付
けるためには、アダプタ・カード５の導電タブ９が、た
とえば、コネクタ４のランド１０と電気接続されるま
で、レバー２６に下方向の圧力が加えられる。カードを
取り外すか、またはあるアダプタ・カードを他のものに
交換するためには、プロセスが逆になる。すなわち、レ
バー２６には上方向の圧力が加えられ、カード５のタブ
９がコネクタ４のランド１０から切断される。次に、ガ
イド・レール３１を備えたカード５がガイド・レール２
８からスライドして外され、新しいカードまたは交換用
カードがガイド・レール２８にスライド挿入される。こ
の場合も、新しいカードを機械的かつ電気的に取り付け
るために、下方向の圧力がレバー２６に加えられる。
【００１５】コンピュータ・カバー４０を外す必要もな
く、ファックス／モデム、グラフィック・アクセレレー
タなどのアダプタ・カード５をコンピュータ・システム
に取り付けるかまたはコンピュータ・システムで交換で
きるようにすることにより、本発明によってユーザがコ
ンピュータのハードウェア構成を変更できることは、容
易に分かるだろう。コンピュータ・システム・ユーザ
は、ＣＰＵ２からコネクタ４を電気的に分離するかまた
は切断し、次に、アダプタ・カード５の取付け、取外
し、または交換を行うだけでよい。パーソナル・コンピ
ュータにおける電気的分離とは、カードを取り付けるか
または取り外す間に単にマシンの電源をオフにすること
を含む場合もある。より高度なシステムでは、残りのコ
ネクタを電気的に切断せずに、新しいカードまたは異な
るカードを取り付ける特定のコネクタまたは複数コネク
タのグループの分離を試みることが必要になる場合もあ
る。
く、ファックス／モデム、グラフィック・アクセレレー
タなどのアダプタ・カード５をコンピュータ・システム
に取り付けるかまたはコンピュータ・システムで交換で
きるようにすることにより、本発明によってユーザがコ
ンピュータのハードウェア構成を変更できることは、容
易に分かるだろう。コンピュータ・システム・ユーザ
は、ＣＰＵ２からコネクタ４を電気的に分離するかまた
は切断し、次に、アダプタ・カード５の取付け、取外
し、または交換を行うだけでよい。パーソナル・コンピ
ュータにおける電気的分離とは、カードを取り付けるか
または取り外す間に単にマシンの電源をオフにすること
を含む場合もある。より高度なシステムでは、残りのコ
ネクタを電気的に切断せずに、新しいカードまたは異な
るカードを取り付ける特定のコネクタまたは複数コネク
タのグループの分離を試みることが必要になる場合もあ
る。
【００１６】多くのパーソナル・コンピュータ、ワーク
ステーション、サーバでは、入出力サブシステムの修理
またはアップグレード・アクションの通常の手順は、電
源をオフにし、入出力領域（コネクタ４）にアクセスす
るためにカバーを開き、不良またはアップグレード対象
のアダプタ・カードの取付け、取外し、または交換を行
うことである。次に、カバーを元に戻し、電源を復旧す
る。サーバ・システムでは、このようにして入出力修理
およびアップグレード・アクションを処理することがま
すます受け入れがたいものになっている。というのは、
多くのユーザが複雑なネットワークを越えてサーバに拘
束されており、修理／アップグレード・アクション中に
遮断されるからである。
ステーション、サーバでは、入出力サブシステムの修理
またはアップグレード・アクションの通常の手順は、電
源をオフにし、入出力領域（コネクタ４）にアクセスす
るためにカバーを開き、不良またはアップグレード対象
のアダプタ・カードの取付け、取外し、または交換を行
うことである。次に、カバーを元に戻し、電源を復旧す
る。サーバ・システムでは、このようにして入出力修理
およびアップグレード・アクションを処理することがま
すます受け入れがたいものになっている。というのは、
多くのユーザが複雑なネットワークを越えてサーバに拘
束されており、修理／アップグレード・アクション中に
遮断されるからである。
【００１７】現在、一部のメインフレームやハイエンド
・サーバ・マシンでは、冗長システムを用意することに
よって、高価なオンライン・メンテナンス機能を提供し
ている。本発明では、システムおよび入出力サブシステ
ムの他の部分が処理動作を続行できるようにしながら、
コンピュータのカバーを開けずに入出力カードを交換で
きるようにする入出力サブシステムのオンライン・メン
テナンスを実行するための比較的安価かつ単純な方法を
提供する。
・サーバ・マシンでは、冗長システムを用意することに
よって、高価なオンライン・メンテナンス機能を提供し
ている。本発明では、システムおよび入出力サブシステ
ムの他の部分が処理動作を続行できるようにしながら、
コンピュータのカバーを開けずに入出力カードを交換で
きるようにする入出力サブシステムのオンライン・メン
テナンスを実行するための比較的安価かつ単純な方法を
提供する。
【００１８】図６は、コンピュータ・システムの入出力
サブシステム内の様々な構成要素用の電気接続を示して
いる。ＣＰＵ２とメモリ３は、ＩＢＭから販売されてい
る６０Ｘまたは６ＸＸバスなどのシステム・バス１００
に接続されたものとして示されている。ホスト・ブリッ
ジ・チップ１１３が示されているが、これは、ＰＣＩバ
スなどの入出力用のメザニン・バス１０２とシステム・
バス１００との間のインタフェースを提供する。図６は
ＰＣＩバスとＰＣＩホスト・ブリッジ・チップを示して
いるが、本発明では、いかなる入出力バスの使用も考慮
している。ＰＣＩブリッジ・チップ１１３は、割込み処
理、メッセージの引渡し、アービトレーション、スヌー
プなどを含み、システム・バス１００とバス１０２との
間でバス・プロトコルを変換できるようにする論理およ
び機能性を含む。
サブシステム内の様々な構成要素用の電気接続を示して
いる。ＣＰＵ２とメモリ３は、ＩＢＭから販売されてい
る６０Ｘまたは６ＸＸバスなどのシステム・バス１００
に接続されたものとして示されている。ホスト・ブリッ
ジ・チップ１１３が示されているが、これは、ＰＣＩバ
スなどの入出力用のメザニン・バス１０２とシステム・
バス１００との間のインタフェースを提供する。図６は
ＰＣＩバスとＰＣＩホスト・ブリッジ・チップを示して
いるが、本発明では、いかなる入出力バスの使用も考慮
している。ＰＣＩブリッジ・チップ１１３は、割込み処
理、メッセージの引渡し、アービトレーション、スヌー
プなどを含み、システム・バス１００とバス１０２との
間でバス・プロトコルを変換できるようにする論理およ
び機能性を含む。
【００１９】メザニン・バス１０２は、少なくとも１つ
のＰＣＩ間ブリッジ・チップ１０４に接続されている。
このチップは、コネクタ４および追加の論理を含む実際
のアダプタ・スロット１０６と入出力バスとの間のイン
タフェースを提供する。スロット１０６は入出力装置１
０８を受け入れ、この装置はデバイス５上に存在する可
能性がある。ＰＣＩのアーキテクチャおよび仕様は、PC
I Special Interest Group (PCI-SIG)より入手でき、参
照により本明細書に組み込まれる。本発明は、参照番号
１０５で示す追加の制御論理回路を追加するが、ＰＣＩ
アーキテクチャの変更は必要としない。ただし、図６に
示すように、多くのコンピュータ・システムが複数の入
出力スロットを含むことに留意されたい。追加のスロッ
トは、本発明の構成要素の記述に使用する参照番号に
「ａ」という文字を追加することによって表す。
のＰＣＩ間ブリッジ・チップ１０４に接続されている。
このチップは、コネクタ４および追加の論理を含む実際
のアダプタ・スロット１０６と入出力バスとの間のイン
タフェースを提供する。スロット１０６は入出力装置１
０８を受け入れ、この装置はデバイス５上に存在する可
能性がある。ＰＣＩのアーキテクチャおよび仕様は、PC
I Special Interest Group (PCI-SIG)より入手でき、参
照により本明細書に組み込まれる。本発明は、参照番号
１０５で示す追加の制御論理回路を追加するが、ＰＣＩ
アーキテクチャの変更は必要としない。ただし、図６に
示すように、多くのコンピュータ・システムが複数の入
出力スロットを含むことに留意されたい。追加のスロッ
トは、本発明の構成要素の記述に使用する参照番号に
「ａ」という文字を追加することによって表す。
【００２０】前述のように、システム・ユーザがアダプ
タ・カードの取付け、取外し、または交換を行うために
は、そのスロットまたは複数スロットのバンクにおける
すべての処理活動が停止するように、コネクタまたはス
ロット（複数スロットのバンクを含む）を分離しなけれ
ばならない。すべての活動を停止させる方法の１つは、
マシンをオフにするだけである。しかし、これは、多く
のクライアント・コンピュータを相互接続するサーバ・
タイプのマシンでは実用的ではない場合が多い。特にフ
ォールト・トレラントまたは高可用性システムでは、こ
れが該当する。また、マルチタスク・システムが使用可
能な場合には、特に重要な活動が行われるときに単一コ
ンピュータの電源をオフにすることが望ましくない場合
がある。たとえば、ファックス／モデムを備えたパーソ
ナル・コンピュータでは、送信を受信するために電源を
オンにしたままにする必要がある。この場合、残りのス
ロットを活動状態にして、特定の入出力スロット（複数
も可）を非活動化することができれば、有利なはずであ
る。本発明により、ユーザは、システムがサーバかパー
ソナル・コンピュータかにかかわらず、システムの電源
をオフにする必要もなく特定のアダプタ・カードを交換
することができる。
タ・カードの取付け、取外し、または交換を行うために
は、そのスロットまたは複数スロットのバンクにおける
すべての処理活動が停止するように、コネクタまたはス
ロット（複数スロットのバンクを含む）を分離しなけれ
ばならない。すべての活動を停止させる方法の１つは、
マシンをオフにするだけである。しかし、これは、多く
のクライアント・コンピュータを相互接続するサーバ・
タイプのマシンでは実用的ではない場合が多い。特にフ
ォールト・トレラントまたは高可用性システムでは、こ
れが該当する。また、マルチタスク・システムが使用可
能な場合には、特に重要な活動が行われるときに単一コ
ンピュータの電源をオフにすることが望ましくない場合
がある。たとえば、ファックス／モデムを備えたパーソ
ナル・コンピュータでは、送信を受信するために電源を
オンにしたままにする必要がある。この場合、残りのス
ロットを活動状態にして、特定の入出力スロット（複数
も可）を非活動化することができれば、有利なはずであ
る。本発明により、ユーザは、システムがサーバかパー
ソナル・コンピュータかにかかわらず、システムの電源
をオフにする必要もなく特定のアダプタ・カードを交換
することができる。
【００２１】図７は、本発明の構成要素を示している
が、この構成要素は、システム全体の電源をオフにする
必要もなく、アダプタ・カードの取付け、取外し、また
は交換を可能にするものである。入出力バス１０２、た
とえば、ＰＣＩバスは、ＰＣＩ間ブリッジ・チップ１０
４に接続され、追加の制御論理回路１０５と組み合わせ
て、単一ＰＣＩスロット１０６の制御に使用する。ただ
し、スロット１０６は、２次バス１０３とチップ１０４
との間の電気的かつ機械的機能インタフェース全体であ
ると見なされることに留意されたい。このインタフェー
スは、後述するように電気機械感知装置１０７など、様
々な他の電気および機械構成要素とともに、一部分とし
てコネクタ４を含む。１組の制御論理回路１０５ととも
に１つの変更済みブリッジ・チップ１０４を使用して、
１つのスロット１０６を制御する。当然のことながら、
このような要素の組合せは、コンピュータ・システム内
に存在する入出力スロットの数に応じて複製される。こ
のため、入出力カードの取外し、交換、または取付けを
行うときに、ＲＳＴ＃信号によって各スロットを選択的
にリセットし、そのスロットから電力を取り除くことが
できる。
が、この構成要素は、システム全体の電源をオフにする
必要もなく、アダプタ・カードの取付け、取外し、また
は交換を可能にするものである。入出力バス１０２、た
とえば、ＰＣＩバスは、ＰＣＩ間ブリッジ・チップ１０
４に接続され、追加の制御論理回路１０５と組み合わせ
て、単一ＰＣＩスロット１０６の制御に使用する。ただ
し、スロット１０６は、２次バス１０３とチップ１０４
との間の電気的かつ機械的機能インタフェース全体であ
ると見なされることに留意されたい。このインタフェー
スは、後述するように電気機械感知装置１０７など、様
々な他の電気および機械構成要素とともに、一部分とし
てコネクタ４を含む。１組の制御論理回路１０５ととも
に１つの変更済みブリッジ・チップ１０４を使用して、
１つのスロット１０６を制御する。当然のことながら、
このような要素の組合せは、コンピュータ・システム内
に存在する入出力スロットの数に応じて複製される。こ
のため、入出力カードの取外し、交換、または取付けを
行うときに、ＲＳＴ＃信号によって各スロットを選択的
にリセットし、そのスロットから電力を取り除くことが
できる。
【００２２】プレーナまたはシステム・ボード１は、各
入出力コネクタ４用のブリッジ・チップ１０４を含むよ
うに変更される。次に、ブリッジ・チップ１０４を使用
して、２次バス１０３とスロット１０６を入出力バス１
０２の残りの部分から分離する。スロットが空である場
合、そのスロットには電力が一切印加されていないの
で、新しいカードをそこに取り付けることができる。入
出力カードを取り外す場合、取外し中にアダプタが活動
状態にならないように保証するため、まず、そのカード
をリセットする。ブリッジ・チップ１０４は、スロット
１０６をオフライン化し、追加の制御論理回路によっ
て、リセット時にそのカードから電力を取り除く。次
に、前述のように、カードが機械的に取り外される。ま
た、スロットに電力が印加されている間に入出力カード
の取外しが行われるのを防止するように入出力カードを
インタロックするために、ソレノイド・スイッチなどの
電気機械手段を設けることもできる。
入出力コネクタ４用のブリッジ・チップ１０４を含むよ
うに変更される。次に、ブリッジ・チップ１０４を使用
して、２次バス１０３とスロット１０６を入出力バス１
０２の残りの部分から分離する。スロットが空である場
合、そのスロットには電力が一切印加されていないの
で、新しいカードをそこに取り付けることができる。入
出力カードを取り外す場合、取外し中にアダプタが活動
状態にならないように保証するため、まず、そのカード
をリセットする。ブリッジ・チップ１０４は、スロット
１０６をオフライン化し、追加の制御論理回路によっ
て、リセット時にそのカードから電力を取り除く。次
に、前述のように、カードが機械的に取り外される。ま
た、スロットに電力が印加されている間に入出力カード
の取外しが行われるのを防止するように入出力カードを
インタロックするために、ソレノイド・スイッチなどの
電気機械手段を設けることもできる。
【００２３】入出力カードの挿入の場合、カードがマシ
ンに挿入される（前述のガイド手段などを使用すること
ができる）。カードが所定の位置に納まると、システム
は、新しい入出力アダプタ・カードを識別し初期設定す
るように構成される。新たに取り付けたカードが構成さ
れるまで、カード・スロット１０６は入出力バス１０２
から電気的に分離される。カードが構成されると、プレ
ーナ上の論理回路がコネクタ４の電力ピンへの電力のラ
ンプアップに備える。アップグレード／修理アクション
中は、再構成する入出力スロットだけが影響を受けるは
ずなので、システムと入出力サブシステムの他の部分は
動作中のままになる。ただし、上記の動作では、ＰＣＩ
（または他の入出力バス）の仕様またはアーキテクチャ
そのものの変更は必要ないことに留意されたい。すなわ
ち、本発明は、入出力バス・アーキテクチャを変更せず
に完全に実施することができる。
ンに挿入される（前述のガイド手段などを使用すること
ができる）。カードが所定の位置に納まると、システム
は、新しい入出力アダプタ・カードを識別し初期設定す
るように構成される。新たに取り付けたカードが構成さ
れるまで、カード・スロット１０６は入出力バス１０２
から電気的に分離される。カードが構成されると、プレ
ーナ上の論理回路がコネクタ４の電力ピンへの電力のラ
ンプアップに備える。アップグレード／修理アクション
中は、再構成する入出力スロットだけが影響を受けるは
ずなので、システムと入出力サブシステムの他の部分は
動作中のままになる。ただし、上記の動作では、ＰＣＩ
（または他の入出力バス）の仕様またはアーキテクチャ
そのものの変更は必要ないことに留意されたい。すなわ
ち、本発明は、入出力バス・アーキテクチャを変更せず
に完全に実施することができる。
【００２４】図７に示す制御論理回路１０５は、スロッ
ト・リセット検出器１１０と、ブリッジ制御論理回路１
１２と、電力制御論理回路１１４と、ＬＥＤドライバ１
１６とを含む。また、ＬＥＤドライバ１１６によって制
御される発光ダイオード（ＬＥＤ）１１８も示されてい
る。
ト・リセット検出器１１０と、ブリッジ制御論理回路１
１２と、電力制御論理回路１１４と、ＬＥＤドライバ１
１６とを含む。また、ＬＥＤドライバ１１６によって制
御される発光ダイオード（ＬＥＤ）１１８も示されてい
る。
【００２５】個々のスロットを分離するものとして図７
の好ましい実施例について説明してきたが、本発明の範
囲は、複数の任意の数のスロット、すなわち、他のスロ
ットまたは複数スロットのバンクからの複数スロットの
バンクの分離を含む。複数スロットのバンクを分離する
ことにより、単一ブリッジ・チップ１０４を使用してそ
のバンクを制御することができ、その結果、各スロット
１０６ごとにブリッジ・チップ１０４を１つずつ用意す
る必要が解消される。当然のことながら、単一チップが
複数のスロットを制御するとフレキシビリティがある程
度失われるが、しかしシステム・コストを低減し、他の
システム機能を非活動化せずにカードを変更できるよう
にすることが必要な一部のアプリケーション・システム
では、これが望ましい場合もある。
の好ましい実施例について説明してきたが、本発明の範
囲は、複数の任意の数のスロット、すなわち、他のスロ
ットまたは複数スロットのバンクからの複数スロットの
バンクの分離を含む。複数スロットのバンクを分離する
ことにより、単一ブリッジ・チップ１０４を使用してそ
のバンクを制御することができ、その結果、各スロット
１０６ごとにブリッジ・チップ１０４を１つずつ用意す
る必要が解消される。当然のことながら、単一チップが
複数のスロットを制御するとフレキシビリティがある程
度失われるが、しかしシステム・コストを低減し、他の
システム機能を非活動化せずにカードを変更できるよう
にすることが必要な一部のアプリケーション・システム
では、これが望ましい場合もある。
【００２６】図８は、本発明の電気的動作を説明するた
めに図７とともに使用する流れ図である。
めに図７とともに使用する流れ図である。
【００２７】第１のケースでは、取り外すべき既存のア
ダプタ・カード５がＰＣＩ（またはその他の入出力プロ
トコル）１０６に存在すると想定される。図８を参照す
ると、ステップ１でユーザは、アダプタ・カードの取外
し、交換、または追加を行うことによってシステム・ハ
ードウェア構成を変更するためのプロセスを開始する
（一連のキーストローク、マウスによるアイコンの選択
などによる）。次にプロセスは、単一ブリッジ・チップ
１０４によって制御される単一アダプタ・スロットまた
は複数スロットのバンクがシステム内に存在するかどう
かを判定する。複数スロットのバンクが存在する場合、
この方法は図１３のステップ１７（後述する）に移行す
る。ステップ１ａで、単一スロットが存在すると判定さ
れた場合は、ステップ２により、スロット１０６にカー
ドが存在するかどうかを判定する。電気機械感知装置１
０７は、論理回路１１４にカード存在信号を提供する。
この例では、カードを取り外すものを想定しているの
で、プロセスはカードがスロット１０６に存在すると判
定することになる。ユーザは、キーボード、マウス、ス
タイラス、またはその他の入出力装置により、コンピュ
ータ・システムにコマンドなどを入力することによって
このプロセスを開始する。このようなコマンドでは、ユ
ーザが所与の情報、たとえば、複数のスロット１０６の
うちのどれを再構成すべきかなどを提供しなければなら
ない場合もある。
ダプタ・カード５がＰＣＩ（またはその他の入出力プロ
トコル）１０６に存在すると想定される。図８を参照す
ると、ステップ１でユーザは、アダプタ・カードの取外
し、交換、または追加を行うことによってシステム・ハ
ードウェア構成を変更するためのプロセスを開始する
（一連のキーストローク、マウスによるアイコンの選択
などによる）。次にプロセスは、単一ブリッジ・チップ
１０４によって制御される単一アダプタ・スロットまた
は複数スロットのバンクがシステム内に存在するかどう
かを判定する。複数スロットのバンクが存在する場合、
この方法は図１３のステップ１７（後述する）に移行す
る。ステップ１ａで、単一スロットが存在すると判定さ
れた場合は、ステップ２により、スロット１０６にカー
ドが存在するかどうかを判定する。電気機械感知装置１
０７は、論理回路１１４にカード存在信号を提供する。
この例では、カードを取り外すものを想定しているの
で、プロセスはカードがスロット１０６に存在すると判
定することになる。ユーザは、キーボード、マウス、ス
タイラス、またはその他の入出力装置により、コンピュ
ータ・システムにコマンドなどを入力することによって
このプロセスを開始する。このようなコマンドでは、ユ
ーザが所与の情報、たとえば、複数のスロット１０６の
うちのどれを再構成すべきかなどを提供しなければなら
ない場合もある。
【００２８】ステップ１０では、ディスク・オペレーテ
ィング・システム（ＤＯＳ）、ＯＳ／２、ＡＩＸなど
（ＯＳ／２とＡＩＸはＩＢＭの商標である）などのオペ
レーティング・システムにより、アダプタ５とコンピュ
ータ・システムの残りの部分との間のすべてのデータ処
理活動が停止される。その後、ブリッジ・チップ１０４
から入出力スロット１０６にリセット信号ＲＳＴ＃が出
される（ステップ１１）。このＲＳＴ＃信号はリセット
検出器１１０にも送られ、次にその検出器が制御信号を
ブリッジ制御論理回路１１２に伝送する。ステップ１２
では、入出力ブリッジ・チップ１０４が１次入出力バス
１０２から２次バス１０３を切断する。この切断は、ブ
リッジ制御論理回路１１２から入出力ブリッジ・チップ
１０４に送られる制御信号によって実施される。ＲＳＴ
＃信号の検出に基づいて、スロット・リセット検出器１
１０は電力制御論理回路１１４にも制御信号を送り、ス
ロット１０６への電力を徐々に低減（ランプ・ダウン）
しなければならないことを示す。次に、ステップ１３で
電力が低下する。
ィング・システム（ＤＯＳ）、ＯＳ／２、ＡＩＸなど
（ＯＳ／２とＡＩＸはＩＢＭの商標である）などのオペ
レーティング・システムにより、アダプタ５とコンピュ
ータ・システムの残りの部分との間のすべてのデータ処
理活動が停止される。その後、ブリッジ・チップ１０４
から入出力スロット１０６にリセット信号ＲＳＴ＃が出
される（ステップ１１）。このＲＳＴ＃信号はリセット
検出器１１０にも送られ、次にその検出器が制御信号を
ブリッジ制御論理回路１１２に伝送する。ステップ１２
では、入出力ブリッジ・チップ１０４が１次入出力バス
１０２から２次バス１０３を切断する。この切断は、ブ
リッジ制御論理回路１１２から入出力ブリッジ・チップ
１０４に送られる制御信号によって実施される。ＲＳＴ
＃信号の検出に基づいて、スロット・リセット検出器１
１０は電力制御論理回路１１４にも制御信号を送り、ス
ロット１０６への電力を徐々に低減（ランプ・ダウン）
しなければならないことを示す。次に、ステップ１３で
電力が低下する。
【００２９】図１１は、スロット１０６への電力をラン
プ・アップまたはランプ・ダウンするために電力制御論
理回路１１４が使用可能な回路の一実施例を示してい
る。電圧Ｖｄｄは、レール１２１上に示され、Ｎ型トラ
ンジスタ１２０、１２２、１２１、１２３、１２４に接
続されている（Ｎ型トランジスタは、電圧、すなわち、
論理１がそのゲートに印加されたときに電気を伝導す
る）。これらのデバイスはそれぞれ異なるしきい電圧を
有するので、それぞれのトランジスタでの電圧降下が異
なるものになるように、オンになったときに異なる抵抗
を提示する。図１１の実施例では、トランジスタ１２０
の電圧降下が大きくなり、トランジスタ１２２、１２
３、１２４のそれぞれの電圧降下が徐々に小さくなるよ
うに、デバイスのサイズが決定されている。たとえば、
Ｖｄｄが３．３ボルトであると想定され、トランジスタ
１２０が２．５ボルトの電圧降下を有する場合、ｔ＝１
ではレール１２５上の電圧がＶｄｄ−２．５＝０．８ボ
ルトになる。１．５ボルトのしきい電圧降下を示すよう
にトランジスタ１２２のサイズが決まっている場合、ｔ
＝２ではレール１２５上の電圧が３．３−１．５＝１．
８ボルトになる。この例の場合、トランジスタ１２３の
しきい電圧が０．５ボルトであると想定すると、ｔ＝３
ではレール１２５上の電圧が３．３−０．５＝２．８ボ
ルトになる。また、ｔ＝４でレール１２５上の電圧が
３．３−０＝３．３ボルトすなわちＶｄｄになるよう
に、トランジスタ１２４のしきい電圧がほぼ０．０であ
ると想定される。したがって、時間ｔ＝１からｔ＝４の
間にスロット１０６に接続されたレール１２５上の電圧
が０．８ボルトから３．３ボルトにどのように徐々に増
加（ランプ・アップ）するかが分かるだろう。スロット
１０６への電力を徐々に低下（ランプ・ダウン）するこ
とが必要な場合、プロセスはほぼ逆になる。定常状態条
件では、トランジスタ１２４は、Ｖｄｄがスロット１０
６に提供されるようにオンになる。レール１２５上の電
圧を低下させるため、そのゲートから電圧を取り除くこ
とによってトランジスタ１２４がオフになり、トランジ
スタ１２３がオンになる。その結果、デバイス１２３か
らのしきい電圧が０．５ボルトになるため、レール１２
５上では２．８ボルトになる。次の期間中、トランジス
タ１２３はオフになり、デバイス１２２はオンになるの
で、デバイス１２２のしきい電圧が１．５ボルトになる
ため、レール１２５上には１．８ボルトの電圧が存在す
ることになる。次に、トランジスタ１２２がオフにな
り、トランジスタ１２０がオンになるので、トランジス
タ１２０のしきい電圧が２．５ボルトになるため、レー
ル１２５上には０．８ボルトの電圧が生じる。当然のこ
とながら、クロック生成回路によってｔ＝１からｔ＝４
までのパルスがどのように変化するか、ならびに、電力
なし（電圧＝０）から電力完全（電圧＝Ｖｄｄ）までの
間にスロット１０６で勾配のより緩やかな遷移を行うた
めに追加のトランジスタを追加できることを、当業者は
容易に理解するだろう。
プ・アップまたはランプ・ダウンするために電力制御論
理回路１１４が使用可能な回路の一実施例を示してい
る。電圧Ｖｄｄは、レール１２１上に示され、Ｎ型トラ
ンジスタ１２０、１２２、１２１、１２３、１２４に接
続されている（Ｎ型トランジスタは、電圧、すなわち、
論理１がそのゲートに印加されたときに電気を伝導す
る）。これらのデバイスはそれぞれ異なるしきい電圧を
有するので、それぞれのトランジスタでの電圧降下が異
なるものになるように、オンになったときに異なる抵抗
を提示する。図１１の実施例では、トランジスタ１２０
の電圧降下が大きくなり、トランジスタ１２２、１２
３、１２４のそれぞれの電圧降下が徐々に小さくなるよ
うに、デバイスのサイズが決定されている。たとえば、
Ｖｄｄが３．３ボルトであると想定され、トランジスタ
１２０が２．５ボルトの電圧降下を有する場合、ｔ＝１
ではレール１２５上の電圧がＶｄｄ−２．５＝０．８ボ
ルトになる。１．５ボルトのしきい電圧降下を示すよう
にトランジスタ１２２のサイズが決まっている場合、ｔ
＝２ではレール１２５上の電圧が３．３−１．５＝１．
８ボルトになる。この例の場合、トランジスタ１２３の
しきい電圧が０．５ボルトであると想定すると、ｔ＝３
ではレール１２５上の電圧が３．３−０．５＝２．８ボ
ルトになる。また、ｔ＝４でレール１２５上の電圧が
３．３−０＝３．３ボルトすなわちＶｄｄになるよう
に、トランジスタ１２４のしきい電圧がほぼ０．０であ
ると想定される。したがって、時間ｔ＝１からｔ＝４の
間にスロット１０６に接続されたレール１２５上の電圧
が０．８ボルトから３．３ボルトにどのように徐々に増
加（ランプ・アップ）するかが分かるだろう。スロット
１０６への電力を徐々に低下（ランプ・ダウン）するこ
とが必要な場合、プロセスはほぼ逆になる。定常状態条
件では、トランジスタ１２４は、Ｖｄｄがスロット１０
６に提供されるようにオンになる。レール１２５上の電
圧を低下させるため、そのゲートから電圧を取り除くこ
とによってトランジスタ１２４がオフになり、トランジ
スタ１２３がオンになる。その結果、デバイス１２３か
らのしきい電圧が０．５ボルトになるため、レール１２
５上では２．８ボルトになる。次の期間中、トランジス
タ１２３はオフになり、デバイス１２２はオンになるの
で、デバイス１２２のしきい電圧が１．５ボルトになる
ため、レール１２５上には１．８ボルトの電圧が存在す
ることになる。次に、トランジスタ１２２がオフにな
り、トランジスタ１２０がオンになるので、トランジス
タ１２０のしきい電圧が２．５ボルトになるため、レー
ル１２５上には０．８ボルトの電圧が生じる。当然のこ
とながら、クロック生成回路によってｔ＝１からｔ＝４
までのパルスがどのように変化するか、ならびに、電力
なし（電圧＝０）から電力完全（電圧＝Ｖｄｄ）までの
間にスロット１０６で勾配のより緩やかな遷移を行うた
めに追加のトランジスタを追加できることを、当業者は
容易に理解するだろう。
【００３０】さらに、電力制御論理回路１１４は、スロ
ット１０６が実際に入出力バス１０２から切断されたこ
とを示す確認信号をブリッジ制御論理回路１１２から受
け取る。これにより、活動状態で結合された入出力カー
ドを取り外すことによって発生しそうな損傷、データ損
失などが防止される。また、スロット１０６から電力制
御論理回路１１４には、カード５が実際にスロット１０
６に存在することを確認するカード存在信号も提供され
る。スロット１０６から電力が取り除かれると、電力制
御論理回路１１４からＬＥＤドライバ１１６に信号が送
られ、次にこのドライバがＬＥＤ１１８を励起し、それ
により、スロットがバスから切断され、スロットが励起
解除され、上記の機械式ガイド手段など（図１〜５）に
よってカードを取り外すことができる（ステップ１５）
ことをユーザに示す。好ましい実施例では、リレー、ソ
レノイド・スイッチなどの電気機械装置１０７を使用
し、カードの電力が低下しない限り、カードが取り外さ
れることを物理的に防止することができる。ステップ１
５に続き、入出力スロットからアダプタ・カードを取り
外すプロセスはステップ１６で終了する。ただし、制御
論理回路１０５の実施態様は多種多様であり、本発明は
特定の実施態様によって限定されないことを当業者が理
解することに留意されたい。たとえば、外部制御論理回
路１０５のどの部分もＰＣＩ間ブリッジ・チップ１０４
に組み込むことができるが、ブリッジ・チップ１０４上
に追加のピンが必要になるはずである。
ット１０６が実際に入出力バス１０２から切断されたこ
とを示す確認信号をブリッジ制御論理回路１１２から受
け取る。これにより、活動状態で結合された入出力カー
ドを取り外すことによって発生しそうな損傷、データ損
失などが防止される。また、スロット１０６から電力制
御論理回路１１４には、カード５が実際にスロット１０
６に存在することを確認するカード存在信号も提供され
る。スロット１０６から電力が取り除かれると、電力制
御論理回路１１４からＬＥＤドライバ１１６に信号が送
られ、次にこのドライバがＬＥＤ１１８を励起し、それ
により、スロットがバスから切断され、スロットが励起
解除され、上記の機械式ガイド手段など（図１〜５）に
よってカードを取り外すことができる（ステップ１５）
ことをユーザに示す。好ましい実施例では、リレー、ソ
レノイド・スイッチなどの電気機械装置１０７を使用
し、カードの電力が低下しない限り、カードが取り外さ
れることを物理的に防止することができる。ステップ１
５に続き、入出力スロットからアダプタ・カードを取り
外すプロセスはステップ１６で終了する。ただし、制御
論理回路１０５の実施態様は多種多様であり、本発明は
特定の実施態様によって限定されないことを当業者が理
解することに留意されたい。たとえば、外部制御論理回
路１０５のどの部分もＰＣＩ間ブリッジ・チップ１０４
に組み込むことができるが、ブリッジ・チップ１０４上
に追加のピンが必要になるはずである。
【００３１】第２の例では、コンピュータ・システム上
のスロットにカードを挿入すると想定される。このケー
スでは、挿入すべきカードは新品であるか、またはステ
ップ１０〜１５に従ってすでに取り外された別のアダプ
タ・カードの交換品になる。したがって、ステップ２で
は、スロット１０６のコネクタ４にアダプタ・カード５
が存在しないと判定される。次にステップ３では、ＬＥ
Ｄ１１８が示すようにスロット１０６から電力が取り除
かれたことと、スロットに電力が印加されている場合に
は電気機械装置１０７により新しいカード５をスロット
に物理的に挿入できないことが確認される。ステップ４
では、図１〜５に関連して説明したように本発明の機械
装置を使用して、スロット１０６のコネクタ４に新しい
アダプタ・カード５が挿入される。次に電気機械装置１
０７は、電力制御論理回路１１４にカード存在信号を出
し、それにより、新しいカード５がスロット１０６に物
理的に存在することを示す（ステップ５）。論理回路１
１４がカード存在信号を受け取ると、図１１に従って前
述したような装置を使用して、スロット電力およびスロ
ット・アース電力分配線により、スロット１０６に電力
を徐々に印加できることを意味する（ステップ６）。ス
ロット１０６に電力が増加されると、電力制御論理回路
１１４はＬＥＤドライバ１１６に制御信号を提供し、そ
れにより、ＬＥＤがオフになり、スロットに電力が印加
され、カードを取り外すことができないことをユーザに
示す。ステップ７では、電力制御論理回路がブリッジ制
御回路１１２に接続バス制御信号を出し、次にこの回路
が入出力ブリッジ・チップ１０４にイネーブル信号を送
り、その結果、２次バス１０３が１次入出力バス１０２
に結合される。次に、ステップ８でブリッジ・チップ１
０４からのＲＳＴ＃信号が非活動化される。この時点
で、新しいカード５はコネクタ４に物理的に存在し、ス
ロット１０６に電力が印加され、２次バス１０３は入出
力バス１０２に接続されている。残っていることは、ど
のタイプのカードが取り付けられ、それがどのタイプの
プロトコルを使用するかの判定など、コンピュータ・シ
ステム内のソフトウェアが構成活動を開始することであ
る（ステップ９）。構成ソフトウェアは、このような判
定を行うためにアダプタ・カード上の読取り専用メモリ
（ＲＯＭ）を読み取ることができる。構成に続いて、新
しいカードを使用したデータ処理活動を開始することが
できる。これで取付けプロセスは完了し、図８の方法は
ステップ１０で終了する。
のスロットにカードを挿入すると想定される。このケー
スでは、挿入すべきカードは新品であるか、またはステ
ップ１０〜１５に従ってすでに取り外された別のアダプ
タ・カードの交換品になる。したがって、ステップ２で
は、スロット１０６のコネクタ４にアダプタ・カード５
が存在しないと判定される。次にステップ３では、ＬＥ
Ｄ１１８が示すようにスロット１０６から電力が取り除
かれたことと、スロットに電力が印加されている場合に
は電気機械装置１０７により新しいカード５をスロット
に物理的に挿入できないことが確認される。ステップ４
では、図１〜５に関連して説明したように本発明の機械
装置を使用して、スロット１０６のコネクタ４に新しい
アダプタ・カード５が挿入される。次に電気機械装置１
０７は、電力制御論理回路１１４にカード存在信号を出
し、それにより、新しいカード５がスロット１０６に物
理的に存在することを示す（ステップ５）。論理回路１
１４がカード存在信号を受け取ると、図１１に従って前
述したような装置を使用して、スロット電力およびスロ
ット・アース電力分配線により、スロット１０６に電力
を徐々に印加できることを意味する（ステップ６）。ス
ロット１０６に電力が増加されると、電力制御論理回路
１１４はＬＥＤドライバ１１６に制御信号を提供し、そ
れにより、ＬＥＤがオフになり、スロットに電力が印加
され、カードを取り外すことができないことをユーザに
示す。ステップ７では、電力制御論理回路がブリッジ制
御回路１１２に接続バス制御信号を出し、次にこの回路
が入出力ブリッジ・チップ１０４にイネーブル信号を送
り、その結果、２次バス１０３が１次入出力バス１０２
に結合される。次に、ステップ８でブリッジ・チップ１
０４からのＲＳＴ＃信号が非活動化される。この時点
で、新しいカード５はコネクタ４に物理的に存在し、ス
ロット１０６に電力が印加され、２次バス１０３は入出
力バス１０２に接続されている。残っていることは、ど
のタイプのカードが取り付けられ、それがどのタイプの
プロトコルを使用するかの判定など、コンピュータ・シ
ステム内のソフトウェアが構成活動を開始することであ
る（ステップ９）。構成ソフトウェアは、このような判
定を行うためにアダプタ・カード上の読取り専用メモリ
（ＲＯＭ）を読み取ることができる。構成に続いて、新
しいカードを使用したデータ処理活動を開始することが
できる。これで取付けプロセスは完了し、図８の方法は
ステップ１０で終了する。
【００３２】図１２は、複数スロット１０６のバンクが
単一ブリッジ・チップ１０４によって制御される、本発
明の一実施例のブロック図を示している。これらのスロ
ットは、１つのグループとして制御、すなわち、非活動
化することができる。図１２の参照番号が図７で使用す
る同一番号に対応する場合、同じ構成要素を表すことを
意味し、もう一度説明しないものとする。リセット検出
器１１０はリセット信号ＲＳＴ＃に基づいてアービタ１
３０に制御信号を提供することが分かるだろう。このア
ービタは、２次バス１０３の所有権に関する要求を受け
取り、そのバスに最近アクセスしていないデバイスなど
の１組の所定の基準に基づいてブリッジ・チップ１０４
またはスロット１０６の１つにバスを授与する、標準的
な論理デバイスである。アービタ１３０は、ブリッジ・
チップ１０４に接続されたものとして示されているが、
ブリッジ・チップにより各スロット１０６にも接続され
ている。また、ブリッジ・チップ１０４によりスロット
１０６からアービタ１３０にバス要求信号を伝送する要
求線１３１も示されている。当業者は、バス１０３が、
アービトレーション・サイクル後にそのバスが特定のス
ロットに授与されていることを特定のスロットに示すア
ービトレーション授与線など、他の多くの制御信号線を
含むことを理解するだろう。データおよびアドレス信号
を収容する他の線もバス１０３に含まれているが、これ
らは図１２には図示しない。要求線１３１内には１組の
インライン・スイッチ１３３が配置され、スイッチ制御
論理回路１１７によって制御される。ただし、バンク内
に存在する各スロットごとにスイッチが１組ずつ存在す
ることに留意されたい。ブリッジ・チップ１０４からの
ＲＳＴ＃信号を検出すると、スイッチ制御論理回路１１
７はアービタ１３０に制御信号を送り、それがブリッジ
・チップ１０４にバス１０３の所有権を授与する。これ
により、複数スロットのバンクを非活動化するプロセス
が開始されると、そのバンク内のどのスロット１０６も
バス１０３の所有権を持てなくなる。同時に、アービタ
１３０に送られる信号により、スイッチ制御論理回路１
１７はスイッチ１３３にもスイッチを開く制御信号を送
り、その結果、スロット１０６内のどのカードもバス１
０３へのアクセスを要求できなくなり、アービトレーシ
ョン・サイクルが開始される。アービトレーションが使
用禁止になると、図７および図８に関連して前述したの
と同じ技法により、複数スロット１０６のバンクを非活
動化することができる。
単一ブリッジ・チップ１０４によって制御される、本発
明の一実施例のブロック図を示している。これらのスロ
ットは、１つのグループとして制御、すなわち、非活動
化することができる。図１２の参照番号が図７で使用す
る同一番号に対応する場合、同じ構成要素を表すことを
意味し、もう一度説明しないものとする。リセット検出
器１１０はリセット信号ＲＳＴ＃に基づいてアービタ１
３０に制御信号を提供することが分かるだろう。このア
ービタは、２次バス１０３の所有権に関する要求を受け
取り、そのバスに最近アクセスしていないデバイスなど
の１組の所定の基準に基づいてブリッジ・チップ１０４
またはスロット１０６の１つにバスを授与する、標準的
な論理デバイスである。アービタ１３０は、ブリッジ・
チップ１０４に接続されたものとして示されているが、
ブリッジ・チップにより各スロット１０６にも接続され
ている。また、ブリッジ・チップ１０４によりスロット
１０６からアービタ１３０にバス要求信号を伝送する要
求線１３１も示されている。当業者は、バス１０３が、
アービトレーション・サイクル後にそのバスが特定のス
ロットに授与されていることを特定のスロットに示すア
ービトレーション授与線など、他の多くの制御信号線を
含むことを理解するだろう。データおよびアドレス信号
を収容する他の線もバス１０３に含まれているが、これ
らは図１２には図示しない。要求線１３１内には１組の
インライン・スイッチ１３３が配置され、スイッチ制御
論理回路１１７によって制御される。ただし、バンク内
に存在する各スロットごとにスイッチが１組ずつ存在す
ることに留意されたい。ブリッジ・チップ１０４からの
ＲＳＴ＃信号を検出すると、スイッチ制御論理回路１１
７はアービタ１３０に制御信号を送り、それがブリッジ
・チップ１０４にバス１０３の所有権を授与する。これ
により、複数スロットのバンクを非活動化するプロセス
が開始されると、そのバンク内のどのスロット１０６も
バス１０３の所有権を持てなくなる。同時に、アービタ
１３０に送られる信号により、スイッチ制御論理回路１
１７はスイッチ１３３にもスイッチを開く制御信号を送
り、その結果、スロット１０６内のどのカードもバス１
０３へのアクセスを要求できなくなり、アービトレーシ
ョン・サイクルが開始される。アービトレーションが使
用禁止になると、図７および図８に関連して前述したの
と同じ技法により、複数スロット１０６のバンクを非活
動化することができる。
【００３３】次に、図１２に関連して図１３の流れ図に
ついて説明する。図８のステップ１ａで複数スロットの
バンクがコンピュータ・システム内に存在すると判定さ
れた場合、図１３のステップ１７では、取外しまたは交
換を行うカード（複数も可）がバンク内のスロットの１
つであるかどうかを判定する。そうである場合、ステッ
プ１８でスロット・リセット検出器１１０がスイッチ制
御論理回路１１７に制御信号を提供し、次にその論理回
路がアービタ１３０に信号を提供する。ステップ１９で
はアービタ１３０がバス１０３の所有権をブリッジ・チ
ップ１０４に授与する。次に、スイッチ１３３を開くこ
とにより、スイッチ制御論理回路１１７がバス要求信号
線１３１を使用禁止にする（ステップ２０）。ステップ
２１で構成ソフトウェアはスロット１０６内のカードへ
の活動を停止する。次にブリッジ・チップ１０４はステ
ップ２２で入出力バス１０２から２次バス１０３を切断
する。次に、ステップ２３で複数スロットのバンクへの
電力が徐々に低下する。ステップ２４でＬＥＤ１１８
は、スロット１０６から電力が取り除かれた時期を示
し、カード（複数も可）が取り外せるようになる（ステ
ップ２５）。
ついて説明する。図８のステップ１ａで複数スロットの
バンクがコンピュータ・システム内に存在すると判定さ
れた場合、図１３のステップ１７では、取外しまたは交
換を行うカード（複数も可）がバンク内のスロットの１
つであるかどうかを判定する。そうである場合、ステッ
プ１８でスロット・リセット検出器１１０がスイッチ制
御論理回路１１７に制御信号を提供し、次にその論理回
路がアービタ１３０に信号を提供する。ステップ１９で
はアービタ１３０がバス１０３の所有権をブリッジ・チ
ップ１０４に授与する。次に、スイッチ１３３を開くこ
とにより、スイッチ制御論理回路１１７がバス要求信号
線１３１を使用禁止にする（ステップ２０）。ステップ
２１で構成ソフトウェアはスロット１０６内のカードへ
の活動を停止する。次にブリッジ・チップ１０４はステ
ップ２２で入出力バス１０２から２次バス１０３を切断
する。次に、ステップ２３で複数スロットのバンクへの
電力が徐々に低下する。ステップ２４でＬＥＤ１１８
は、スロット１０６から電力が取り除かれた時期を示
し、カード（複数も可）が取り外せるようになる（ステ
ップ２５）。
【００３４】ステップ１７で、バンク内のスロット１０
６の１つにカードを挿入すると判定された場合、バンク
内のスロットが非活動状態になる（ステップ２６）。と
いうのは、ステップ１８〜２５に従ってそのバンクが前
に非活動化されているからである。ステップ２７では、
コンピュータ・システムに追加すべきカード（複数も
可）５がコネクタ（複数も可）４に挿入される。次に電
磁スイッチ（複数も可）１０７がカード（複数も可）の
存在を示す（ステップ２８）。次にステップ２９で複数
スロットのバンクへの電力が徐々に増加し、ブリッジ・
チップ１０４によってバス１０３を入出力バス１０２に
結合できるという表示が行われる。ステップ３０では、
ブリッジ・チップ１０４が２次バス１０３を入出力バス
１０２に再接続する。ステップ３１でリセット信号が非
活動化される。これにより、スイッチ１３３を閉じるこ
とによって、スイッチ制御論理回路がバス１０３のアー
ビトレーションを可能にする（ステップ３２）。複数ス
ロットのバンク内の各カード用の構成ソフトウェアによ
り、複数スロットのバンク内のカード（複数も可）５が
データ処理活動を開始できるようになる（ステップ３
３）。ステップ２５および３３の両方に続いて、プロセ
スはステップ１６（図８）に移行し、終了する。
６の１つにカードを挿入すると判定された場合、バンク
内のスロットが非活動状態になる（ステップ２６）。と
いうのは、ステップ１８〜２５に従ってそのバンクが前
に非活動化されているからである。ステップ２７では、
コンピュータ・システムに追加すべきカード（複数も
可）５がコネクタ（複数も可）４に挿入される。次に電
磁スイッチ（複数も可）１０７がカード（複数も可）の
存在を示す（ステップ２８）。次にステップ２９で複数
スロットのバンクへの電力が徐々に増加し、ブリッジ・
チップ１０４によってバス１０３を入出力バス１０２に
結合できるという表示が行われる。ステップ３０では、
ブリッジ・チップ１０４が２次バス１０３を入出力バス
１０２に再接続する。ステップ３１でリセット信号が非
活動化される。これにより、スイッチ１３３を閉じるこ
とによって、スイッチ制御論理回路がバス１０３のアー
ビトレーションを可能にする（ステップ３２）。複数ス
ロットのバンク内の各カード用の構成ソフトウェアによ
り、複数スロットのバンク内のカード（複数も可）５が
データ処理活動を開始できるようになる（ステップ３
３）。ステップ２５および３３の両方に続いて、プロセ
スはステップ１６（図８）に移行し、終了する。
【００３５】ＰＣＩバスなど、特定のタイプの入出力バ
スを有するコンピュータ・システムでは、（場合によっ
ては）入出力バス上で発生するエラーを報告し、このよ
うなエラーからの回復に対応することが不可能である。
たとえば、システム・エラー信号（ＳＥＲＲ＃）によっ
てアドレス・パリティ・エラーが報告される。この信号
は、中央演算処理装置へのマスク不能割込み（ＮＭＩ）
信号を生成する。多くのシステムではＮＭＩは回復不能
であり、ＮＭＩによって報告されたエラーによってコン
ピュータ・システムが再始動されるので、問題が発生す
る。すなわち、今日の複雑なプロセッサには様々なパイ
プライン・ステージがあるため、ＮＭＩ用のエラー回復
が一切ない。したがって、コンピュータ・システムはエ
ラー条件を解決するためにその初期プログラム・ロード
（ＩＰＬ）を完了しなければならない。これは、システ
ムの再ＩＰＬによってサーバに接続されたすべてのクラ
イアント・システムも再始動されるようなサーバなどの
コンピュータ・システムでは望ましくないことである。
スを有するコンピュータ・システムでは、（場合によっ
ては）入出力バス上で発生するエラーを報告し、このよ
うなエラーからの回復に対応することが不可能である。
たとえば、システム・エラー信号（ＳＥＲＲ＃）によっ
てアドレス・パリティ・エラーが報告される。この信号
は、中央演算処理装置へのマスク不能割込み（ＮＭＩ）
信号を生成する。多くのシステムではＮＭＩは回復不能
であり、ＮＭＩによって報告されたエラーによってコン
ピュータ・システムが再始動されるので、問題が発生す
る。すなわち、今日の複雑なプロセッサには様々なパイ
プライン・ステージがあるため、ＮＭＩ用のエラー回復
が一切ない。したがって、コンピュータ・システムはエ
ラー条件を解決するためにその初期プログラム・ロード
（ＩＰＬ）を完了しなければならない。これは、システ
ムの再ＩＰＬによってサーバに接続されたすべてのクラ
イアント・システムも再始動されるようなサーバなどの
コンピュータ・システムでは望ましくないことである。
【００３６】さらに、様々なスロットに複数のカードを
有するパーソナル・コンピュータなどのクライアント・
システムでは、カードまたはデバイスの１つがＮＭＩを
出した場合、悪影響を受けることになる。すなわち、単
一カードがＣＰＵにＮＭＩを出した場合、唯一頼りにな
るのはＣＰＵが再ＩＰＬを行うことである。これは、Ｎ
ＭＩが出される原因となるエラー条件をどのカードが持
っているかをＣＰＵが識別できないからである。
有するパーソナル・コンピュータなどのクライアント・
システムでは、カードまたはデバイスの１つがＮＭＩを
出した場合、悪影響を受けることになる。すなわち、単
一カードがＣＰＵにＮＭＩを出した場合、唯一頼りにな
るのはＣＰＵが再ＩＰＬを行うことである。これは、Ｎ
ＭＩが出される原因となるエラー条件をどのカードが持
っているかをＣＰＵが識別できないからである。
【００３７】さらに、デバイス（すなわち、カード）に
よってＳＥＲＲ＃信号が励起され、サービス不能な内部
エラー条件が存在することを示す場合もある。通常、様
々なデバイスのＳＥＲＲ＃信号は他のＳＥＲＲ＃信号と
のＯＲがまとめて取られるので、ＣＰＵは、どのデバイ
スがその信号を開始したか、なぜその信号が出された
か、または複数のデバイスがＳＥＲＲ＃信号を出してい
るかどうかなどを把握していない。回復不能エラーの他
の例としては、今後の完了のためにプロセッサが実行中
の動作がスレーブ装置（アダプタ・カード）によって通
知された場合に発生するほぼすべてのエラーが挙げられ
る。このタイプのエラーは、ＰＣＩメモリ・アドレス空
間向けの、多くの別のタイプの市販マイクロプロセッサ
とともに使用されるすべてのプログラム式入出力（ＰＩ
Ｏ）動作（ロード命令とストア命令による）に適用され
る。したがって、システム・ソフトウェアは入出力装
置、たとえば、ＰＣＩ装置にデータを書き込むことがで
き、その動作はプロセッサ・バスで正常に完了するの
で、ソフトウェア・プログラムが動作を続行する。その
後、ＰＣＩバス上で発生するエラーは遅すぎるため、ソ
フトウェアで問題を訂正することができなくなる。
よってＳＥＲＲ＃信号が励起され、サービス不能な内部
エラー条件が存在することを示す場合もある。通常、様
々なデバイスのＳＥＲＲ＃信号は他のＳＥＲＲ＃信号と
のＯＲがまとめて取られるので、ＣＰＵは、どのデバイ
スがその信号を開始したか、なぜその信号が出された
か、または複数のデバイスがＳＥＲＲ＃信号を出してい
るかどうかなどを把握していない。回復不能エラーの他
の例としては、今後の完了のためにプロセッサが実行中
の動作がスレーブ装置（アダプタ・カード）によって通
知された場合に発生するほぼすべてのエラーが挙げられ
る。このタイプのエラーは、ＰＣＩメモリ・アドレス空
間向けの、多くの別のタイプの市販マイクロプロセッサ
とともに使用されるすべてのプログラム式入出力（ＰＩ
Ｏ）動作（ロード命令とストア命令による）に適用され
る。したがって、システム・ソフトウェアは入出力装
置、たとえば、ＰＣＩ装置にデータを書き込むことがで
き、その動作はプロセッサ・バスで正常に完了するの
で、ソフトウェア・プログラムが動作を続行する。その
後、ＰＣＩバス上で発生するエラーは遅すぎるため、ソ
フトウェアで問題を訂正することができなくなる。
【００３８】本発明の他の好ましい実施例では、ＰＣＩ
バス（または他の同様の入出力バス）上のエラー回復を
可能にするために、入出力プロトコルをわずかに変更す
ることができる。このエラー回復を可能にするため、Ｃ
ＰＵがエラーのタイプとどのカードがエラー信号を出し
ているかを判定できるように、各スロットを分離しなけ
ればならない。
バス（または他の同様の入出力バス）上のエラー回復を
可能にするために、入出力プロトコルをわずかに変更す
ることができる。このエラー回復を可能にするため、Ｃ
ＰＵがエラーのタイプとどのカードがエラー信号を出し
ているかを判定できるように、各スロットを分離しなけ
ればならない。
【００３９】図９は、本発明のエラー回復態様の好まし
い実施例のブロック図である。ただし、図９に番号で示
されている構成要素は図７および図１２で使用する同一
構成要素に対応するので、ここでは説明しないことに留
意されたい。図９のシステム・バス１００は、ＣＰＵ２
とメモリ３をブリッジ・チップ１１３に接続している。
ＣＰＵ２は、ＡＩＸまたはＯＳ／２オペレーティング・
システムなどのソフトウェア・オペレーティング・シス
テム２００を有する。また、ＣＰＵ２にはデバイス・ド
ライバ２０１が導入されているが、これはオペレーティ
ング・システム２００に含まれる場合もある。このよう
なデバイス・ドライバ２０１は、コンピュータ・システ
ムのスロット１０６のカード５を含む、様々な構成要素
を制御するために使用する。デバイス・ドライバ２０１
は、このような機能および通信、エラー検出と訂正など
を実行する。入出力ホスト・ブリッジ・チップ１１３は
システム・バス１００に接続され、入出力バス１０２に
も接続される。次に、ブリッジ・チップ１０４は入出力
バス１０２とスロット１０６に接続される。現在説明し
ている実施例では、状況情報を格納するために少なくと
も１つの追加レジスタ２０３がブリッジ・チップ１０４
に追加されている。さらに、信号線１０３を使用してリ
セット信号ＲＳＴ＃をスロット１０６に伝送することが
図９から分かるだろう。また、信号線２０４はスロット
１０６からブリッジ・チップ１０４にＳＥＲＲ＃信号を
提供する。図９の構成要素の残りは図７に示すものと同
一なので、それに従って説明する。
い実施例のブロック図である。ただし、図９に番号で示
されている構成要素は図７および図１２で使用する同一
構成要素に対応するので、ここでは説明しないことに留
意されたい。図９のシステム・バス１００は、ＣＰＵ２
とメモリ３をブリッジ・チップ１１３に接続している。
ＣＰＵ２は、ＡＩＸまたはＯＳ／２オペレーティング・
システムなどのソフトウェア・オペレーティング・シス
テム２００を有する。また、ＣＰＵ２にはデバイス・ド
ライバ２０１が導入されているが、これはオペレーティ
ング・システム２００に含まれる場合もある。このよう
なデバイス・ドライバ２０１は、コンピュータ・システ
ムのスロット１０６のカード５を含む、様々な構成要素
を制御するために使用する。デバイス・ドライバ２０１
は、このような機能および通信、エラー検出と訂正など
を実行する。入出力ホスト・ブリッジ・チップ１１３は
システム・バス１００に接続され、入出力バス１０２に
も接続される。次に、ブリッジ・チップ１０４は入出力
バス１０２とスロット１０６に接続される。現在説明し
ている実施例では、状況情報を格納するために少なくと
も１つの追加レジスタ２０３がブリッジ・チップ１０４
に追加されている。さらに、信号線１０３を使用してリ
セット信号ＲＳＴ＃をスロット１０６に伝送することが
図９から分かるだろう。また、信号線２０４はスロット
１０６からブリッジ・チップ１０４にＳＥＲＲ＃信号を
提供する。図９の構成要素の残りは図７に示すものと同
一なので、それに従って説明する。
【００４０】エラー回復方式にとって重要なことは、変
更済みブリッジ・チップ１０４により各入出力装置、す
なわち、各入出力スロット１０６を１次入出力バス１０
２から分離することである。この好ましい実施例では、
前述のＰＣＩ間実施態様の変更が必要である。より具体
的には、スロット１０６内のカードのうちの特定の１つ
にエラー条件が存在する場合に設定される回復モード構
成ビットが追加される。モード構成ビットが設定される
と、前述のようにシステムに対する損害が発生しないよ
うに装置５をそのリセット状態に維持するため、ＲＳＴ
＃信号が活動化され、保持される。さらに、システムに
外部割込みを通知するためにレジスタ２０３の状況ビッ
トが設定される。また、構成ビットが設定されると、ス
トア時にＣＰＵからデータを投げ捨て、ロード操作時に
すべての論理１の値を返すことにより、ＣＰＵ２から装
置への追加のロードまたはストアがすべて無視される。
最後に、装置５からの直接メモリ・アクセス（ＤＭＡ）
データは破棄され、ＤＭＡデータを伝えそうな動作はす
べて打ち切られる。
更済みブリッジ・チップ１０４により各入出力装置、す
なわち、各入出力スロット１０６を１次入出力バス１０
２から分離することである。この好ましい実施例では、
前述のＰＣＩ間実施態様の変更が必要である。より具体
的には、スロット１０６内のカードのうちの特定の１つ
にエラー条件が存在する場合に設定される回復モード構
成ビットが追加される。モード構成ビットが設定される
と、前述のようにシステムに対する損害が発生しないよ
うに装置５をそのリセット状態に維持するため、ＲＳＴ
＃信号が活動化され、保持される。さらに、システムに
外部割込みを通知するためにレジスタ２０３の状況ビッ
トが設定される。また、構成ビットが設定されると、ス
トア時にＣＰＵからデータを投げ捨て、ロード操作時に
すべての論理１の値を返すことにより、ＣＰＵ２から装
置への追加のロードまたはストアがすべて無視される。
最後に、装置５からの直接メモリ・アクセス（ＤＭＡ）
データは破棄され、ＤＭＡデータを伝えそうな動作はす
べて打ち切られる。
【００４１】デバイス・ドライバ２０１は、動作がコー
ド内の特定のポイント（実行中の命令）で正しく完了す
ることを確認するために、ブリッジ・チップ１０４また
はデバイスそのもので入出力動作の状況を検査する責任
を負っている。レジスタ２０３は、たとえば、論理０で
あれば、エラーが一切存在せず、デバイス・ドライバが
入出力装置から情報を読み取ることができることを示す
ような何らかのビットを含むことになる。しかし、レジ
スタ２０３の状況ビットが論理１を含み、ブリッジ・チ
ップ１０４が装置５をリセット状態（ＲＳＴ＃が活動状
態）に保持している場合、デバイス・ドライバが装置か
ら情報を読み取ると、すべてのビットが論理１に設定さ
れ、その結果、動作が正しく完了していないことをドラ
イバに示すことになる。ただし、１次入出力バス１０２
上のエラーはやはりマシン・チェックを生成し、システ
ムの再ＩＰＬの原因となることに留意されたい。しか
し、本発明の分離方法を使用することにより、１次入出
力バス１０２はいずれのスロット１０６もそれに直接接
続していないので、したがって、その信頼性が大幅に増
加している。
ド内の特定のポイント（実行中の命令）で正しく完了す
ることを確認するために、ブリッジ・チップ１０４また
はデバイスそのもので入出力動作の状況を検査する責任
を負っている。レジスタ２０３は、たとえば、論理０で
あれば、エラーが一切存在せず、デバイス・ドライバが
入出力装置から情報を読み取ることができることを示す
ような何らかのビットを含むことになる。しかし、レジ
スタ２０３の状況ビットが論理１を含み、ブリッジ・チ
ップ１０４が装置５をリセット状態（ＲＳＴ＃が活動状
態）に保持している場合、デバイス・ドライバが装置か
ら情報を読み取ると、すべてのビットが論理１に設定さ
れ、その結果、動作が正しく完了していないことをドラ
イバに示すことになる。ただし、１次入出力バス１０２
上のエラーはやはりマシン・チェックを生成し、システ
ムの再ＩＰＬの原因となることに留意されたい。しか
し、本発明の分離方法を使用することにより、１次入出
力バス１０２はいずれのスロット１０６もそれに直接接
続していないので、したがって、その信頼性が大幅に増
加している。
【００４２】さらに、装置５のうち特定のものだけがこ
の「リセット」タイプのエラー回復に関与するように、
コンピュータ・システムを設計することができる。この
実施例のエラー回復がオンになっていない場合、エラー
は装置から１次入出力バス１０２に伝えられ、その結
果、おそらくマシン・チェックが生成されることにな
る。本発明のエラー回復方式を利用するために、システ
ム内のデータの大部分を処理する重要装置（たとえば、
サーバ・システムのＤＡＳＤおよびＬＡＮアダプタ）だ
けを変更すればよいように設計することは、所与のシス
テムにとっては受け入れられることであろう。このた
め、コンピュータ・システム全体を変更する必要もな
く、システムの信頼性を大幅に増加することができる。
の「リセット」タイプのエラー回復に関与するように、
コンピュータ・システムを設計することができる。この
実施例のエラー回復がオンになっていない場合、エラー
は装置から１次入出力バス１０２に伝えられ、その結
果、おそらくマシン・チェックが生成されることにな
る。本発明のエラー回復方式を利用するために、システ
ム内のデータの大部分を処理する重要装置（たとえば、
サーバ・システムのＤＡＳＤおよびＬＡＮアダプタ）だ
けを変更すればよいように設計することは、所与のシス
テムにとっては受け入れられることであろう。このた
め、コンピュータ・システム全体を変更する必要もな
く、システムの信頼性を大幅に増加することができる。
【００４３】図１０は、本発明のエラー回復態様によっ
て実施されるステップを示す流れ図である。ステップ１
ではプロセスが開始され、ステップ２ではデバイス・ド
ライバが制御中の装置へのロード／ストア動作を実行す
る。ただし、本発明では、一連のまたは関連グループの
ロード／ストア動作が実施されるような状況も扱うこと
に留意されたい。次にステップ３では、コンピュータ・
システム内のアダプタ・カード上の複数の装置の１つか
らのＳＥＲＲ＃信号が存在するかどうかを判定する。存
在する場合、ステップ４ではＳＥＲＲ＃を槌する装置に
対してリセット信号ＲＳＴ＃が活動化され（ブリッジ・
チップ１０４による）、装置５をそのリセット状態に
し、システムに対する損害を回避すると同時に、装置を
システムに結合された状態に維持する。すなわち、ＳＥ
ＲＲ＃信号を出したカードを有するスロット１０６は、
前述のようにリセットされる（データ処理活動が停止す
る）。ステップ５では、レジスタ２０３の状況ビット
が、たとえば、論理１に設定される。次にステップ６で
は、図９に示す制御ハードウェアがすべてのロード動作
とストア動作を無視し、保留中の直接メモリ・アクセス
（ＤＭＡ）動作を打ち切る。ステップ３でＳＥＲＲ＃信
号が一切存在していないと判定された場合、本発明のプ
ロセスはステップ７に移行し、そこで、実施中の一連の
命令に追加のロードおよびストア動作が存在するかどう
かが判定される。追加のロードまたはストアあるいはそ
の両方が存在する場合、プロセスはステップ２にループ
・バックし、そこでデバイス・ドライバがロード／スト
アを実施する。追加のロード／ストア動作が一切存在し
ない場合、ステップ８でデバイス・ドライバがブリッジ
・チップ１０４のレジスタ２０３の状況ビットを読み取
る。次にステップ９では、エラー条件が発生しているか
どうかを判定する。ステップ５で、ＳＥＲＲ＃エラーが
発生していることを示すために状況ビットが設定されて
いない場合、ロード／ストア動作は完了したものと見な
される（ステップ１０）。しかし、ステップ５で、ＳＥ
ＲＲ＃信号の存在を示すために状況ビットが設定されて
いる場合、ステップ１１でブリッジ・チップ１０４が
（再初期設定により）再構成される。通常、デバイス・
ドライバは、デバイスを再初期設定することにより、カ
ードをリセットする。しかし、本発明では、デバイス・
ドライバが、それ自体とデバイスとの間の情報転送を試
みているバス・マスタ・デバイスに対し、転送動作をも
う一度試みるように指示すると思われる再試行動作も試
みることができるものとする。エラー条件が取り除かれ
ていれば、ロード／ストア動作を正しく実施することが
できる。さらに、ステップ１１で、デバイス・ドライバ
は、デバイス内のエラー条件を訂正しようと試みる１つ
または複数のサービス・ルーチンを呼び出すことができ
る。このようなエラー・ルーチンは、パワー・オン自己
検査（ｐｏｓｔ）コードなどの一部としてコンピュータ
の読取り専用メモリ（ＲＯＭ）内に常駐することができ
る。しかし、デバイス・ドライバがエラー条件を有する
デバイスを再初期設定することが、典型的な状況であ
る。本発明によれば、実際にエラー・コードを生成する
特定のデバイスについてのみ、再ＩＰＬが行われる。コ
ンピュータ・システム内の複数のカード上の残りのデバ
イスは、通常のデータ処理活動を続行することになる。
したがって、本発明により、コンピュータ・システム
が、異なるスロットの他のカード５上の他のデバイスの
動作に影響せずに、どのように特定の入出力スロット１
０６内の単一デバイスを分離できるかが分かるだろう。
て実施されるステップを示す流れ図である。ステップ１
ではプロセスが開始され、ステップ２ではデバイス・ド
ライバが制御中の装置へのロード／ストア動作を実行す
る。ただし、本発明では、一連のまたは関連グループの
ロード／ストア動作が実施されるような状況も扱うこと
に留意されたい。次にステップ３では、コンピュータ・
システム内のアダプタ・カード上の複数の装置の１つか
らのＳＥＲＲ＃信号が存在するかどうかを判定する。存
在する場合、ステップ４ではＳＥＲＲ＃を槌する装置に
対してリセット信号ＲＳＴ＃が活動化され（ブリッジ・
チップ１０４による）、装置５をそのリセット状態に
し、システムに対する損害を回避すると同時に、装置を
システムに結合された状態に維持する。すなわち、ＳＥ
ＲＲ＃信号を出したカードを有するスロット１０６は、
前述のようにリセットされる（データ処理活動が停止す
る）。ステップ５では、レジスタ２０３の状況ビット
が、たとえば、論理１に設定される。次にステップ６で
は、図９に示す制御ハードウェアがすべてのロード動作
とストア動作を無視し、保留中の直接メモリ・アクセス
（ＤＭＡ）動作を打ち切る。ステップ３でＳＥＲＲ＃信
号が一切存在していないと判定された場合、本発明のプ
ロセスはステップ７に移行し、そこで、実施中の一連の
命令に追加のロードおよびストア動作が存在するかどう
かが判定される。追加のロードまたはストアあるいはそ
の両方が存在する場合、プロセスはステップ２にループ
・バックし、そこでデバイス・ドライバがロード／スト
アを実施する。追加のロード／ストア動作が一切存在し
ない場合、ステップ８でデバイス・ドライバがブリッジ
・チップ１０４のレジスタ２０３の状況ビットを読み取
る。次にステップ９では、エラー条件が発生しているか
どうかを判定する。ステップ５で、ＳＥＲＲ＃エラーが
発生していることを示すために状況ビットが設定されて
いない場合、ロード／ストア動作は完了したものと見な
される（ステップ１０）。しかし、ステップ５で、ＳＥ
ＲＲ＃信号の存在を示すために状況ビットが設定されて
いる場合、ステップ１１でブリッジ・チップ１０４が
（再初期設定により）再構成される。通常、デバイス・
ドライバは、デバイスを再初期設定することにより、カ
ードをリセットする。しかし、本発明では、デバイス・
ドライバが、それ自体とデバイスとの間の情報転送を試
みているバス・マスタ・デバイスに対し、転送動作をも
う一度試みるように指示すると思われる再試行動作も試
みることができるものとする。エラー条件が取り除かれ
ていれば、ロード／ストア動作を正しく実施することが
できる。さらに、ステップ１１で、デバイス・ドライバ
は、デバイス内のエラー条件を訂正しようと試みる１つ
または複数のサービス・ルーチンを呼び出すことができ
る。このようなエラー・ルーチンは、パワー・オン自己
検査（ｐｏｓｔ）コードなどの一部としてコンピュータ
の読取り専用メモリ（ＲＯＭ）内に常駐することができ
る。しかし、デバイス・ドライバがエラー条件を有する
デバイスを再初期設定することが、典型的な状況であ
る。本発明によれば、実際にエラー・コードを生成する
特定のデバイスについてのみ、再ＩＰＬが行われる。コ
ンピュータ・システム内の複数のカード上の残りのデバ
イスは、通常のデータ処理活動を続行することになる。
したがって、本発明により、コンピュータ・システム
が、異なるスロットの他のカード５上の他のデバイスの
動作に影響せずに、どのように特定の入出力スロット１
０６内の単一デバイスを分離できるかが分かるだろう。
【００４４】ステップ１２では、エラー・コードを生成
する特定のデバイスがデバイス・ドライバによって再初
期設定される。次にデバイス・ドライバは、通常のデー
タ処理活動のためのチェックポイント状態に設定される
（ステップ１３）。すなわち、デバイス・ドライバはす
でにそのデバイスを初期設定したので、それ自体と制御
中のデバイスとの間で情報を転送するためにロードおよ
びストア動作を実施することなどにより、通常通り、そ
の活動を制御している。また、これは、ステップ３が示
すように、制御中のデバイスでＳＥＲＲ＃信号が発生し
た時期を判定することも含む。ステップ１３に続き、プ
ロセスはステップ２にループ・バックし、続行されるこ
とが分かるだろう。
する特定のデバイスがデバイス・ドライバによって再初
期設定される。次にデバイス・ドライバは、通常のデー
タ処理活動のためのチェックポイント状態に設定される
（ステップ１３）。すなわち、デバイス・ドライバはす
でにそのデバイスを初期設定したので、それ自体と制御
中のデバイスとの間で情報を転送するためにロードおよ
びストア動作を実施することなどにより、通常通り、そ
の活動を制御している。また、これは、ステップ３が示
すように、制御中のデバイスでＳＥＲＲ＃信号が発生し
た時期を判定することも含む。ステップ１３に続き、プ
ロセスはステップ２にループ・バックし、続行されるこ
とが分かるだろう。
【００４５】本発明は、コンピュータ・システム全体の
電力を低下させずに、個々のカード上でエラー条件を訂
正できるようにすることにより、信頼性を大幅に改善す
るものであることが分かるだろう。
電力を低下させずに、個々のカード上でエラー条件を訂
正できるようにすることにより、信頼性を大幅に改善す
るものであることが分かるだろう。
【００４６】所与の好ましい実施例について示し説明し
てきたが、特許請求の範囲から逸脱せずに多くの変更お
よび修正を行うことができることに留意されたい。たと
えば、他の実施例では、その装置によるＤＭＡ転送が禁
止されるが、ロードおよびストア動作は続行できるよう
に、リセット線が装置側に引き寄せられるものと思われ
る（これは、デバイス・ドライバがより複雑になること
を犠牲にして障害分離を改善することを考慮したもので
ある）。
てきたが、特許請求の範囲から逸脱せずに多くの変更お
よび修正を行うことができることに留意されたい。たと
えば、他の実施例では、その装置によるＤＭＡ転送が禁
止されるが、ロードおよびストア動作は続行できるよう
に、リセット線が装置側に引き寄せられるものと思われ
る（これは、デバイス・ドライバがより複雑になること
を犠牲にして障害分離を改善することを考慮したもので
ある）。
【００４７】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４８】（１）データ処理機能を実施するための複
数のカードと、前記複数のカードのうち、エラー信号を
出した特定の１つを識別するための手段と、残りの複数
のカードが前記データ処理活動を続行する間に前記複数
のカードのうちの前記１つをリセットするための手段と
を含むことを特徴とする、コンピュータ・システム。 （２）前記システムが、それぞれが複数のカードの１つ
に対応し、前記カードをＣＰＵと相互接続するための複
数のインタフェース手段と、前記インタフェース手段内
にあって、前記複数のカードのうちの対応する１つがエ
ラー信号を出したかどうかを表示するための手段とをさ
らに含むことを特徴とする、上記（１）に記載のシステ
ム。 （３）前記識別手段が、前記複数のカードのうち、前記
エラー信号を出した前記１つによってデータ処理機能を
実施するためのすべての要求を無視するための手段と、
前記複数のカードのうち、前記エラー信号を出した前記
１つと、システム・メモリとの間の直接メモリ・アクセ
ス動作を打ち切るための手段とをさらに含むことを特徴
とする、上記（２）に記載のシステム。 （４）前記リセット手段が、前記複数のカードのうちの
どれが前記エラー信号を出したかを判定するための手段
と、前記複数のカードのうち、前記エラー信号を出した
前記１つを再構成するための手段とを含むことを特徴と
する、上記（３）に記載のシステム。 （５）前記再構成手段が、前記複数のカードのうち、前
記エラー信号を出した前記１つを再初期設定するための
手段を含むことを特徴とする、上記（４）に記載のシス
テム。 （６）前記再構成手段が、前記複数のカードのうち、前
記エラー信号を出した前記１つのエラー条件を修理する
ためにエラー回復ルーチンを呼び出すための手段と、前
記複数のカードのうちの前記１つで前記データ処理活動
を再実施するための手段とをさらに含むことを特徴とす
る、上記（５）に記載のシステム。 （７）前記表示手段が、前記複数のカードのうちの対応
する１つによってエラー信号が出されたかどうかを示す
状況ビットを格納するためのレジスタであることを特徴
とする、上記（６）に記載のシステム。 （８）前記判定手段が、前記複数のカードのうちの１つ
に対応し、前記レジスタをポーリングするデバイス・ド
ライバであることを特徴とする、上記（７）に記載のシ
ステム。 （９）データ処理機能を実施するための複数のカードの
１つを分離する方法において、前記方法が、前記複数の
カードのうち、エラー信号を出した特定の１つを識別す
るステップと、残りの複数のカードがデータ処理活動を
続行する間に前記複数のカードのうちの前記１つをリセ
ットするステップとを含むことを特徴とする方法。 （１０）前記方法が、それぞれが複数のカードの１つに
対応し、前記カードをＣＰＵと相互接続するための複数
のインタフェース手段を設けるステップと、前記インタ
フェース手段により、前記複数のカードのうちの対応す
る１つがエラー信号を出したかどうかを指示するステッ
プとをさらに含むことを特徴とする、上記（９）に記載
の方法。 （１１）前記識別ステップが、前記複数のカードのう
ち、前記エラー信号を出した前記１つによってデータ処
理機能を実施するためのすべての要求を無視するステッ
プと、前記複数のカードのうち、前記エラー信号を出し
た前記１つと、システム・メモリとの間の直接メモリ・
アクセス動作を打ち切るステップとをさらに含むことを
特徴とする、上記（１０）に記載の方法。 （１２）前記リセット・ステップが、前記複数のカード
のうちのどれが前記エラー信号を出したかを判定するス
テップと、前記複数のカードのうち、前記エラー信号を
出した前記１つを再構成するステップとを含むことを特
徴とする、上記（１１）に記載の方法。 （１３）前記再構成ステップが、前記複数のカードのう
ち、前記エラー信号を出した前記１つを再初期設定する
ステップを含むことを特徴とする、上記（１２）に記載
の方法。 （１４）前記リセット・ステップが、前記複数のカード
のうち、前記エラー信号を出した前記１つのエラー条件
を修理するためにエラー回復ルーチンを呼び出すステッ
プと、前記複数のカードのうちの前記１つで前記データ
処理活動を再実施するステップとをさらに含むことを特
徴とする、上記（１３）に記載の方法。 （１５）前記指示ステップが、前記複数のカードのうち
の対応する１つによってエラー信号が出されたかどうか
を示す状況ビットをレジスタに格納するステップを含む
ことを特徴とする、上記（１４）に記載の方法。 （１６）前記判定ステップが、前記複数のカードのうち
の１つに対応するデバイス・ドライバによって前記レジ
スタをポーリングするステップを含むことを特徴とす
る、上記（１５）に記載の方法。
数のカードと、前記複数のカードのうち、エラー信号を
出した特定の１つを識別するための手段と、残りの複数
のカードが前記データ処理活動を続行する間に前記複数
のカードのうちの前記１つをリセットするための手段と
を含むことを特徴とする、コンピュータ・システム。 （２）前記システムが、それぞれが複数のカードの１つ
に対応し、前記カードをＣＰＵと相互接続するための複
数のインタフェース手段と、前記インタフェース手段内
にあって、前記複数のカードのうちの対応する１つがエ
ラー信号を出したかどうかを表示するための手段とをさ
らに含むことを特徴とする、上記（１）に記載のシステ
ム。 （３）前記識別手段が、前記複数のカードのうち、前記
エラー信号を出した前記１つによってデータ処理機能を
実施するためのすべての要求を無視するための手段と、
前記複数のカードのうち、前記エラー信号を出した前記
１つと、システム・メモリとの間の直接メモリ・アクセ
ス動作を打ち切るための手段とをさらに含むことを特徴
とする、上記（２）に記載のシステム。 （４）前記リセット手段が、前記複数のカードのうちの
どれが前記エラー信号を出したかを判定するための手段
と、前記複数のカードのうち、前記エラー信号を出した
前記１つを再構成するための手段とを含むことを特徴と
する、上記（３）に記載のシステム。 （５）前記再構成手段が、前記複数のカードのうち、前
記エラー信号を出した前記１つを再初期設定するための
手段を含むことを特徴とする、上記（４）に記載のシス
テム。 （６）前記再構成手段が、前記複数のカードのうち、前
記エラー信号を出した前記１つのエラー条件を修理する
ためにエラー回復ルーチンを呼び出すための手段と、前
記複数のカードのうちの前記１つで前記データ処理活動
を再実施するための手段とをさらに含むことを特徴とす
る、上記（５）に記載のシステム。 （７）前記表示手段が、前記複数のカードのうちの対応
する１つによってエラー信号が出されたかどうかを示す
状況ビットを格納するためのレジスタであることを特徴
とする、上記（６）に記載のシステム。 （８）前記判定手段が、前記複数のカードのうちの１つ
に対応し、前記レジスタをポーリングするデバイス・ド
ライバであることを特徴とする、上記（７）に記載のシ
ステム。 （９）データ処理機能を実施するための複数のカードの
１つを分離する方法において、前記方法が、前記複数の
カードのうち、エラー信号を出した特定の１つを識別す
るステップと、残りの複数のカードがデータ処理活動を
続行する間に前記複数のカードのうちの前記１つをリセ
ットするステップとを含むことを特徴とする方法。 （１０）前記方法が、それぞれが複数のカードの１つに
対応し、前記カードをＣＰＵと相互接続するための複数
のインタフェース手段を設けるステップと、前記インタ
フェース手段により、前記複数のカードのうちの対応す
る１つがエラー信号を出したかどうかを指示するステッ
プとをさらに含むことを特徴とする、上記（９）に記載
の方法。 （１１）前記識別ステップが、前記複数のカードのう
ち、前記エラー信号を出した前記１つによってデータ処
理機能を実施するためのすべての要求を無視するステッ
プと、前記複数のカードのうち、前記エラー信号を出し
た前記１つと、システム・メモリとの間の直接メモリ・
アクセス動作を打ち切るステップとをさらに含むことを
特徴とする、上記（１０）に記載の方法。 （１２）前記リセット・ステップが、前記複数のカード
のうちのどれが前記エラー信号を出したかを判定するス
テップと、前記複数のカードのうち、前記エラー信号を
出した前記１つを再構成するステップとを含むことを特
徴とする、上記（１１）に記載の方法。 （１３）前記再構成ステップが、前記複数のカードのう
ち、前記エラー信号を出した前記１つを再初期設定する
ステップを含むことを特徴とする、上記（１２）に記載
の方法。 （１４）前記リセット・ステップが、前記複数のカード
のうち、前記エラー信号を出した前記１つのエラー条件
を修理するためにエラー回復ルーチンを呼び出すステッ
プと、前記複数のカードのうちの前記１つで前記データ
処理活動を再実施するステップとをさらに含むことを特
徴とする、上記（１３）に記載の方法。 （１５）前記指示ステップが、前記複数のカードのうち
の対応する１つによってエラー信号が出されたかどうか
を示す状況ビットをレジスタに格納するステップを含む
ことを特徴とする、上記（１４）に記載の方法。 （１６）前記判定ステップが、前記複数のカードのうち
の１つに対応するデバイス・ドライバによって前記レジ
スタをポーリングするステップを含むことを特徴とす
る、上記（１５）に記載の方法。
【図１】システム・ボードおよびアダプタ・カードと、
それらの機械的関係を示す斜視図である。
それらの機械的関係を示す斜視図である。
【図２】対応する接続ガイド部材を備えたアダプタ・カ
ードの正面図である。
ードの正面図である。
【図３】図２の切断線Ａ−Ａに沿って示す、本発明のア
ダプタ・カードおよびガイド部材の平面図である。
ダプタ・カードおよびガイド部材の平面図である。
【図４】図２の切断線Ｂ−Ｂに沿って示す、本発明のア
ダプタ・カードおよびガイド部材の正面図である。
ダプタ・カードおよびガイド部材の正面図である。
【図５】本発明のアダプタ・カードおよびガイド部材を
収容するスロットを示す、コンピュータ・システム・カ
バーの斜視図である。
収容するスロットを示す、コンピュータ・システム・カ
バーの斜視図である。
【図６】ホスト・ブリッジにより入出力バスに接続され
たシステム・バスを有し、複数のアダプタ・スロットが
入出力バスに電気的に接続されているコンピュータ・シ
ステムの概略図である。
たシステム・バスを有し、複数のアダプタ・スロットが
入出力バスに電気的に接続されているコンピュータ・シ
ステムの概略図である。
【図７】複数カード・スロットのバンクを含む、本発明
のアダプタ・カード・スロット態様の動作に必要な制御
信号を示す概略図である。
のアダプタ・カード・スロット態様の動作に必要な制御
信号を示す概略図である。
【図８】アダプタ・カードを入出力スロットにホット・
プラグするために本発明によって実施される様々なプロ
セス・ステップを示す流れ図である。
プラグするために本発明によって実施される様々なプロ
セス・ステップを示す流れ図である。
【図９】エラー回復を強化するために入出力アダプタ・
スロットが分離された、本発明の他の態様に必要な制御
信号を示す概略図である。
スロットが分離された、本発明の他の態様に必要な制御
信号を示す概略図である。
【図１０】本発明のエラー回復態様を実施するために必
要なステップの流れ図である。
要なステップの流れ図である。
【図１１】アダプタ・カード・スロットへの電力をラン
プ・アップまたはランプ・ダウンするために本発明が使
用可能な回路の一例を示す概略図である。
プ・アップまたはランプ・ダウンするために本発明が使
用可能な回路の一例を示す概略図である。
【図１２】システム全体をオフライン化する必要がな
く、カードの取付け、取外し、または交換のために複数
スロットのバンクを非活動化することができる、本発明
の好ましい一実施例を示すブロック図である。
く、カードの取付け、取外し、または交換のために複数
スロットのバンクを非活動化することができる、本発明
の好ましい一実施例を示すブロック図である。
【図１３】複数スロットのバンクのカードの取外し、取
付け、または交換を行うのに必要なステップを示す流れ
図である。
付け、または交換を行うのに必要なステップを示す流れ
図である。
１ システム・ボード ２ マイクロプロセッサ ３ 特定用途向け集積回路 ４ インライン・コネクタ ４ａ インライン・コネクタ ５ 機構またはアダプタ・カード ６ チップ ７ チップ ８ 相互接続部 ９ 導電タブ １０ 導電ランド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニー・マーヴィン・ニール アメリカ合衆国78681 テキサス州ラウン ド・ロック ハイタワー・ドライブ 4604 (72)発明者 スティーブン・マーク・サーバー アメリカ合衆国78717 テキサス州オース チン エフレイム・ロード 8308
Claims (16)
- 【請求項１】データ処理機能を実施するための複数のカ
ードと、 前記複数のカードのうち、エラー信号を出した特定の１
つを識別するための手段と、 残りの複数のカードが前記データ処理活動を続行する間
に前記複数のカードのうちの前記１つをリセットするた
めの手段とを含むことを特徴とする、コンピュータ・シ
ステム。 - 【請求項２】前記システムが、 それぞれが複数のカードの１つに対応し、前記カードを
ＣＰＵと相互接続するための複数のインタフェース手段
と、 前記インタフェース手段内にあって、前記複数のカード
のうちの対応する１つがエラー信号を出したかどうかを
表示するための手段とをさらに含むことを特徴とする、
請求項１に記載のシステム。 - 【請求項３】前記識別手段が、 前記複数のカードのうち、前記エラー信号を出した前記
１つによってデータ処理機能を実施するためのすべての
要求を無視するための手段と、 前記複数のカードのうち、前記エラー信号を出した前記
１つと、システム・メモリとの間の直接メモリ・アクセ
ス動作を打ち切るための手段とをさらに含むことを特徴
とする、請求項２に記載のシステム。 - 【請求項４】前記リセット手段が、 前記複数のカードのうちのどれが前記エラー信号を出し
たかを判定するための手段と、 前記複数のカードのうち、前記エラー信号を出した前記
１つを再構成するための手段とを含むことを特徴とす
る、請求項３に記載のシステム。 - 【請求項５】前記再構成手段が、前記複数のカードのう
ち、前記エラー信号を出した前記１つを再初期設定する
ための手段を含むことを特徴とする、請求項４に記載の
システム。 - 【請求項６】前記再構成手段が、 前記複数のカードのうち、前記エラー信号を出した前記
１つのエラー条件を修理するためにエラー回復ルーチン
を呼び出すための手段と、 前記複数のカードのうちの前記１つで前記データ処理活
動を再実施するための手段とをさらに含むことを特徴と
する、請求項５に記載のシステム。 - 【請求項７】前記表示手段が、前記複数のカードのうち
の対応する１つによってエラー信号が出されたかどうか
を示す状況ビットを格納するためのレジスタであること
を特徴とする、請求項６に記載のシステム。 - 【請求項８】前記判定手段が、前記複数のカードのうち
の１つに対応し、前記レジスタをポーリングするデバイ
ス・ドライバであることを特徴とする、請求項７に記載
のシステム。 - 【請求項９】データ処理機能を実施するための複数のカ
ードの１つを分離する方法において、前記方法が、 前記複数のカードのうち、エラー信号を出した特定の１
つを識別するステップと、 残りの複数のカードがデータ処理活動を続行する間に前
記複数のカードのうちの前記１つをリセットするステッ
プとを含むことを特徴とする方法。 - 【請求項１０】前記方法が、 それぞれが複数のカードの１つに対応し、前記カードを
ＣＰＵと相互接続するための複数のインタフェース手段
を設けるステップと、 前記インタフェース手段により、前記複数のカードのう
ちの対応する１つがエラー信号を出したかどうかを指示
するステップとをさらに含むことを特徴とする、請求項
９に記載の方法。 - 【請求項１１】前記識別ステップが、 前記複数のカードのうち、前記エラー信号を出した前記
１つによってデータ処理機能を実施するためのすべての
要求を無視するステップと、 前記複数のカードのうち、前記エラー信号を出した前記
１つと、システム・メモリとの間の直接メモリ・アクセ
ス動作を打ち切るステップとをさらに含むことを特徴と
する、請求項１０に記載の方法。 - 【請求項１２】前記リセット・ステップが、 前記複数のカードのうちのどれが前記エラー信号を出し
たかを判定するステップと、 前記複数のカードのうち、前記エラー信号を出した前記
１つを再構成するステップとを含むことを特徴とする、
請求項１１に記載の方法。 - 【請求項１３】前記再構成ステップが、前記複数のカー
ドのうち、前記エラー信号を出した前記１つを再初期設
定するステップを含むことを特徴とする、請求項１２に
記載の方法。 - 【請求項１４】前記リセット・ステップが、 前記複数のカードのうち、前記エラー信号を出した前記
１つのエラー条件を修理するためにエラー回復ルーチン
を呼び出すステップと、 前記複数のカードのうちの前記１つで前記データ処理活
動を再実施するステップとをさらに含むことを特徴とす
る、請求項１３に記載の方法。 - 【請求項１５】前記指示ステップが、前記複数のカード
のうちの対応する１つによってエラー信号が出されたか
どうかを示す状況ビットをレジスタに格納するステップ
を含むことを特徴とする、請求項１４に記載の方法。 - 【請求項１６】前記判定ステップが、前記複数のカード
のうちの１つに対応するデバイス・ドライバによって前
記レジスタをポーリングするステップを含むことを特徴
とする、請求項１５に記載の方法。
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|---|---|---|---|
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| JP3771649B2 JP3771649B2 (ja) | 2006-04-26 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27972796A Expired - Lifetime JP3771649B2 (ja) | 1995-11-02 | 1996-10-22 | データ処理システム内の周辺構成要素の分離によるエラー回復 |
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|---|---|
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| JP (1) | JP3771649B2 (ja) |
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