JPH09214264A - 出力回路装置 - Google Patents
出力回路装置Info
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- JPH09214264A JPH09214264A JP8017446A JP1744696A JPH09214264A JP H09214264 A JPH09214264 A JP H09214264A JP 8017446 A JP8017446 A JP 8017446A JP 1744696 A JP1744696 A JP 1744696A JP H09214264 A JPH09214264 A JP H09214264A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
- H01S5/042—Electrical excitation ; Circuits therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
- H01S5/042—Electrical excitation ; Circuits therefor
- H01S5/0427—Electrical excitation ; Circuits therefor for applying modulation to the laser
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- Electromagnetism (AREA)
- Optics & Photonics (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、安定した出力波形の出力信号が高速
性を保ちながら得られる出力回路装置を提供する 【構成】出力段差動回路を構成する一対の差動トランジ
スタ領域（Ｑ１，Ｑ２）と、差動回路の定電流源を構成
する出力段定電流源トランジスタ領域（Ｑ３）と、入力
信号が入力され、一対の差動トランジスタ領域に配線ラ
インにより接続される一対の入力段トランジスタ領域
（Ｑ６，Ｑ７）と、出力段定電流トランジスタ領域に近
接して配置され、一対の差動トランジスタ領域の近傍で
一対の差動トランジスタのベースにそれぞれ接続される
一対の入力段定電流源トランジスタ領域（Ｑ４，Ｑ５）
とにより構成される。
性を保ちながら得られる出力回路装置を提供する 【構成】出力段差動回路を構成する一対の差動トランジ
スタ領域（Ｑ１，Ｑ２）と、差動回路の定電流源を構成
する出力段定電流源トランジスタ領域（Ｑ３）と、入力
信号が入力され、一対の差動トランジスタ領域に配線ラ
インにより接続される一対の入力段トランジスタ領域
（Ｑ６，Ｑ７）と、出力段定電流トランジスタ領域に近
接して配置され、一対の差動トランジスタ領域の近傍で
一対の差動トランジスタのベースにそれぞれ接続される
一対の入力段定電流源トランジスタ領域（Ｑ４，Ｑ５）
とにより構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、レーザダイオード
などを高速で駆動するための出力回路装置に関する。
などを高速で駆動するための出力回路装置に関する。
【０００２】
【従来の技術】レーザダイオードなどに高速で駆動信号
を供給するための従来の出力回路装置は、入力差動信号
を受けるエミッタフォロワ回路とこのエミッタフォロワ
回路からの信号により制御される出力段差動回路とによ
り構成される。このような出力回路装置では、エミッタ
フォロワ電流源がエミッタフォロワトランジスタに近接
する位置に配置されている。
を供給するための従来の出力回路装置は、入力差動信号
を受けるエミッタフォロワ回路とこのエミッタフォロワ
回路からの信号により制御される出力段差動回路とによ
り構成される。このような出力回路装置では、エミッタ
フォロワ電流源がエミッタフォロワトランジスタに近接
する位置に配置されている。
【０００３】
【発明が解決しようとする課題】出力回路装置によっ
て、高周波信号を大きな電流出力に変換するためには出
力段トランジスタには、トランジスタサイズが大きいこ
とが要求され、このためトランジスタの対地寄生容量が
大きくなる。従って、トランジスタの高速動作時にリン
ギングなどが発生する。ここで、出力回路装置の差動対
のトランジスタのベース端子が不安定であると発振を起
こす可能性がある。これらの現象を取り除くために従来
は差動対に入力する信号を積分回路などで波形を鈍らせ
発振が生じないように対処していた。しかし、その結
果、高速性が悪くなってしまう。
て、高周波信号を大きな電流出力に変換するためには出
力段トランジスタには、トランジスタサイズが大きいこ
とが要求され、このためトランジスタの対地寄生容量が
大きくなる。従って、トランジスタの高速動作時にリン
ギングなどが発生する。ここで、出力回路装置の差動対
のトランジスタのベース端子が不安定であると発振を起
こす可能性がある。これらの現象を取り除くために従来
は差動対に入力する信号を積分回路などで波形を鈍らせ
発振が生じないように対処していた。しかし、その結
果、高速性が悪くなってしまう。
【０００４】
【課題を解決するための手段】本発明は、出力波形の不
安定を除去し、かつ高速性を保てる出力回路装置を提供
することを目的とする。
安定を除去し、かつ高速性を保てる出力回路装置を提供
することを目的とする。
【０００５】本発明によると、出力段差動回路を構成す
る一対の差動トランジスタ領域と、前記差動回路の定電
流源を構成する出力段定電流源トランジスタ領域と、入
力信号が入力され、前記一対の差動トランジスタ領域に
配線ラインにより接続される一対の入力段トランジスタ
領域と、前記出力段定電流トランジスタ領域に近接して
配置され、前記一対の差動トランジスタ領域の近傍で前
記一対の差動トランジスタの制御端子にそれぞれ接続さ
れる一対の入力段定電流源トランジスタ領域とを備えた
ことを特徴とする出力回路装置が提供される。
る一対の差動トランジスタ領域と、前記差動回路の定電
流源を構成する出力段定電流源トランジスタ領域と、入
力信号が入力され、前記一対の差動トランジスタ領域に
配線ラインにより接続される一対の入力段トランジスタ
領域と、前記出力段定電流トランジスタ領域に近接して
配置され、前記一対の差動トランジスタ領域の近傍で前
記一対の差動トランジスタの制御端子にそれぞれ接続さ
れる一対の入力段定電流源トランジスタ領域とを備えた
ことを特徴とする出力回路装置が提供される。
【０００６】
【発明の実施の形態】図１を参照して、本発明の一実施
例に従った出力回路装置を説明する。
例に従った出力回路装置を説明する。
【０００７】出力回路装置は入力段のエミッタフォロワ
回路と出力段の差動回路とにより構成される。出力段差
動回路は一対のトランジスタＱ１、Ｑ２と、定電流源を
構成するトランジスタＱ３により構成される。入力段の
エミッタフォロワ回路は一対のエミッタフォロワにより
構成され、一方のエミッタフォロワは定電流源を構成す
るトランジスタＱ４と入力端子ＩＮ１に接続されたトラ
ンジスタＱ６により構成され、他方のエミッタフォロワ
は定電流源を構成するトランジスタＱ５と入力端子ＩＮ
２に接続されるトランジスタＱ７により構成される。
回路と出力段の差動回路とにより構成される。出力段差
動回路は一対のトランジスタＱ１、Ｑ２と、定電流源を
構成するトランジスタＱ３により構成される。入力段の
エミッタフォロワ回路は一対のエミッタフォロワにより
構成され、一方のエミッタフォロワは定電流源を構成す
るトランジスタＱ４と入力端子ＩＮ１に接続されたトラ
ンジスタＱ６により構成され、他方のエミッタフォロワ
は定電流源を構成するトランジスタＱ５と入力端子ＩＮ
２に接続されるトランジスタＱ７により構成される。
【０００８】即ち、出力段差動回路では、差動トランジ
スタＱ１、Ｑ２のエミッタ（電荷放出端子）は互いに接
続され、定電流源トランジスタＱ３のコレクタ・エミッ
タ間および抵抗Ｒ１を介して接地される。差動トランジ
スタＱ１のコレクタ（電荷注入端子）は電源Ｖ１に接続
され、トランジスタＱ２のコレクタは出力端子ＯＵＴ１
に接続される。
スタＱ１、Ｑ２のエミッタ（電荷放出端子）は互いに接
続され、定電流源トランジスタＱ３のコレクタ・エミッ
タ間および抵抗Ｒ１を介して接地される。差動トランジ
スタＱ１のコレクタ（電荷注入端子）は電源Ｖ１に接続
され、トランジスタＱ２のコレクタは出力端子ＯＵＴ１
に接続される。
【０００９】入力段エミッタフォロワ回路では、エミッ
タフォロワトランジスタＱ６、Ｑ７のベース（制御端
子）は入力端子ＩＮ１、ＩＮ２にそれぞれ接続され、コ
レクタは電源Ｖ１に接続され、エミッタは差動トランジ
スタＱ１、Ｑ２のベースにそれぞれ接続される。また、
エミッタフォロワトランジスタＱ６、Ｑ７のエミッタは
差動トランジスタＱ１、Ｑ２の近傍において入力段定電
流源トランジスタＱ４、Ｑ５のコレクタにそれぞれ接続
される。定電流源トランジスタＱ４、Ｑ５、Ｑ６のベー
スは電源Ｖ２に並列に接続される。
タフォロワトランジスタＱ６、Ｑ７のベース（制御端
子）は入力端子ＩＮ１、ＩＮ２にそれぞれ接続され、コ
レクタは電源Ｖ１に接続され、エミッタは差動トランジ
スタＱ１、Ｑ２のベースにそれぞれ接続される。また、
エミッタフォロワトランジスタＱ６、Ｑ７のエミッタは
差動トランジスタＱ１、Ｑ２の近傍において入力段定電
流源トランジスタＱ４、Ｑ５のコレクタにそれぞれ接続
される。定電流源トランジスタＱ４、Ｑ５、Ｑ６のベー
スは電源Ｖ２に並列に接続される。
【００１０】上記構成の出力回路装置において、差動信
号が入力端子ＩＮ１、ＩＮ２を介してエミッタフォロワ
トランジスタＱ６、Ｑ７に入力されると、差動トランジ
スタＱ１、Ｑ２が動作し、差動回路から大電流出力が発
生する。即ち、高周波信号が出力回路装置のエミッタフ
ォロワ回路（Ｑ６、Ｑ７）に入力されると、この信号は
大電流に変換され、例えばレーザダイオードに供給され
る。
号が入力端子ＩＮ１、ＩＮ２を介してエミッタフォロワ
トランジスタＱ６、Ｑ７に入力されると、差動トランジ
スタＱ１、Ｑ２が動作し、差動回路から大電流出力が発
生する。即ち、高周波信号が出力回路装置のエミッタフ
ォロワ回路（Ｑ６、Ｑ７）に入力されると、この信号は
大電流に変換され、例えばレーザダイオードに供給され
る。
【００１１】図２は、上記出力回路装置を実現するレイ
アウトを示している。この図においては、トランジスタ
Ｑ１〜Ｑ７は模擬形状で示しており、Ｃ、Ｂ、Ｅの文字
を囲んでいる四角の部分はコレクタ、ベース、エミッタ
端子をそれぞれ示している。
アウトを示している。この図においては、トランジスタ
Ｑ１〜Ｑ７は模擬形状で示しており、Ｃ、Ｂ、Ｅの文字
を囲んでいる四角の部分はコレクタ、ベース、エミッタ
端子をそれぞれ示している。
【００１２】同図に示されるように、出力段定電流源ト
ランジスタＱ３の領域を中心として入力段定電流源トラ
ンジスタＱ４、Ｑ５の領域がトランジスタＱ３の領域に
近接して対称的に配置される。これら定電流源トランジ
スタＱ３、Ｑ４、Ｑ５の領域の長手方向に沿った同領域
の一方側（図において上側）に差動トランジスタＱ１、
Ｑ２の領域が配置される。これら差動トランジスタＱ
１、Ｑ２の側部から比較的に離れてエミッタフォロワト
ランジスタＱ６、Ｑ７がそれぞれ配置される。定電流源
トランジスタＱ３、Ｑ４、Ｑ５の領域の長手方向に沿っ
た他方側（図において下側）に抵抗Ｒ１の領域が配置さ
れる。この抵抗（Ｒ１）領域はこの領域に近接して形成
された接地ラインに接続される。一方、電源ラインはト
ランジスタＱ１、Ｑ２、Ｑ６、Ｑ７に近接して形成さ
れ、これらトランジスタのコレクタに配線ラインによっ
て接続される。
ランジスタＱ３の領域を中心として入力段定電流源トラ
ンジスタＱ４、Ｑ５の領域がトランジスタＱ３の領域に
近接して対称的に配置される。これら定電流源トランジ
スタＱ３、Ｑ４、Ｑ５の領域の長手方向に沿った同領域
の一方側（図において上側）に差動トランジスタＱ１、
Ｑ２の領域が配置される。これら差動トランジスタＱ
１、Ｑ２の側部から比較的に離れてエミッタフォロワト
ランジスタＱ６、Ｑ７がそれぞれ配置される。定電流源
トランジスタＱ３、Ｑ４、Ｑ５の領域の長手方向に沿っ
た他方側（図において下側）に抵抗Ｒ１の領域が配置さ
れる。この抵抗（Ｒ１）領域はこの領域に近接して形成
された接地ラインに接続される。一方、電源ラインはト
ランジスタＱ１、Ｑ２、Ｑ６、Ｑ７に近接して形成さ
れ、これらトランジスタのコレクタに配線ラインによっ
て接続される。
【００１３】エミッタフォロワトランジスタＱ６、Ｑ７
のエミッタは比較的長い配線ラインによって差動トラン
ジスタＱ１、Ｑ２のベースにそれぞれ接続される。差動
トランジスタＱ１、Ｑ２のベースに近接する位置でエミ
ッタフォロワ定電流源トランジスタＱ４、Ｑ５のコレク
タが短い配線ラインにより差動トランジスタＱ１、Ｑ２
のベースにそれぞれ接続される。
のエミッタは比較的長い配線ラインによって差動トラン
ジスタＱ１、Ｑ２のベースにそれぞれ接続される。差動
トランジスタＱ１、Ｑ２のベースに近接する位置でエミ
ッタフォロワ定電流源トランジスタＱ４、Ｑ５のコレク
タが短い配線ラインにより差動トランジスタＱ１、Ｑ２
のベースにそれぞれ接続される。
【００１４】差動トランジスタＱ１、Ｑ２のエミッタは
配線ラインにより互いに接続され、出力段定電流源トラ
ンジスタＱ３のコレクタに接続される。定電流源トラン
ジスタＱ３、Ｑ４、Ｑ５のベースは配線ラインにより電
流源Ｖ２に接続され、エミッタは配線ラインにより互い
に接続され、抵抗Ｒ１に接続される。
配線ラインにより互いに接続され、出力段定電流源トラ
ンジスタＱ３のコレクタに接続される。定電流源トラン
ジスタＱ３、Ｑ４、Ｑ５のベースは配線ラインにより電
流源Ｖ２に接続され、エミッタは配線ラインにより互い
に接続され、抵抗Ｒ１に接続される。
【００１５】上記のようなレイアウトによると、信号入
力部のエミッタフォロワトランジスタＱ６、Ｑ７から比
較的離れて出力段の差動トランジスタＱ１、Ｑ２が配置
され、入力段電流源トランジスタＱ４、Ｑ５が出力段電
流源トランジスタＱ３に近接して配置され、同トランジ
スタＱ４、Ｑ５のコレクタが差動トランジスタＱ１、Ｑ
２のベースに近接する位置で同ベースに短い配線ライン
により接続されているので、出力回路装置の出力段、即
ち差動回路のベース端子の安定化が向上し、入力段のエ
ミッタフォロワ回路と出力段の差動回路との配線長が長
くても高速信号をリンギングを伴うことなく出力でき
る。なお、入力段定電流源トランジスタＱ４、Ｑ５と出
力段定電流トランジスタＱ３との間の距離は出力段定電
流源トランジスタＱ３の長手方向（長辺方向）の寸法よ
りも短く、これによりリンキングの発生を良好に抑える
事ができる。
力部のエミッタフォロワトランジスタＱ６、Ｑ７から比
較的離れて出力段の差動トランジスタＱ１、Ｑ２が配置
され、入力段電流源トランジスタＱ４、Ｑ５が出力段電
流源トランジスタＱ３に近接して配置され、同トランジ
スタＱ４、Ｑ５のコレクタが差動トランジスタＱ１、Ｑ
２のベースに近接する位置で同ベースに短い配線ライン
により接続されているので、出力回路装置の出力段、即
ち差動回路のベース端子の安定化が向上し、入力段のエ
ミッタフォロワ回路と出力段の差動回路との配線長が長
くても高速信号をリンギングを伴うことなく出力でき
る。なお、入力段定電流源トランジスタＱ４、Ｑ５と出
力段定電流トランジスタＱ３との間の距離は出力段定電
流源トランジスタＱ３の長手方向（長辺方向）の寸法よ
りも短く、これによりリンキングの発生を良好に抑える
事ができる。
【００１６】この点につき図３および図４にそれぞれ示
された従来の出力回路装置と本発明の出力回路装置を参
照してさらに説明すると、図３の出力回路装置では、エ
ミッタフォロワ電流源がエミッタフォロワトランジスタ
に近接する位置に配置されているので、エミッタフォロ
ワ回路と出力段差動回路との間には、両者を結合する信
号線（配線ライン）のリアクタンス成分として０．５ｎ
Ｈのインダクターが直列に介在することになる。一方、
本発明の実施例では、エミッタフォロワ電流源が差動回
路のトランジスタに近接する位置に配置され、短い配線
パターンにより接続される。
された従来の出力回路装置と本発明の出力回路装置を参
照してさらに説明すると、図３の出力回路装置では、エ
ミッタフォロワ電流源がエミッタフォロワトランジスタ
に近接する位置に配置されているので、エミッタフォロ
ワ回路と出力段差動回路との間には、両者を結合する信
号線（配線ライン）のリアクタンス成分として０．５ｎ
Ｈのインダクターが直列に介在することになる。一方、
本発明の実施例では、エミッタフォロワ電流源が差動回
路のトランジスタに近接する位置に配置され、短い配線
パターンにより接続される。
【００１７】図３の従来の出力回路装置を高速動作させ
ると、図５に示されるように信号出力波形に大きな持続
特性のリンギングとジッタノイズが生じる。これに対し
て、図４の本発明の出力回路装置では、図６に示される
ようにリンギングとジッタノイズが大幅に改善され、出
力波形はノイズの少ない良好な波形となっている。
ると、図５に示されるように信号出力波形に大きな持続
特性のリンギングとジッタノイズが生じる。これに対し
て、図４の本発明の出力回路装置では、図６に示される
ようにリンギングとジッタノイズが大幅に改善され、出
力波形はノイズの少ない良好な波形となっている。
【００１８】次に、図７を参照して同一の集積回路に複
数の出力回路装置を組み込んだ実施例を説明する。
数の出力回路装置を組み込んだ実施例を説明する。
【００１９】この実施例によると、ＩＣチップ１１の周
辺に多数のパッド１２が配置され、このパッド列の内側
に電源供給ライン１３が配置されている。接地ライン１
４はＩＣチップ１１を横切るように配置される。ここ
で、電源供給ライン１３と接地ライン１４とは異なる層
に配置されているＩＣチップ１１の中央部には複数の出
力回路装置１５が配置されている。この場合、出力回路
装置１５の各々の入力段１６と出力段１７が接地ライン
１４によって二分された領域にそれぞれ配置される。図
７においては、上側に差動回路および定電流源を含む出
力段１７が配置され、下側にエミッタフォロワ回路を含
む入力段１６が配置されている。また、出力回路装置１
５間には補助電源ライン１３ａおよび補助接地ライン１
４ａが配置されている。
辺に多数のパッド１２が配置され、このパッド列の内側
に電源供給ライン１３が配置されている。接地ライン１
４はＩＣチップ１１を横切るように配置される。ここ
で、電源供給ライン１３と接地ライン１４とは異なる層
に配置されているＩＣチップ１１の中央部には複数の出
力回路装置１５が配置されている。この場合、出力回路
装置１５の各々の入力段１６と出力段１７が接地ライン
１４によって二分された領域にそれぞれ配置される。図
７においては、上側に差動回路および定電流源を含む出
力段１７が配置され、下側にエミッタフォロワ回路を含
む入力段１６が配置されている。また、出力回路装置１
５間には補助電源ライン１３ａおよび補助接地ライン１
４ａが配置されている。
【００２０】図７に示されるように出力段１７と入力段
１６が接地ライン１４によって隔たれている場合、入力
段１６を構成するエミッタフォロワ回路から出力段１７
の差動トランジスタのベース端子までの信号線が長くな
るが、本発明のように、出力段１７の定電流源の左右に
入力段定電流源を配置することにより、接地ライン１４
を跨いでいる信号線のインダクタンス成分が除去でき
る。また、電源供給ライン１３はＩＣチップ１１の周辺
部分に配置され、複数の出力回路装置１５の入力段１６
のエミッタフォロワ回路には補助電源ライン１３ａを介
して別々に給電される。また、出力段１７も補助電源ラ
イン１３ａが設けられた側とは反対側の電源供給ライン
１３、即ち接地ライン１４の反対側の電源供給ライン１
３から別々に給電される構成となっているので、隣接す
る回路とのクロストークノイズが削減される。
１６が接地ライン１４によって隔たれている場合、入力
段１６を構成するエミッタフォロワ回路から出力段１７
の差動トランジスタのベース端子までの信号線が長くな
るが、本発明のように、出力段１７の定電流源の左右に
入力段定電流源を配置することにより、接地ライン１４
を跨いでいる信号線のインダクタンス成分が除去でき
る。また、電源供給ライン１３はＩＣチップ１１の周辺
部分に配置され、複数の出力回路装置１５の入力段１６
のエミッタフォロワ回路には補助電源ライン１３ａを介
して別々に給電される。また、出力段１７も補助電源ラ
イン１３ａが設けられた側とは反対側の電源供給ライン
１３、即ち接地ライン１４の反対側の電源供給ライン１
３から別々に給電される構成となっているので、隣接す
る回路とのクロストークノイズが削減される。
【００２１】なお、接地ライン１４を入力段１６と出力
段１７とを二分するように配置するのは次の理由によ
る。出力回路装置１５の全消費電力のうち出力段定電流
源で消費される電力は５割以上、入力段定電流源を含め
ると７割以上となる。仮に接地ライン１４が入力段１６
と出力段１７の間に設けられないとすると、定電流源で
ノイズが発生した場合、このノイズが入力段１６側にそ
のまま伝わってしまう。これに対して図７のような接地
ライン１４の配置とした場合には、定電流源での電流が
接地ライン１４に集中するため、入力段１６と出力段１
７との電気的なアイソレーションをとることができ、回
路内部でのノイズの低減に寄与できる。
段１７とを二分するように配置するのは次の理由によ
る。出力回路装置１５の全消費電力のうち出力段定電流
源で消費される電力は５割以上、入力段定電流源を含め
ると７割以上となる。仮に接地ライン１４が入力段１６
と出力段１７の間に設けられないとすると、定電流源で
ノイズが発生した場合、このノイズが入力段１６側にそ
のまま伝わってしまう。これに対して図７のような接地
ライン１４の配置とした場合には、定電流源での電流が
接地ライン１４に集中するため、入力段１６と出力段１
７との電気的なアイソレーションをとることができ、回
路内部でのノイズの低減に寄与できる。
【００２２】出力段定電流源での消費電力が５割以上で
あることを考えると、このような接地ライン１４の配置
は図３のような従来の出力回路装置の場合にも有効であ
る。
あることを考えると、このような接地ライン１４の配置
は図３のような従来の出力回路装置の場合にも有効であ
る。
【００２３】また、電源供給ライン１３をＩＣチップ１
１の周辺部に配置し、接地ライン１４をＩＣチップを横
切るように配置するのは、電源供給ライン１３と接地ラ
イン１４との重なりを少なくすることによってカップリ
ングを極力少なくするためである。カップリングが多く
なると、例えば電源供給ライン１３でノイズが発生した
場合、接地ライン１４にも影響が及んでしまう。
１の周辺部に配置し、接地ライン１４をＩＣチップを横
切るように配置するのは、電源供給ライン１３と接地ラ
イン１４との重なりを少なくすることによってカップリ
ングを極力少なくするためである。カップリングが多く
なると、例えば電源供給ライン１３でノイズが発生した
場合、接地ライン１４にも影響が及んでしまう。
【００２４】カップリングを少なくするためには接地ラ
イン１４と重なっている電源供給ライン１３の部分、即
ち図７における左右の部分の電源供給ラインをなくせば
良いようにも見える。しかし、その場合には、ＩＣチッ
プの四隅から電源Ｖｃｃをとる必要がある。電源Ｖｃｃ
の外側にはＩＣチップ１１とほぼ同程度のサイズのチッ
プキャパシタを４個設けなければならず、装置全体が大
型化してしまう。これに対し、図７のような配置の場
合、電源Ｖｃｃが２個、即ちチップキャパシタも２個で
あるため、装置もあまり大型とはならない。
イン１４と重なっている電源供給ライン１３の部分、即
ち図７における左右の部分の電源供給ラインをなくせば
良いようにも見える。しかし、その場合には、ＩＣチッ
プの四隅から電源Ｖｃｃをとる必要がある。電源Ｖｃｃ
の外側にはＩＣチップ１１とほぼ同程度のサイズのチッ
プキャパシタを４個設けなければならず、装置全体が大
型化してしまう。これに対し、図７のような配置の場
合、電源Ｖｃｃが２個、即ちチップキャパシタも２個で
あるため、装置もあまり大型とはならない。
【００２５】図８は、図７のＩＣチップの一部の出力回
路装置のレイアウトを示している。これによると、出力
回路装置１５の差動トランジスタＱ１、Ｑ２および定電
流源トランジスタＱ３、Ｑ４、Ｑ５は図２に示す実施例
と同じように配置されている。即ち、出力段定電流源ト
ランジスタＱ３を中心として入力段定電流源トランジス
タＱ４、Ｑ５が出力段定電流減トランジスタＱ３に近接
して対称的に配置される。これら定電流源トランジスタ
Ｑ３、Ｑ４、Ｑ５の領域の長手方向に沿った一方側（図
において上側）に差動トランジスタＱ１、Ｑ２が配置さ
れる。定電流源トランジスタＱ３、Ｑ４、Ｑ５の領域の
長手方向に沿った他方側（図において下側）に抵抗Ｒ１
が配置される。この抵抗（Ｒ１）はこの抵抗Ｒ１に近接
する接地ライン１４に接続される。
路装置のレイアウトを示している。これによると、出力
回路装置１５の差動トランジスタＱ１、Ｑ２および定電
流源トランジスタＱ３、Ｑ４、Ｑ５は図２に示す実施例
と同じように配置されている。即ち、出力段定電流源ト
ランジスタＱ３を中心として入力段定電流源トランジス
タＱ４、Ｑ５が出力段定電流減トランジスタＱ３に近接
して対称的に配置される。これら定電流源トランジスタ
Ｑ３、Ｑ４、Ｑ５の領域の長手方向に沿った一方側（図
において上側）に差動トランジスタＱ１、Ｑ２が配置さ
れる。定電流源トランジスタＱ３、Ｑ４、Ｑ５の領域の
長手方向に沿った他方側（図において下側）に抵抗Ｒ１
が配置される。この抵抗（Ｒ１）はこの抵抗Ｒ１に近接
する接地ライン１４に接続される。
【００２６】入力段１６のエミッタフォロワトランジス
タＱ６、Ｑ７は図８において接地ライン１４の下側に配
置され、同トランジスタＱ６、Ｑ７のエミッタは配線ラ
インにより差動トランジスタＱ１、Ｑ２のベースおよび
入力段定電流源トランジスタＱ４、Ｑ５のコレクタにそ
れぞれ接続される。エミッタフォロワトランジスタＱ
６、Ｑ７のベースは図７に示されるように配線ラインに
よりパッド１２に接続され、コレクタは配線ラインによ
り互いに接続され、補助電源ライン１３ａを介して電源
供給ライン１３に接続される。
タＱ６、Ｑ７は図８において接地ライン１４の下側に配
置され、同トランジスタＱ６、Ｑ７のエミッタは配線ラ
インにより差動トランジスタＱ１、Ｑ２のベースおよび
入力段定電流源トランジスタＱ４、Ｑ５のコレクタにそ
れぞれ接続される。エミッタフォロワトランジスタＱ
６、Ｑ７のベースは図７に示されるように配線ラインに
よりパッド１２に接続され、コレクタは配線ラインによ
り互いに接続され、補助電源ライン１３ａを介して電源
供給ライン１３に接続される。
【００２７】上記のように入力段１６となるエミッタフ
ォロワトランジスタＱ６、Ｑ７が接地ライン１４を隔て
て配置されることにより、入力段１６と出力段１７を電
気的に分離することができ、回路内部でのノイズの低減
が実現できる。この実施例では、入力段１６と出力段１
７を接続する信号線は接地ライン１４を跨いでいるの
で、配線長がかなり長くなっているが、エミッタフォロ
ワ回路の定電流源トランジスタＱ４、Ｑ５が図８に示す
ように差動回路（Ｑ１、Ｑ２）の定電流源トランジスタ
Ｑ３の両側の近傍に配置されているため、接地ライン１
４を跨いでいる信号線のインダクタンス成分が除去で
き、安定した出力波形が得られる。
ォロワトランジスタＱ６、Ｑ７が接地ライン１４を隔て
て配置されることにより、入力段１６と出力段１７を電
気的に分離することができ、回路内部でのノイズの低減
が実現できる。この実施例では、入力段１６と出力段１
７を接続する信号線は接地ライン１４を跨いでいるの
で、配線長がかなり長くなっているが、エミッタフォロ
ワ回路の定電流源トランジスタＱ４、Ｑ５が図８に示す
ように差動回路（Ｑ１、Ｑ２）の定電流源トランジスタ
Ｑ３の両側の近傍に配置されているため、接地ライン１
４を跨いでいる信号線のインダクタンス成分が除去で
き、安定した出力波形が得られる。
【００２８】このような配置とすることにより、同一回
路内に複数の出力回路装置が組み込まれた場合でも、電
源ラインおよび接地ラインを必要以上に強化することな
く、各出力回路装置間のクロストークを削減できる。
路内に複数の出力回路装置が組み込まれた場合でも、電
源ラインおよび接地ラインを必要以上に強化することな
く、各出力回路装置間のクロストークを削減できる。
【００２９】上記実施例では、トランジスタＱ１〜Ｑ７
にバイポーラトランジスタが使用されているが、これら
トランジスタはＦＥＴによって構成されてもよい。図９
および図１０には、電界効果トランジスタ（ＦＥＴ）を
用いた実施例が示されている。図９では、出力回路装置
は入力段のソースフォロワ回路と出力段の差動回路とに
より構成される。出力段差動回路は一対のＦＥＴＱ
１’、Ｑ２’と、定電流源を構成するＦＥＴＱ３’によ
り構成される。入力段のソースフォロワ回路は一対のソ
ースフォロワにより構成され、一方のソースフォロワは
定電流源を構成するＦＥＴＱ４’と入力端子ＩＮ１に接
続されたＦＥＴＱ６’により構成され、他方のソースフ
ォロワは定電流源を構成するＦＥＴＱ５’と入力端子Ｉ
Ｎ２に接続されるＦＥＴＱ７’により構成される。
にバイポーラトランジスタが使用されているが、これら
トランジスタはＦＥＴによって構成されてもよい。図９
および図１０には、電界効果トランジスタ（ＦＥＴ）を
用いた実施例が示されている。図９では、出力回路装置
は入力段のソースフォロワ回路と出力段の差動回路とに
より構成される。出力段差動回路は一対のＦＥＴＱ
１’、Ｑ２’と、定電流源を構成するＦＥＴＱ３’によ
り構成される。入力段のソースフォロワ回路は一対のソ
ースフォロワにより構成され、一方のソースフォロワは
定電流源を構成するＦＥＴＱ４’と入力端子ＩＮ１に接
続されたＦＥＴＱ６’により構成され、他方のソースフ
ォロワは定電流源を構成するＦＥＴＱ５’と入力端子Ｉ
Ｎ２に接続されるＦＥＴＱ７’により構成される。
【００３０】即ち、出力段作動回路では、差動ＦＥＴＱ
１’、Ｑ２’のソースは互いに接続され、定電流源ＦＥ
ＴＱ３’のドレイン・ソース路および抵抗Ｒ１を介して
接地される。差動ＦＥＴＱ１’のドレインは電源Ｖ１に
接続され、ＦＥＴＱ２’のドレインは出力端子ＯＵＴ１
に接続される。
１’、Ｑ２’のソースは互いに接続され、定電流源ＦＥ
ＴＱ３’のドレイン・ソース路および抵抗Ｒ１を介して
接地される。差動ＦＥＴＱ１’のドレインは電源Ｖ１に
接続され、ＦＥＴＱ２’のドレインは出力端子ＯＵＴ１
に接続される。
【００３１】入力段ソースフォロワ回路では、ソースフ
ォロワＦＥＴＱ６’、Ｑ７’のゲートは入力端子ＩＮ
１、ＩＮ２にそれぞれ接続され、ドレイン（電荷注入端
子）は電源Ｖ１に接続され、ソース（電荷放出端子）は
差動ＦＥＴＱ１’、Ｑ２’のゲート（制御端子）にそれ
ぞれ接続される。また、ソースフォロワＦＥＴＱ６’、
Ｑ７’のゲートは差動ＦＥＴＱ１’、Ｑ２’の近傍にお
いて定電流源ＦＥＴＱ４’、Ｑ５’のドレインにそれぞ
れ接続される。定電流源ＦＥＴＱ４’、Ｑ５’、Ｑ６’
は電源Ｖ２に並列に接続される。
ォロワＦＥＴＱ６’、Ｑ７’のゲートは入力端子ＩＮ
１、ＩＮ２にそれぞれ接続され、ドレイン（電荷注入端
子）は電源Ｖ１に接続され、ソース（電荷放出端子）は
差動ＦＥＴＱ１’、Ｑ２’のゲート（制御端子）にそれ
ぞれ接続される。また、ソースフォロワＦＥＴＱ６’、
Ｑ７’のゲートは差動ＦＥＴＱ１’、Ｑ２’の近傍にお
いて定電流源ＦＥＴＱ４’、Ｑ５’のドレインにそれぞ
れ接続される。定電流源ＦＥＴＱ４’、Ｑ５’、Ｑ６’
は電源Ｖ２に並列に接続される。
【００３２】上記構成の出力回路において、差動信号が
入力端子ＩＮ１、ＩＮ２を介してソースフォロワＦＥＴ
Ｑ６’、Ｑ７’に入力されると、差動ＦＥＴＱ１’、Ｑ
２’が動作し、差動回路から大電流出力が発生する。即
ち、高周波信号が出力回路のソースフォロワ回路（Ｑ
６’、Ｑ７’）に入力されると、この信号は大電流に変
換され、例えばレーザダイオードに供給される。
入力端子ＩＮ１、ＩＮ２を介してソースフォロワＦＥＴ
Ｑ６’、Ｑ７’に入力されると、差動ＦＥＴＱ１’、Ｑ
２’が動作し、差動回路から大電流出力が発生する。即
ち、高周波信号が出力回路のソースフォロワ回路（Ｑ
６’、Ｑ７’）に入力されると、この信号は大電流に変
換され、例えばレーザダイオードに供給される。
【００３３】図１０は、上記出力回路を実現するレイア
ウトを示している。この図においては、ＦＥＴＱ１’〜
Ｑ７’は模擬形状で示しており、Ｄ、Ｇ、Ｓの文字を囲
んでいる四角の部分はドレイン、ゲート、ソース端子を
それぞれ示している。
ウトを示している。この図においては、ＦＥＴＱ１’〜
Ｑ７’は模擬形状で示しており、Ｄ、Ｇ、Ｓの文字を囲
んでいる四角の部分はドレイン、ゲート、ソース端子を
それぞれ示している。
【００３４】同図に示されるように、定電流源ＦＥＴＱ
３’の領域を中心として前段定電流源ＦＥＴＱ４’、Ｑ
５’の領域がＦＥＴＱ３’の領域に近接して対称的に配
置される。これら定電流源ＦＥＴＱ３’、Ｑ４’、Ｑ
５’の領域の長手方向に沿った同領域の一方側（図にお
いて上側）に差動ＦＥＴＱ１’、Ｑ２’の領域が配置さ
れる。これら差動ＦＥＴＱ１’、Ｑ２’の側部から比較
的に離れてソースフォロワＦＥＴＱ６’、Ｑ７’がそれ
ぞれ配置される。定電流源ＦＥＴＱ３’、Ｑ４’、Ｑ
５’の領域の長手方向に沿った他方側（図において下
側）に抵抗Ｒ１の領域が配置される。この抵抗（Ｒ１）
領域はこの領域に近接して形成された接地ラインに接続
される。一方、電源ラインはＦＥＴＱ１’、Ｑ２’、Ｑ
６’、Ｑ７’に近接して形成され、これらＦＥＴのドレ
インに配線ラインによって接続される。
３’の領域を中心として前段定電流源ＦＥＴＱ４’、Ｑ
５’の領域がＦＥＴＱ３’の領域に近接して対称的に配
置される。これら定電流源ＦＥＴＱ３’、Ｑ４’、Ｑ
５’の領域の長手方向に沿った同領域の一方側（図にお
いて上側）に差動ＦＥＴＱ１’、Ｑ２’の領域が配置さ
れる。これら差動ＦＥＴＱ１’、Ｑ２’の側部から比較
的に離れてソースフォロワＦＥＴＱ６’、Ｑ７’がそれ
ぞれ配置される。定電流源ＦＥＴＱ３’、Ｑ４’、Ｑ
５’の領域の長手方向に沿った他方側（図において下
側）に抵抗Ｒ１の領域が配置される。この抵抗（Ｒ１）
領域はこの領域に近接して形成された接地ラインに接続
される。一方、電源ラインはＦＥＴＱ１’、Ｑ２’、Ｑ
６’、Ｑ７’に近接して形成され、これらＦＥＴのドレ
インに配線ラインによって接続される。
【００３５】ソースフォロワＦＥＴＱ６’、Ｑ７’のソ
ースは比較的長い配線ラインによって差動ＦＥＴＱ
１’、Ｑ２’のゲートにそれぞれ接続される。差動ＦＥ
ＴＱ１’、Ｑ２’のゲートに近接する位置でソースフォ
ロワ定電流源ＦＥＴＱ４’、Ｑ５’のドレインが短い配
線ラインにより差動ＦＥＴＱ１’、Ｑ２’のゲートにそ
れぞれ接続される。
ースは比較的長い配線ラインによって差動ＦＥＴＱ
１’、Ｑ２’のゲートにそれぞれ接続される。差動ＦＥ
ＴＱ１’、Ｑ２’のゲートに近接する位置でソースフォ
ロワ定電流源ＦＥＴＱ４’、Ｑ５’のドレインが短い配
線ラインにより差動ＦＥＴＱ１’、Ｑ２’のゲートにそ
れぞれ接続される。
【００３６】差動ＦＥＴＱ１’、Ｑ２’のソースは配線
ラインにより互いに接続され、出力電流源ＦＥＴＱ３’
のドレインに接続される。定電流源ＦＥＴＱ３’、Ｑ
４’、Ｑ５’のゲートは配線ラインにより電流源Ｖ２に
接続され、ソースは配線ラインにより互いに接続され、
抵抗Ｒ１に接続される。
ラインにより互いに接続され、出力電流源ＦＥＴＱ３’
のドレインに接続される。定電流源ＦＥＴＱ３’、Ｑ
４’、Ｑ５’のゲートは配線ラインにより電流源Ｖ２に
接続され、ソースは配線ラインにより互いに接続され、
抵抗Ｒ１に接続される。
【００３７】上記のようなレイアウトによると、信号入
力部のソースフォロワＦＥＴＱ６’、Ｑ７’から比較的
離れて出力段の差動ＦＥＴＱ１’、Ｑ２’が配置され、
ソースフォロワ電流源ＦＥＴＱ４’、Ｑ５’が出力段電
流源ＦＥＴＱ３’に近接しては配置され、同ＦＥＴＱ
４’、Ｑ５’のドレインが差動ＦＥＴＱ１’、Ｑ２’の
ゲートに近接する位置で同ゲートに短い配線ラインによ
り接続されているので、出力回路の出力段、即ち差動回
路のゲート端子の安定化が向上し、入力段のソースフォ
ロワ回路と出力段の差動回路との配線長が長くても高速
信号をリンギングを伴うことなく出力できる。
力部のソースフォロワＦＥＴＱ６’、Ｑ７’から比較的
離れて出力段の差動ＦＥＴＱ１’、Ｑ２’が配置され、
ソースフォロワ電流源ＦＥＴＱ４’、Ｑ５’が出力段電
流源ＦＥＴＱ３’に近接しては配置され、同ＦＥＴＱ
４’、Ｑ５’のドレインが差動ＦＥＴＱ１’、Ｑ２’の
ゲートに近接する位置で同ゲートに短い配線ラインによ
り接続されているので、出力回路の出力段、即ち差動回
路のゲート端子の安定化が向上し、入力段のソースフォ
ロワ回路と出力段の差動回路との配線長が長くても高速
信号をリンギングを伴うことなく出力できる。
【００３８】
【発明の効果】本発明の出力回路装置によると、高周波
に対する前段の定電流源回路の出力インピーダンスが低
減でき、安定性を保ちながら出力回路装置の高速動作が
実現できる。
に対する前段の定電流源回路の出力インピーダンスが低
減でき、安定性を保ちながら出力回路装置の高速動作が
実現できる。
【図１】本発明一実施例に係る出力回路装置の回路図
【図２】図１の出力回路装置のレイアウトを示す図
【図３】従来の出力回路装置の概略回路図
【図４】本発明の出力回路装置の概略回路図
【図５】図３の従来の出力回路装置による出力信号の波
形図
形図
【図６】図４の本発明の出力回路装置による出力信号の
波形図
波形図
【図７】本発明の他の実施例であり、複数の出力回路装
置を組み込んだＩＣチップの概略パターンを示す図
置を組み込んだＩＣチップの概略パターンを示す図
【図８】図７のＩＣチップの一部のレイアウトを示す図
【図９】本発明の他の実施例であり、ＦＥＴを用いた出
力回路装置の回路図
力回路装置の回路図
【図１０】図９のＦＥＴを用いた出力回路装置のレイア
ウトを示す図
ウトを示す図
Ｑ１，Ｑ２…差動トランジスタ Ｑ３…出力段定電流源トランジスタ Ｑ４、Ｑ５…入力段定電流源トランジスタ Ｑ６、Ｑ７…エミッタフォロワトランジスタ Ｒ１…抵抗 １１…ＩＣチップ １３…電源供給ライン １４…接地ライン １５…出力回路装置 １６…入力段 １７…出力段
Claims (4)
- 【請求項１】 出力段差動回路を構成する一対の差動ト
ランジスタ領域と、前記差動回路の定電流源を構成する
出力段定電流源トランジスタ領域と、入力信号が入力さ
れ、前記一対の差動トランジスタ領域に配線ラインによ
り接続される一対の入力段トランジスタ領域と、前記出
力段定電流トランジスタ領域に近接して配置され、前記
一対の差動トランジスタ領域の近傍で前記一対の差動ト
ランジスタの制御端子にそれぞれ接続される一対の入力
段定電流源トランジスタ領域とを備えたことを特徴とす
る出力回路装置。 - 【請求項２】 前記入力段定電流源トランジスタ領域は
前記出力段定電流源トランジスタ領域に対して対称的に
配置され、前記出力段定電流源トランジスタ領域と前記
入力段定電流源トランジスタ領域との配置距離は前記出
力段定電流源トランジスタ領域の長辺寸法よりも離れて
いないことを特徴とする請求項１に記載の出力回路装
置。 - 【請求項３】 前記入力段定電流源トランジスタ領域は
前記出力段定電流源トランジスタ領域を挟むように対称
的に配置され、前記入力段定電流源トランジスタ領域の
制御端子が前記出力段定電流源トランジスタ領域の制御
端子と同一端子に接続される請求項１または２に記載の
出力回路装置。 - 【請求項４】 前記入力段定電流源トランジスタ領域は
前記出力段定電流源トランジスタ領域を挟むように対称
的に配置され、前記入力段定電流源トランジスタ領域の
電荷放出端子は前記出力段定電流源トランジスタ領域の
電荷放出端子に接続される請求項１乃至３のいずれか１
項に記載の出力回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01744696A JP3517048B2 (ja) | 1996-02-02 | 1996-02-02 | 出力回路装置 |
| US08/790,995 US5896051A (en) | 1996-02-02 | 1997-01-30 | Output circuit and output circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01744696A JP3517048B2 (ja) | 1996-02-02 | 1996-02-02 | 出力回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09214264A true JPH09214264A (ja) | 1997-08-15 |
| JP3517048B2 JP3517048B2 (ja) | 2004-04-05 |
Family
ID=11944259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01744696A Expired - Fee Related JP3517048B2 (ja) | 1996-02-02 | 1996-02-02 | 出力回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5896051A (ja) |
| JP (1) | JP3517048B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249178B1 (en) | 1997-09-19 | 2001-06-19 | Kabushiki Kaisha Toshiba | High-speed output circuit device with a switch circuit |
| JP2002290171A (ja) * | 2001-03-26 | 2002-10-04 | Matsushita Electric Ind Co Ltd | 差動増幅装置、ギルバートセル型ダブルバランスミキサ、およびエミッタフォロワ回路装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3387859B2 (ja) * | 1998-12-15 | 2003-03-17 | 日本電気株式会社 | ３値スイッチ回路 |
| TW579576B (en) * | 2001-10-24 | 2004-03-11 | Sanyo Electric Co | Semiconductor circuit |
| TW569393B (en) * | 2001-11-12 | 2004-01-01 | Sanyo Electric Co | Semiconductor integrated circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3848139A (en) * | 1973-09-14 | 1974-11-12 | Fairchild Camera Instr Co | High-gain comparator circuit |
| DE59107632D1 (de) * | 1991-04-24 | 1996-05-02 | Siemens Ag | Schaltungsanordnung zur Signalbegrenzung und Feldstärkendetektion |
| JP3402839B2 (ja) * | 1994-04-22 | 2003-05-06 | キヤノン株式会社 | 半導体発光素子駆動回路 |
| JPH0832406A (ja) * | 1994-05-12 | 1996-02-02 | Hitachi Ltd | 電圧制御フィルタ回路及び信号処理用半導体集積回路装置並びにそれを用いた信号読み取りシステム |
| US5541538A (en) * | 1994-09-01 | 1996-07-30 | Harris Corporation | High speed comparator |
-
1996
- 1996-02-02 JP JP01744696A patent/JP3517048B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-30 US US08/790,995 patent/US5896051A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249178B1 (en) | 1997-09-19 | 2001-06-19 | Kabushiki Kaisha Toshiba | High-speed output circuit device with a switch circuit |
| JP2002290171A (ja) * | 2001-03-26 | 2002-10-04 | Matsushita Electric Ind Co Ltd | 差動増幅装置、ギルバートセル型ダブルバランスミキサ、およびエミッタフォロワ回路装置 |
| JP4569022B2 (ja) * | 2001-03-26 | 2010-10-27 | パナソニック株式会社 | 差動増幅装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5896051A (en) | 1999-04-20 |
| JP3517048B2 (ja) | 2004-04-05 |
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