JPH09214264A - 出力回路装置 - Google Patents
出力回路装置Info
- Publication number
- JPH09214264A JPH09214264A JP8017446A JP1744696A JPH09214264A JP H09214264 A JPH09214264 A JP H09214264A JP 8017446 A JP8017446 A JP 8017446A JP 1744696 A JP1744696 A JP 1744696A JP H09214264 A JPH09214264 A JP H09214264A
- Authority
- JP
- Japan
- Prior art keywords
- constant current
- current source
- differential
- output
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
- H01S5/042—Electrical excitation ; Circuits therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
- H01S5/042—Electrical excitation ; Circuits therefor
- H01S5/0427—Electrical excitation ; Circuits therefor for applying modulation to the laser
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Optics & Photonics (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
性を保ちながら得られる出力回路装置を提供する 【構成】出力段差動回路を構成する一対の差動トランジ
スタ領域(Q1,Q2)と、差動回路の定電流源を構成
する出力段定電流源トランジスタ領域(Q3)と、入力
信号が入力され、一対の差動トランジスタ領域に配線ラ
インにより接続される一対の入力段トランジスタ領域
(Q6,Q7)と、出力段定電流トランジスタ領域に近
接して配置され、一対の差動トランジスタ領域の近傍で
一対の差動トランジスタのベースにそれぞれ接続される
一対の入力段定電流源トランジスタ領域(Q4,Q5)
とにより構成される。
Description
などを高速で駆動するための出力回路装置に関する。
を供給するための従来の出力回路装置は、入力差動信号
を受けるエミッタフォロワ回路とこのエミッタフォロワ
回路からの信号により制御される出力段差動回路とによ
り構成される。このような出力回路装置では、エミッタ
フォロワ電流源がエミッタフォロワトランジスタに近接
する位置に配置されている。
て、高周波信号を大きな電流出力に変換するためには出
力段トランジスタには、トランジスタサイズが大きいこ
とが要求され、このためトランジスタの対地寄生容量が
大きくなる。従って、トランジスタの高速動作時にリン
ギングなどが発生する。ここで、出力回路装置の差動対
のトランジスタのベース端子が不安定であると発振を起
こす可能性がある。これらの現象を取り除くために従来
は差動対に入力する信号を積分回路などで波形を鈍らせ
発振が生じないように対処していた。しかし、その結
果、高速性が悪くなってしまう。
安定を除去し、かつ高速性を保てる出力回路装置を提供
することを目的とする。
る一対の差動トランジスタ領域と、前記差動回路の定電
流源を構成する出力段定電流源トランジスタ領域と、入
力信号が入力され、前記一対の差動トランジスタ領域に
配線ラインにより接続される一対の入力段トランジスタ
領域と、前記出力段定電流トランジスタ領域に近接して
配置され、前記一対の差動トランジスタ領域の近傍で前
記一対の差動トランジスタの制御端子にそれぞれ接続さ
れる一対の入力段定電流源トランジスタ領域とを備えた
ことを特徴とする出力回路装置が提供される。
例に従った出力回路装置を説明する。
回路と出力段の差動回路とにより構成される。出力段差
動回路は一対のトランジスタQ1、Q2と、定電流源を
構成するトランジスタQ3により構成される。入力段の
エミッタフォロワ回路は一対のエミッタフォロワにより
構成され、一方のエミッタフォロワは定電流源を構成す
るトランジスタQ4と入力端子IN1に接続されたトラ
ンジスタQ6により構成され、他方のエミッタフォロワ
は定電流源を構成するトランジスタQ5と入力端子IN
2に接続されるトランジスタQ7により構成される。
スタQ1、Q2のエミッタ(電荷放出端子)は互いに接
続され、定電流源トランジスタQ3のコレクタ・エミッ
タ間および抵抗R1を介して接地される。差動トランジ
スタQ1のコレクタ(電荷注入端子)は電源V1に接続
され、トランジスタQ2のコレクタは出力端子OUT1
に接続される。
タフォロワトランジスタQ6、Q7のベース(制御端
子)は入力端子IN1、IN2にそれぞれ接続され、コ
レクタは電源V1に接続され、エミッタは差動トランジ
スタQ1、Q2のベースにそれぞれ接続される。また、
エミッタフォロワトランジスタQ6、Q7のエミッタは
差動トランジスタQ1、Q2の近傍において入力段定電
流源トランジスタQ4、Q5のコレクタにそれぞれ接続
される。定電流源トランジスタQ4、Q5、Q6のベー
スは電源V2に並列に接続される。
号が入力端子IN1、IN2を介してエミッタフォロワ
トランジスタQ6、Q7に入力されると、差動トランジ
スタQ1、Q2が動作し、差動回路から大電流出力が発
生する。即ち、高周波信号が出力回路装置のエミッタフ
ォロワ回路(Q6、Q7)に入力されると、この信号は
大電流に変換され、例えばレーザダイオードに供給され
る。
アウトを示している。この図においては、トランジスタ
Q1〜Q7は模擬形状で示しており、C、B、Eの文字
を囲んでいる四角の部分はコレクタ、ベース、エミッタ
端子をそれぞれ示している。
ランジスタQ3の領域を中心として入力段定電流源トラ
ンジスタQ4、Q5の領域がトランジスタQ3の領域に
近接して対称的に配置される。これら定電流源トランジ
スタQ3、Q4、Q5の領域の長手方向に沿った同領域
の一方側(図において上側)に差動トランジスタQ1、
Q2の領域が配置される。これら差動トランジスタQ
1、Q2の側部から比較的に離れてエミッタフォロワト
ランジスタQ6、Q7がそれぞれ配置される。定電流源
トランジスタQ3、Q4、Q5の領域の長手方向に沿っ
た他方側(図において下側)に抵抗R1の領域が配置さ
れる。この抵抗(R1)領域はこの領域に近接して形成
された接地ラインに接続される。一方、電源ラインはト
ランジスタQ1、Q2、Q6、Q7に近接して形成さ
れ、これらトランジスタのコレクタに配線ラインによっ
て接続される。
のエミッタは比較的長い配線ラインによって差動トラン
ジスタQ1、Q2のベースにそれぞれ接続される。差動
トランジスタQ1、Q2のベースに近接する位置でエミ
ッタフォロワ定電流源トランジスタQ4、Q5のコレク
タが短い配線ラインにより差動トランジスタQ1、Q2
のベースにそれぞれ接続される。
配線ラインにより互いに接続され、出力段定電流源トラ
ンジスタQ3のコレクタに接続される。定電流源トラン
ジスタQ3、Q4、Q5のベースは配線ラインにより電
流源V2に接続され、エミッタは配線ラインにより互い
に接続され、抵抗R1に接続される。
力部のエミッタフォロワトランジスタQ6、Q7から比
較的離れて出力段の差動トランジスタQ1、Q2が配置
され、入力段電流源トランジスタQ4、Q5が出力段電
流源トランジスタQ3に近接して配置され、同トランジ
スタQ4、Q5のコレクタが差動トランジスタQ1、Q
2のベースに近接する位置で同ベースに短い配線ライン
により接続されているので、出力回路装置の出力段、即
ち差動回路のベース端子の安定化が向上し、入力段のエ
ミッタフォロワ回路と出力段の差動回路との配線長が長
くても高速信号をリンギングを伴うことなく出力でき
る。なお、入力段定電流源トランジスタQ4、Q5と出
力段定電流トランジスタQ3との間の距離は出力段定電
流源トランジスタQ3の長手方向(長辺方向)の寸法よ
りも短く、これによりリンキングの発生を良好に抑える
事ができる。
された従来の出力回路装置と本発明の出力回路装置を参
照してさらに説明すると、図3の出力回路装置では、エ
ミッタフォロワ電流源がエミッタフォロワトランジスタ
に近接する位置に配置されているので、エミッタフォロ
ワ回路と出力段差動回路との間には、両者を結合する信
号線(配線ライン)のリアクタンス成分として0.5n
Hのインダクターが直列に介在することになる。一方、
本発明の実施例では、エミッタフォロワ電流源が差動回
路のトランジスタに近接する位置に配置され、短い配線
パターンにより接続される。
ると、図5に示されるように信号出力波形に大きな持続
特性のリンギングとジッタノイズが生じる。これに対し
て、図4の本発明の出力回路装置では、図6に示される
ようにリンギングとジッタノイズが大幅に改善され、出
力波形はノイズの少ない良好な波形となっている。
数の出力回路装置を組み込んだ実施例を説明する。
辺に多数のパッド12が配置され、このパッド列の内側
に電源供給ライン13が配置されている。接地ライン1
4はICチップ11を横切るように配置される。ここ
で、電源供給ライン13と接地ライン14とは異なる層
に配置されているICチップ11の中央部には複数の出
力回路装置15が配置されている。この場合、出力回路
装置15の各々の入力段16と出力段17が接地ライン
14によって二分された領域にそれぞれ配置される。図
7においては、上側に差動回路および定電流源を含む出
力段17が配置され、下側にエミッタフォロワ回路を含
む入力段16が配置されている。また、出力回路装置1
5間には補助電源ライン13aおよび補助接地ライン1
4aが配置されている。
16が接地ライン14によって隔たれている場合、入力
段16を構成するエミッタフォロワ回路から出力段17
の差動トランジスタのベース端子までの信号線が長くな
るが、本発明のように、出力段17の定電流源の左右に
入力段定電流源を配置することにより、接地ライン14
を跨いでいる信号線のインダクタンス成分が除去でき
る。また、電源供給ライン13はICチップ11の周辺
部分に配置され、複数の出力回路装置15の入力段16
のエミッタフォロワ回路には補助電源ライン13aを介
して別々に給電される。また、出力段17も補助電源ラ
イン13aが設けられた側とは反対側の電源供給ライン
13、即ち接地ライン14の反対側の電源供給ライン1
3から別々に給電される構成となっているので、隣接す
る回路とのクロストークノイズが削減される。
段17とを二分するように配置するのは次の理由によ
る。出力回路装置15の全消費電力のうち出力段定電流
源で消費される電力は5割以上、入力段定電流源を含め
ると7割以上となる。仮に接地ライン14が入力段16
と出力段17の間に設けられないとすると、定電流源で
ノイズが発生した場合、このノイズが入力段16側にそ
のまま伝わってしまう。これに対して図7のような接地
ライン14の配置とした場合には、定電流源での電流が
接地ライン14に集中するため、入力段16と出力段1
7との電気的なアイソレーションをとることができ、回
路内部でのノイズの低減に寄与できる。
あることを考えると、このような接地ライン14の配置
は図3のような従来の出力回路装置の場合にも有効であ
る。
1の周辺部に配置し、接地ライン14をICチップを横
切るように配置するのは、電源供給ライン13と接地ラ
イン14との重なりを少なくすることによってカップリ
ングを極力少なくするためである。カップリングが多く
なると、例えば電源供給ライン13でノイズが発生した
場合、接地ライン14にも影響が及んでしまう。
イン14と重なっている電源供給ライン13の部分、即
ち図7における左右の部分の電源供給ラインをなくせば
良いようにも見える。しかし、その場合には、ICチッ
プの四隅から電源Vccをとる必要がある。電源Vcc
の外側にはICチップ11とほぼ同程度のサイズのチッ
プキャパシタを4個設けなければならず、装置全体が大
型化してしまう。これに対し、図7のような配置の場
合、電源Vccが2個、即ちチップキャパシタも2個で
あるため、装置もあまり大型とはならない。
路装置のレイアウトを示している。これによると、出力
回路装置15の差動トランジスタQ1、Q2および定電
流源トランジスタQ3、Q4、Q5は図2に示す実施例
と同じように配置されている。即ち、出力段定電流源ト
ランジスタQ3を中心として入力段定電流源トランジス
タQ4、Q5が出力段定電流減トランジスタQ3に近接
して対称的に配置される。これら定電流源トランジスタ
Q3、Q4、Q5の領域の長手方向に沿った一方側(図
において上側)に差動トランジスタQ1、Q2が配置さ
れる。定電流源トランジスタQ3、Q4、Q5の領域の
長手方向に沿った他方側(図において下側)に抵抗R1
が配置される。この抵抗(R1)はこの抵抗R1に近接
する接地ライン14に接続される。
タQ6、Q7は図8において接地ライン14の下側に配
置され、同トランジスタQ6、Q7のエミッタは配線ラ
インにより差動トランジスタQ1、Q2のベースおよび
入力段定電流源トランジスタQ4、Q5のコレクタにそ
れぞれ接続される。エミッタフォロワトランジスタQ
6、Q7のベースは図7に示されるように配線ラインに
よりパッド12に接続され、コレクタは配線ラインによ
り互いに接続され、補助電源ライン13aを介して電源
供給ライン13に接続される。
ォロワトランジスタQ6、Q7が接地ライン14を隔て
て配置されることにより、入力段16と出力段17を電
気的に分離することができ、回路内部でのノイズの低減
が実現できる。この実施例では、入力段16と出力段1
7を接続する信号線は接地ライン14を跨いでいるの
で、配線長がかなり長くなっているが、エミッタフォロ
ワ回路の定電流源トランジスタQ4、Q5が図8に示す
ように差動回路(Q1、Q2)の定電流源トランジスタ
Q3の両側の近傍に配置されているため、接地ライン1
4を跨いでいる信号線のインダクタンス成分が除去で
き、安定した出力波形が得られる。
路内に複数の出力回路装置が組み込まれた場合でも、電
源ラインおよび接地ラインを必要以上に強化することな
く、各出力回路装置間のクロストークを削減できる。
にバイポーラトランジスタが使用されているが、これら
トランジスタはFETによって構成されてもよい。図9
および図10には、電界効果トランジスタ(FET)を
用いた実施例が示されている。図9では、出力回路装置
は入力段のソースフォロワ回路と出力段の差動回路とに
より構成される。出力段差動回路は一対のFETQ
1’、Q2’と、定電流源を構成するFETQ3’によ
り構成される。入力段のソースフォロワ回路は一対のソ
ースフォロワにより構成され、一方のソースフォロワは
定電流源を構成するFETQ4’と入力端子IN1に接
続されたFETQ6’により構成され、他方のソースフ
ォロワは定電流源を構成するFETQ5’と入力端子I
N2に接続されるFETQ7’により構成される。
1’、Q2’のソースは互いに接続され、定電流源FE
TQ3’のドレイン・ソース路および抵抗R1を介して
接地される。差動FETQ1’のドレインは電源V1に
接続され、FETQ2’のドレインは出力端子OUT1
に接続される。
ォロワFETQ6’、Q7’のゲートは入力端子IN
1、IN2にそれぞれ接続され、ドレイン(電荷注入端
子)は電源V1に接続され、ソース(電荷放出端子)は
差動FETQ1’、Q2’のゲート(制御端子)にそれ
ぞれ接続される。また、ソースフォロワFETQ6’、
Q7’のゲートは差動FETQ1’、Q2’の近傍にお
いて定電流源FETQ4’、Q5’のドレインにそれぞ
れ接続される。定電流源FETQ4’、Q5’、Q6’
は電源V2に並列に接続される。
入力端子IN1、IN2を介してソースフォロワFET
Q6’、Q7’に入力されると、差動FETQ1’、Q
2’が動作し、差動回路から大電流出力が発生する。即
ち、高周波信号が出力回路のソースフォロワ回路(Q
6’、Q7’)に入力されると、この信号は大電流に変
換され、例えばレーザダイオードに供給される。
ウトを示している。この図においては、FETQ1’〜
Q7’は模擬形状で示しており、D、G、Sの文字を囲
んでいる四角の部分はドレイン、ゲート、ソース端子を
それぞれ示している。
3’の領域を中心として前段定電流源FETQ4’、Q
5’の領域がFETQ3’の領域に近接して対称的に配
置される。これら定電流源FETQ3’、Q4’、Q
5’の領域の長手方向に沿った同領域の一方側(図にお
いて上側)に差動FETQ1’、Q2’の領域が配置さ
れる。これら差動FETQ1’、Q2’の側部から比較
的に離れてソースフォロワFETQ6’、Q7’がそれ
ぞれ配置される。定電流源FETQ3’、Q4’、Q
5’の領域の長手方向に沿った他方側(図において下
側)に抵抗R1の領域が配置される。この抵抗(R1)
領域はこの領域に近接して形成された接地ラインに接続
される。一方、電源ラインはFETQ1’、Q2’、Q
6’、Q7’に近接して形成され、これらFETのドレ
インに配線ラインによって接続される。
ースは比較的長い配線ラインによって差動FETQ
1’、Q2’のゲートにそれぞれ接続される。差動FE
TQ1’、Q2’のゲートに近接する位置でソースフォ
ロワ定電流源FETQ4’、Q5’のドレインが短い配
線ラインにより差動FETQ1’、Q2’のゲートにそ
れぞれ接続される。
ラインにより互いに接続され、出力電流源FETQ3’
のドレインに接続される。定電流源FETQ3’、Q
4’、Q5’のゲートは配線ラインにより電流源V2に
接続され、ソースは配線ラインにより互いに接続され、
抵抗R1に接続される。
力部のソースフォロワFETQ6’、Q7’から比較的
離れて出力段の差動FETQ1’、Q2’が配置され、
ソースフォロワ電流源FETQ4’、Q5’が出力段電
流源FETQ3’に近接しては配置され、同FETQ
4’、Q5’のドレインが差動FETQ1’、Q2’の
ゲートに近接する位置で同ゲートに短い配線ラインによ
り接続されているので、出力回路の出力段、即ち差動回
路のゲート端子の安定化が向上し、入力段のソースフォ
ロワ回路と出力段の差動回路との配線長が長くても高速
信号をリンギングを伴うことなく出力できる。
に対する前段の定電流源回路の出力インピーダンスが低
減でき、安定性を保ちながら出力回路装置の高速動作が
実現できる。
形図
波形図
置を組み込んだICチップの概略パターンを示す図
力回路装置の回路図
ウトを示す図
Claims (4)
- 【請求項1】 出力段差動回路を構成する一対の差動ト
ランジスタ領域と、前記差動回路の定電流源を構成する
出力段定電流源トランジスタ領域と、入力信号が入力さ
れ、前記一対の差動トランジスタ領域に配線ラインによ
り接続される一対の入力段トランジスタ領域と、前記出
力段定電流トランジスタ領域に近接して配置され、前記
一対の差動トランジスタ領域の近傍で前記一対の差動ト
ランジスタの制御端子にそれぞれ接続される一対の入力
段定電流源トランジスタ領域とを備えたことを特徴とす
る出力回路装置。 - 【請求項2】 前記入力段定電流源トランジスタ領域は
前記出力段定電流源トランジスタ領域に対して対称的に
配置され、前記出力段定電流源トランジスタ領域と前記
入力段定電流源トランジスタ領域との配置距離は前記出
力段定電流源トランジスタ領域の長辺寸法よりも離れて
いないことを特徴とする請求項1に記載の出力回路装
置。 - 【請求項3】 前記入力段定電流源トランジスタ領域は
前記出力段定電流源トランジスタ領域を挟むように対称
的に配置され、前記入力段定電流源トランジスタ領域の
制御端子が前記出力段定電流源トランジスタ領域の制御
端子と同一端子に接続される請求項1または2に記載の
出力回路装置。 - 【請求項4】 前記入力段定電流源トランジスタ領域は
前記出力段定電流源トランジスタ領域を挟むように対称
的に配置され、前記入力段定電流源トランジスタ領域の
電荷放出端子は前記出力段定電流源トランジスタ領域の
電荷放出端子に接続される請求項1乃至3のいずれか1
項に記載の出力回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01744696A JP3517048B2 (ja) | 1996-02-02 | 1996-02-02 | 出力回路装置 |
US08/790,995 US5896051A (en) | 1996-02-02 | 1997-01-30 | Output circuit and output circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01744696A JP3517048B2 (ja) | 1996-02-02 | 1996-02-02 | 出力回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09214264A true JPH09214264A (ja) | 1997-08-15 |
JP3517048B2 JP3517048B2 (ja) | 2004-04-05 |
Family
ID=11944259
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01744696A Expired - Fee Related JP3517048B2 (ja) | 1996-02-02 | 1996-02-02 | 出力回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5896051A (ja) |
JP (1) | JP3517048B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6249178B1 (en) | 1997-09-19 | 2001-06-19 | Kabushiki Kaisha Toshiba | High-speed output circuit device with a switch circuit |
JP2002290171A (ja) * | 2001-03-26 | 2002-10-04 | Matsushita Electric Ind Co Ltd | 差動増幅装置、ギルバートセル型ダブルバランスミキサ、およびエミッタフォロワ回路装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3387859B2 (ja) * | 1998-12-15 | 2003-03-17 | 日本電気株式会社 | 3値スイッチ回路 |
TW579576B (en) * | 2001-10-24 | 2004-03-11 | Sanyo Electric Co | Semiconductor circuit |
TW569393B (en) * | 2001-11-12 | 2004-01-01 | Sanyo Electric Co | Semiconductor integrated circuit |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3848139A (en) * | 1973-09-14 | 1974-11-12 | Fairchild Camera Instr Co | High-gain comparator circuit |
DE59107632D1 (de) * | 1991-04-24 | 1996-05-02 | Siemens Ag | Schaltungsanordnung zur Signalbegrenzung und Feldstärkendetektion |
JP3402839B2 (ja) * | 1994-04-22 | 2003-05-06 | キヤノン株式会社 | 半導体発光素子駆動回路 |
JPH0832406A (ja) * | 1994-05-12 | 1996-02-02 | Hitachi Ltd | 電圧制御フィルタ回路及び信号処理用半導体集積回路装置並びにそれを用いた信号読み取りシステム |
US5541538A (en) * | 1994-09-01 | 1996-07-30 | Harris Corporation | High speed comparator |
-
1996
- 1996-02-02 JP JP01744696A patent/JP3517048B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-30 US US08/790,995 patent/US5896051A/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6249178B1 (en) | 1997-09-19 | 2001-06-19 | Kabushiki Kaisha Toshiba | High-speed output circuit device with a switch circuit |
JP2002290171A (ja) * | 2001-03-26 | 2002-10-04 | Matsushita Electric Ind Co Ltd | 差動増幅装置、ギルバートセル型ダブルバランスミキサ、およびエミッタフォロワ回路装置 |
JP4569022B2 (ja) * | 2001-03-26 | 2010-10-27 | パナソニック株式会社 | 差動増幅装置 |
Also Published As
Publication number | Publication date |
---|---|
US5896051A (en) | 1999-04-20 |
JP3517048B2 (ja) | 2004-04-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4586004A (en) | Logic and amplifier cells | |
US5880640A (en) | Distributed amplifier for wide band hyperfrequency signals | |
JPS60203019A (ja) | 基本的論理回路 | |
JP2535082B2 (ja) | 双極性相補形金属酸化物半導体出力駆動回路 | |
JPH0428177B2 (ja) | ||
JPH022179A (ja) | メタル・セミコンダクタ・fet | |
EP0196113B1 (en) | Tri-state buffer circuit | |
JP3517048B2 (ja) | 出力回路装置 | |
JP4569022B2 (ja) | 差動増幅装置 | |
JPH07226488A (ja) | 高周波高出力トランジスタ | |
US6265937B1 (en) | Push-pull amplifier with dual coplanar transmission line | |
US5416442A (en) | Slew rate enhancement circuit for class A amplifier | |
US10700681B1 (en) | Paralleled power module with additional emitter/source path | |
US5274280A (en) | Semiconductor integrated circuit device having separate supply voltages for the logic stage and output stage | |
JPH0475373A (ja) | 半導体集積回路装置 | |
JPH09252228A (ja) | 分布増幅器 | |
US5510733A (en) | High speed circuit with CMOS and bipolar logic stages | |
JPH1098112A (ja) | 半導体集積回路 | |
JPH0322615A (ja) | Cmos―ecl変換器 | |
JPS6218748A (ja) | 半導体集積回路装置 | |
JPH03159313A (ja) | 出力回路および半導体集積回路装置 | |
JPS6140024U (ja) | 高出力増幅器 | |
JPH05206840A (ja) | 半導体集積回路 | |
JPH07336166A (ja) | 高周波増幅器 | |
JPH021177A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040120 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040122 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080130 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110130 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120130 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130130 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130130 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140130 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |