JPH09214096A - 電子部品とその実装方法 - Google Patents
電子部品とその実装方法Info
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- JPH09214096A JPH09214096A JP8014854A JP1485496A JPH09214096A JP H09214096 A JPH09214096 A JP H09214096A JP 8014854 A JP8014854 A JP 8014854A JP 1485496 A JP1485496 A JP 1485496A JP H09214096 A JPH09214096 A JP H09214096A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/301—Assembling printed circuits with electric components, e.g. with resistor by means of a mounting structure
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/325—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by abutting or pinching, i.e. without alloying process; mechanical auxiliary parts therefor
-
- H—ELECTRICITY
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- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Abstract
(57)【要約】 （修正有）
【課題】 リフロー半田付け時の熱による圧電素子の分
極劣化を防止する。 【解決手段】 下側（上側）パッケージ２０（３０）に
は、圧電トランス素子２の一方（他）の面に形成された
電極５（４）と当接して、圧電トランス素子２を支持す
ると共に電気的な接続を得る電極板２１（３１）を設け
る。該電極板２１（３１）は導通のある外部電極２２
（第２の導電部３２）によって外部（第１の導電部２
３）に接続される。また、下側パッケージ２０には、第
１の導電部２３と第１の導電部２３と導通のある外部電
極２４を設ける。さらに、下側（上側）パッケージ２０
（３０）には上側（下側）パッケージ３０（２０）と嵌
合して固着する嵌合部分を設けておく。まず、回路基板
５０上にクリーム半田５１を印刷し、外部電極端子２
２，２４をリフロー半田付けする。この後、圧電トラン
ス素子２を下側パッケージ２０の電極板２１上に装着
し、次いで上側パッケージ３０を嵌合させる。
極劣化を防止する。 【解決手段】 下側（上側）パッケージ２０（３０）に
は、圧電トランス素子２の一方（他）の面に形成された
電極５（４）と当接して、圧電トランス素子２を支持す
ると共に電気的な接続を得る電極板２１（３１）を設け
る。該電極板２１（３１）は導通のある外部電極２２
（第２の導電部３２）によって外部（第１の導電部２
３）に接続される。また、下側パッケージ２０には、第
１の導電部２３と第１の導電部２３と導通のある外部電
極２４を設ける。さらに、下側（上側）パッケージ２０
（３０）には上側（下側）パッケージ３０（２０）と嵌
合して固着する嵌合部分を設けておく。まず、回路基板
５０上にクリーム半田５１を印刷し、外部電極端子２
２，２４をリフロー半田付けする。この後、圧電トラン
ス素子２を下側パッケージ２０の電極板２１上に装着
し、次いで上側パッケージ３０を嵌合させる。
Description
【０００１】
【発明の属する技術分野】本発明は電子部品とその実装
方法に関し、特に回路基板等への実装時の熱による素子
の劣化を防止したパッケージ構造と実装方法に関する。
方法に関し、特に回路基板等への実装時の熱による素子
の劣化を防止したパッケージ構造と実装方法に関する。
【０００２】
【従来の技術】従来技術を圧電トランスを例に説明す
る。圧電トランスは携帯形コンピュータの液晶表示装置
のバックライトとして用いられる冷陰極管の駆動回路に
用いられ、圧電効果を利用して交流電圧を昇圧する目的
で使用される。図４に圧電トランス１の構造を示す。圧
電トランス１の主要部品である圧電トランス素子２は圧
電効果を持つセラミック板３の表側に複数の電極４，
４，４が印刷やエッチング等の方法を用いて形成され、
セラミック板３の裏側にも破線で示すように表側の電極
と同じ位置に、同じ大きさの電極５，５，５が形成され
ている。図４に示した例では両側の面積の広い電極が１
次電極で、中央の短冊状の電極が２次電極である。
る。圧電トランスは携帯形コンピュータの液晶表示装置
のバックライトとして用いられる冷陰極管の駆動回路に
用いられ、圧電効果を利用して交流電圧を昇圧する目的
で使用される。図４に圧電トランス１の構造を示す。圧
電トランス１の主要部品である圧電トランス素子２は圧
電効果を持つセラミック板３の表側に複数の電極４，
４，４が印刷やエッチング等の方法を用いて形成され、
セラミック板３の裏側にも破線で示すように表側の電極
と同じ位置に、同じ大きさの電極５，５，５が形成され
ている。図４に示した例では両側の面積の広い電極が１
次電極で、中央の短冊状の電極が２次電極である。
【０００３】この圧電トランス素子２の電極を取り出
し、回路基板に実装するために外部電極を取り付けたパ
ッケージが用いられる。図４の例では圧電トランス素子
２を上側のパッケージ７と下側のパッケージ８で上下か
ら挟み込み、図示していないが上下のパッケージの周縁
部等に形成した嵌合部分で固定・連結する。そのように
して圧電トランス素子２が上下のパッケージに封入され
ると、圧電トランス素子２は下側のパッケージ８に設け
られた電極板１０と上側のパッケージ７に設けられた電
極板９とで上下から挟まれて支持される。同時に圧電ト
ランス素子２の表側に設けられた電極４は電極板９と導
通のある外部電極１１によって外部に取り出され、また
裏側の電極５は電極板１０と導通のある外部電極１２に
よって外部に端子として取り出される。
し、回路基板に実装するために外部電極を取り付けたパ
ッケージが用いられる。図４の例では圧電トランス素子
２を上側のパッケージ７と下側のパッケージ８で上下か
ら挟み込み、図示していないが上下のパッケージの周縁
部等に形成した嵌合部分で固定・連結する。そのように
して圧電トランス素子２が上下のパッケージに封入され
ると、圧電トランス素子２は下側のパッケージ８に設け
られた電極板１０と上側のパッケージ７に設けられた電
極板９とで上下から挟まれて支持される。同時に圧電ト
ランス素子２の表側に設けられた電極４は電極板９と導
通のある外部電極１１によって外部に取り出され、また
裏側の電極５は電極板１０と導通のある外部電極１２に
よって外部に端子として取り出される。
【０００４】この様に圧電トランス素子２をパッケージ
に組み込んだ後、クリーム状の半田が印刷された配線基
板上に搭載し、一般にリフロー炉と呼ばれる炉に入れて
半田を溶融させて前記パッケージの外部電極１１，１２
を配線基板に電気的、機械的に固着して実装する。
に組み込んだ後、クリーム状の半田が印刷された配線基
板上に搭載し、一般にリフロー炉と呼ばれる炉に入れて
半田を溶融させて前記パッケージの外部電極１１，１２
を配線基板に電気的、機械的に固着して実装する。
【０００５】
【発明が解決しようとする課題】圧電トランス素子等の
圧電素子は通常、素子を製造する段階で分極と呼ばれる
処理が施される。この分極は外部から高電界を加えてセ
ラミック内の微小電気双極子の方向を揃えるもので、圧
電効果を得るために重要な処理であり、分極処理の出来
が圧電素子の性能を決定する。一旦分極処理された電圧
素子を高温環境下に置くと、キュリー温度以上では分極
が消滅して電圧素子として使用できなくなるが、キュリ
ー温度以下の温度でも分極が減少する傾向があり、その
場合は圧電素子の圧電性能が劣化して、例えば圧電トラ
ンスの場合には充分な昇圧比が得られないという不具合
が発生する。従来例に示した圧電トランスの様に、圧電
トランス素子をパッケージに組み込んだ後、クリーム状
の半田を印刷された配線基板上に搭載し、リフロー炉に
入れて半田を溶融させて外部電極を電気的、機械的に固
着する方法では、リフロー炉を通過する際に圧電素子は
２００℃以上の高温環境下にさらされることになり分極
劣化を生じるという不具合があった。
圧電素子は通常、素子を製造する段階で分極と呼ばれる
処理が施される。この分極は外部から高電界を加えてセ
ラミック内の微小電気双極子の方向を揃えるもので、圧
電効果を得るために重要な処理であり、分極処理の出来
が圧電素子の性能を決定する。一旦分極処理された電圧
素子を高温環境下に置くと、キュリー温度以上では分極
が消滅して電圧素子として使用できなくなるが、キュリ
ー温度以下の温度でも分極が減少する傾向があり、その
場合は圧電素子の圧電性能が劣化して、例えば圧電トラ
ンスの場合には充分な昇圧比が得られないという不具合
が発生する。従来例に示した圧電トランスの様に、圧電
トランス素子をパッケージに組み込んだ後、クリーム状
の半田を印刷された配線基板上に搭載し、リフロー炉に
入れて半田を溶融させて外部電極を電気的、機械的に固
着する方法では、リフロー炉を通過する際に圧電素子は
２００℃以上の高温環境下にさらされることになり分極
劣化を生じるという不具合があった。
【０００６】本発明の目的は、電子素子をパッケージに
収納した電子部品を回路基板等に実装する際、熱によっ
て電子素子が劣化するのを防止したパッケージ構造とそ
の実装方法を提供することである。
収納した電子部品を回路基板等に実装する際、熱によっ
て電子素子が劣化するのを防止したパッケージ構造とそ
の実装方法を提供することである。
【０００７】
【課題を解決するための手段】上記課題を解決するため
の技術的手段として本発明は、電子素子を一対のパッケ
ージに収納した電子部品において、一方のパッケージに
は前記電子素子の一方の電極に当接させる第１の電極板
と、該第１の電極板と導通値阿外部電極端子と、第１の
導電部と、該第１の導電部と導通した外部電極端子とが
形成され、他方のパッケージには前記電子素子の他の電
極に当接させる第２の電極板と、該第２の電極板と導通
した第２の導電部とが面接触、嵌合、溶接などにより電
気的に接続されていることを特徴とする。また、本発明
の電子部品の実装方法は、一方のパッケージにまとめて
形成された外部電極端子を回路基板に加熱で接続した
後、電子素子をパッケージに収納することを特徴とす
る。
の技術的手段として本発明は、電子素子を一対のパッケ
ージに収納した電子部品において、一方のパッケージに
は前記電子素子の一方の電極に当接させる第１の電極板
と、該第１の電極板と導通値阿外部電極端子と、第１の
導電部と、該第１の導電部と導通した外部電極端子とが
形成され、他方のパッケージには前記電子素子の他の電
極に当接させる第２の電極板と、該第２の電極板と導通
した第２の導電部とが面接触、嵌合、溶接などにより電
気的に接続されていることを特徴とする。また、本発明
の電子部品の実装方法は、一方のパッケージにまとめて
形成された外部電極端子を回路基板に加熱で接続した
後、電子素子をパッケージに収納することを特徴とす
る。
【０００８】本発明に係る電子部品とその実装方法によ
れば、圧電素子などの電子素子がリフロー炉を通過しな
いため高温環境下にさらされることが無く、分極劣化な
どの特性劣化が生じない。
れば、圧電素子などの電子素子がリフロー炉を通過しな
いため高温環境下にさらされることが無く、分極劣化な
どの特性劣化が生じない。
【０００９】
【発明の実施の形態】本発明の電子部品の実装方法は、
電子素子をパッケージに収納する前に、まずパッケージ
の外部電極端子を回路基板等に溶接し、その後に電子素
子をパッケージに収納することにより実装時の加熱によ
り電子素子が劣化することを防止することを特徴とす
る。
電子素子をパッケージに収納する前に、まずパッケージ
の外部電極端子を回路基板等に溶接し、その後に電子素
子をパッケージに収納することにより実装時の加熱によ
り電子素子が劣化することを防止することを特徴とす
る。
【００１０】前記の実装方法を実現するためのパッケー
ジ構造は次の特徴を有する。すなわち、一対のパッケー
ジを嵌合して固定する構造を有し、各々のパッケージ内
には電子素子を支持し、かつ電子素子の電極と導通する
電極板を有し、回路基板等に溶接する外部電極端子は一
方のパッケージにまとめて形成され、さらに、各々のパ
ッケージに導電部が形成され嵌合時に導電部どうしが接
触し導通する。
ジ構造は次の特徴を有する。すなわち、一対のパッケー
ジを嵌合して固定する構造を有し、各々のパッケージ内
には電子素子を支持し、かつ電子素子の電極と導通する
電極板を有し、回路基板等に溶接する外部電極端子は一
方のパッケージにまとめて形成され、さらに、各々のパ
ッケージに導電部が形成され嵌合時に導電部どうしが接
触し導通する。
【００１１】以下、本発明の実施例を図面を参照して説
明する。図１は本発明の電子部品の一実施例を示す圧電
トランスの構成図である。図において従来例と同一部分
には同一符号を付し説明を省略する。
明する。図１は本発明の電子部品の一実施例を示す圧電
トランスの構成図である。図において従来例と同一部分
には同一符号を付し説明を省略する。
【００１２】一方のパッケージ、例えば下側パッケージ
２０には、電子素子である圧電トランス素子２の一方の
面に形成された電極と当接して、圧電トランス素子２を
支持すると共に電気的な接続を得る第１の電極板２１を
設ける。該第１の電極板２１は導通のある外部電極端子
２２によって外部に導出される。また、下側パッケージ
２０の周縁部２０ｓには、金属などの導電体からなる第
１の導電部２３と第１の導電部２３と導通のある外部電
極端子２４を設ける。さらに、下側パッケージ２０には
上側パッケージ３０と嵌合して固着する凹凸部、係止部
などの嵌合部分（図示せず）を設けておく。
２０には、電子素子である圧電トランス素子２の一方の
面に形成された電極と当接して、圧電トランス素子２を
支持すると共に電気的な接続を得る第１の電極板２１を
設ける。該第１の電極板２１は導通のある外部電極端子
２２によって外部に導出される。また、下側パッケージ
２０の周縁部２０ｓには、金属などの導電体からなる第
１の導電部２３と第１の導電部２３と導通のある外部電
極端子２４を設ける。さらに、下側パッケージ２０には
上側パッケージ３０と嵌合して固着する凹凸部、係止部
などの嵌合部分（図示せず）を設けておく。
【００１３】上側パッケージ３０には、圧電トランス素
子２の他の面に形成された電極と当接して圧電トランス
素子２を支持すると共に電気的な接続を得る第２の電極
板３１を設ける。上側パッケージ３０の周縁部３０ａに
は該第２の電極板３１と導通した金属などの導電体から
なる第２の導電部３２が形成されている。さらに、上側
パッケージ３０には下側パッケージ２０と嵌合して固着
する凹凸部、係止部などの嵌合部分（図示せず）を設け
ておく。
子２の他の面に形成された電極と当接して圧電トランス
素子２を支持すると共に電気的な接続を得る第２の電極
板３１を設ける。上側パッケージ３０の周縁部３０ａに
は該第２の電極板３１と導通した金属などの導電体から
なる第２の導電部３２が形成されている。さらに、上側
パッケージ３０には下側パッケージ２０と嵌合して固着
する凹凸部、係止部などの嵌合部分（図示せず）を設け
ておく。
【００１４】前記第１の導電部２３と前記導電部３２は
上側パッケージ３０と下側パッケージ２０を嵌合した
際、接触して電気的接続がとれるような形状、位置に形
成されている。
上側パッケージ３０と下側パッケージ２０を嵌合した
際、接触して電気的接続がとれるような形状、位置に形
成されている。
【００１５】次に上記の部品を用いて圧電トランスを組
み立て、図２の回路基板５０に実装する方法について述
べる。まず、クリーム状の半田５１を回路基板５０上に
印刷する。次いで下側パッケージ２０を搭載し、リフロ
ー炉に入れて半田を溶融させ外部電極２２，２４を電気
的、機械的に回路基板に固着する。この後、圧電トラン
ス素子２を電極５が下側パッケージ２０の第１の電極板
２１と接触するようにして装着し、ついで上側パッケー
ジ３０を嵌合させる。
み立て、図２の回路基板５０に実装する方法について述
べる。まず、クリーム状の半田５１を回路基板５０上に
印刷する。次いで下側パッケージ２０を搭載し、リフロ
ー炉に入れて半田を溶融させ外部電極２２，２４を電気
的、機械的に回路基板に固着する。この後、圧電トラン
ス素子２を電極５が下側パッケージ２０の第１の電極板
２１と接触するようにして装着し、ついで上側パッケー
ジ３０を嵌合させる。
【００１６】第１の電極板２１、第２の電極板３１は圧
電トランス素子２を上下から押圧して保持できるように
弾性を有する導電体が望ましく、そのような材料とし
て、例えばリン青銅、ステンレスなどの金属薄板、スプ
リングなどが好適する。また、第１の電極板２１と外部
電極端子２２、第２の電極板３１と第２の導電部３２、
第１の導電部２３と外部電極端子２４とは、導通性の点
でそれぞれ一体化したものが望ましいが、組立、コスト
などを考慮して別体とし、溶接したものでもよい。
電トランス素子２を上下から押圧して保持できるように
弾性を有する導電体が望ましく、そのような材料とし
て、例えばリン青銅、ステンレスなどの金属薄板、スプ
リングなどが好適する。また、第１の電極板２１と外部
電極端子２２、第２の電極板３１と第２の導電部３２、
第１の導電部２３と外部電極端子２４とは、導通性の点
でそれぞれ一体化したものが望ましいが、組立、コスト
などを考慮して別体とし、溶接したものでもよい。
【００１７】第１の導電部２３と第２の導電部３２は、
共にパッケージの周縁部に形成され、面と面を接触させ
導通させた例について説明したが、この形状に限定され
ることはなく、導通を確実にするため例えば図３（ａ）
に示すように一方に凸部３２ａ、他方に凹部２３ａを形
成し嵌合により接触して導通させても良いし、図３
（ｂ）に示すようにパッケージの側面へ突出させ突出部
３２ｂ，２３ｂを後ろからレーザ溶接、抵抗溶接などで
瞬時に接合してもよい。また、第１の導電部２３と第２
の導電部３２をとの接触面に銀ペースト等の導電ペース
トを介在してもよい。
共にパッケージの周縁部に形成され、面と面を接触させ
導通させた例について説明したが、この形状に限定され
ることはなく、導通を確実にするため例えば図３（ａ）
に示すように一方に凸部３２ａ、他方に凹部２３ａを形
成し嵌合により接触して導通させても良いし、図３
（ｂ）に示すようにパッケージの側面へ突出させ突出部
３２ｂ，２３ｂを後ろからレーザ溶接、抵抗溶接などで
瞬時に接合してもよい。また、第１の導電部２３と第２
の導電部３２をとの接触面に銀ペースト等の導電ペース
トを介在してもよい。
【００１８】また、電子素子として圧電トランス素子に
ついて説明したが、本発明はこれに限定されることはな
く、リフロー半田付けなど高温処理によって特性が劣化
または変化する水晶振動子、ＳＡＷ共振子など他の圧電
素子全てに適用できるし、温度ヒューズ、圧電素子以外
の電子素子にも適用できる。
ついて説明したが、本発明はこれに限定されることはな
く、リフロー半田付けなど高温処理によって特性が劣化
または変化する水晶振動子、ＳＡＷ共振子など他の圧電
素子全てに適用できるし、温度ヒューズ、圧電素子以外
の電子素子にも適用できる。
【００１９】また、前記の実装方法の説明では、図１に
示すパッケージ構造の電子部品を用いたが、このパッケ
ージ構造に限定されるものではなく、例えば第２の電極
板３１も下側パッケージに形成して外部電極端子２４と
直結した構造にしてもよい。この構造では第１の導電部
２３と第２の導電部３２を省略できるので両者の導通を
とる必要がなく信頼性が向上するほか、部品点数が減
り、組立工数も減ってコスト低減が図れる。このパッケ
ージ構造のものを実装する場合、下側パッケージの全て
の外部電極端子を回路基板に半田付けした後、下側パッ
ケージに次いで形成されている第１の電極板と第２の電
極板の間に後ろから電子素子を挿入する。その後、ふた
である上側パッケージを下側パッケージに嵌合して実装
は完了する。なお、ふたである上側パッケージの内側に
は電極板を押圧して電気的接触を向上させるための突起
を形成してもよい。
示すパッケージ構造の電子部品を用いたが、このパッケ
ージ構造に限定されるものではなく、例えば第２の電極
板３１も下側パッケージに形成して外部電極端子２４と
直結した構造にしてもよい。この構造では第１の導電部
２３と第２の導電部３２を省略できるので両者の導通を
とる必要がなく信頼性が向上するほか、部品点数が減
り、組立工数も減ってコスト低減が図れる。このパッケ
ージ構造のものを実装する場合、下側パッケージの全て
の外部電極端子を回路基板に半田付けした後、下側パッ
ケージに次いで形成されている第１の電極板と第２の電
極板の間に後ろから電子素子を挿入する。その後、ふた
である上側パッケージを下側パッケージに嵌合して実装
は完了する。なお、ふたである上側パッケージの内側に
は電極板を押圧して電気的接触を向上させるための突起
を形成してもよい。
【００２０】
【発明の効果】本発明によれば、圧電素子などの電子素
子がリフロー炉を通過しないため高温環境下にさらされ
ることが無く、分極劣化等の特性劣化が生じない。
子がリフロー炉を通過しないため高温環境下にさらされ
ることが無く、分極劣化等の特性劣化が生じない。
【図１】 本発明に係る圧電素子のパッケージ構造を示
す斜視図
す斜視図
【図２】 矢印の方向からみた図１の電子部品を実装し
た状態を示す図
た状態を示す図
【図３】 第１の導電部と第２の導電部の他の実施例を
示す図
示す図
【図４】 従来の圧電素子のパッケージ構成を示す斜視
図
図
１ 圧電トランス ２ 圧電トランス素子 ３ 圧電効果を持つセラミック板 ４ 素子の表側電極 ５ 素子の裏側電極 ２０ 下側パッケージ ２０ａ，３０ａ 周縁部 ２１ 第１の電極板 ２２，２４ 外部電極端子 ２３ 第１の導電部 ２３ａ 第１の導電部に形成した嵌合部（例えば凹部） ２３ｂ 第１の導電部である突出部 ３０ 上側パッケージ ３１ 第２の電極板 ３２ 第２の導電部 ３２ａ 第２の導電部に形成した嵌合部（例えば凸部） ３２ｂ 第２の導電部である突出部 ５０ 回路基板 ５１ 半田
Claims (5)
- 【請求項１】電子素子を一対のパッケージに収納した電
子部品において、一方のパッケージに前記電子素子の一
方の電極に当接させる第１の電極板と、該第１の電極板
と導通した外部電極端子と、第１の導電部と、該第１の
導電部と導通した外部電極端子とが形成され、他方のパ
ッケージに前記電子素子の他方の電極に当接させる第２
の電極板と、該第２の電極板と導通した第２の導電部と
が形成されてなり、前記第１の導電部と前記第２の導電
部とが電気的に接続されていることを特徴とする電子部
品。 - 【請求項２】第１の導電部と第２の導電部とが嵌合によ
り接続されたことを特徴とする請求項１に記載の電子部
品。 - 【請求項３】第１の導電部と第２の導電部とがパッケー
ジの外で溶接されたことを特徴とする請求項１に記載の
電子部品。 - 【請求項４】第１の導電部と第２の導電部との間に導電
ペーストを介在させたことを特徴とする請求項１に記載
の電子部品。 - 【請求項５】電子素子を一対のパッケージに収納して回
路基板に実装する方法において、一方のパッケージにま
とめて形成された外部電極端子を回路基板に加熱により
接続した後、電子素子をパッケージに収納することを特
徴とする電子部品の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014854A JPH09214096A (ja) | 1996-01-31 | 1996-01-31 | 電子部品とその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014854A JPH09214096A (ja) | 1996-01-31 | 1996-01-31 | 電子部品とその実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09214096A true JPH09214096A (ja) | 1997-08-15 |
Family
ID=11872628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8014854A Pending JPH09214096A (ja) | 1996-01-31 | 1996-01-31 | 電子部品とその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09214096A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100290203A1 (en) * | 2009-05-15 | 2010-11-18 | Canon Kabushiki Kaisha | Printed circuit board equipped with piezoelectric element |
-
1996
- 1996-01-31 JP JP8014854A patent/JPH09214096A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100290203A1 (en) * | 2009-05-15 | 2010-11-18 | Canon Kabushiki Kaisha | Printed circuit board equipped with piezoelectric element |
| US8300422B2 (en) * | 2009-05-15 | 2012-10-30 | Canon Kabushiki Kaisha | Printed circuit board equipped with piezoelectric element |
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